JP2003131870A - コンピュータシステム - Google Patents

Abstract

(57)【要約】 【課題】 依存性によるデータ・エラーの発生を回避
し、複数の命令を平行処理的にアウト・オブ・オーダで
実行可能にする。 【解決手段】 命令フェッチ・ユニット（１０６）と、
命令をアウト・オブ・オーダで実行するための実行ユニ
ット（１０７）とを含み、実行ユニットが、レジスタフ
ァイルと、複数の機能ユニットと、レジスタファイルか
ら複数の機能ユニットへデータを転送する第１バスと、
複数の機能ユニットからレジスタファイルへデータを転
送する第２バスと、命令ウインドウ内の命令のすべてに
関して、アウト・オブ・オーダでメモリシステムにロー
ド要求を行い、命令ウインドウ内の命令のすべてに関し
てイン・オーダでストア要求を行うよう適応させたロー
ドストア・ユニットとを含むようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般的にはスーパー
スカラ・マイクロプロセサの設計に関し、より具体的に
は、命令をアウト・オブ・オーダで実行するマイクロプ
ロセサに於けるロード及びストア動作を扱うシステム並
びに方法に関する。本出願は、本出願の代理人に譲渡さ
れている下記の出願に関連するものである。すなわち、
ニューエン（Nguyen）その他による1991年７月８日出願
の米国特許出願香号 07/727,058（代理人整理番号SP02
１）、「拡張可能RISCマイクロプロセサ・アーキテクチ
ャ」（EXTENSIBLE RISC MICROPROCESSOR ARCHITECTURE
）、及び′058 出願の継続出願である、1992年１月８
日出願の出願番号07/817,809に関連する。上記出願の開
示を参照することによって当該特許出願の明細書の記載
内容が本明細書に組み込まれているものとする。

【０００２】

【従来の技術】スーパースカラ縮小命令セット・コンピ
ュータ（RISC）に於ける大きな課題は如何にして斯かる
命令実行の本質的な問題である依存性によるデータ・エ
ラーの発生を回避しつつ、複数の命令を平行処理的に、
アウト・オブ・オーダで実行できるか、という点に関す
る。RISCプロセサに於ける最も簡単な命令発行方針は命
令をプログラムでの順序と同じ順序で発行し（イン・オ
ーダ発行）、結果をまた同じ順序で書き出すことである
（イン・オーダ完了）。アウト・オブ・オーダ完了はイ
ン・オーダ完了に比して複雑であるが、同じ種類の動作
に対してスーパースカラ・プロセサの性能向上に効果が
ある。例えば、アウト・オブ・オーダ完了はロード又は
浮動小数点演算等の長い待ち時間動作の性能改善のため
に使用される。機能ユニット内で実行中の命令の数に制
限はないが、その最大数は全ての機能ユニット内のパイ
プライン段階の数である。この場合、命令はアウト・オ
ブ・オーダで完了でき、その理由は結果の計算にひとつ
の機能ユニットが１サイクル以上のサイクルを費やした
場合でも命令の発行に停止がないからである。従って、
後続の命令が終了した後、機能ユニットが一つの命令を
完了しても構わない。

【０００３】下記のコードシーケンスを考えて見る。た
だし″op″はオペレーション、″Rn″は番号つきレジス
タ、″: ＝″は代入を表わす。

【０００４】Ｒ3:＝Ｒ3 op Ｒ5 (1) Ｒ4:＝Ｒ3 ＋１ (2) Ｒ3:＝Ｒ5 ＋１ (3) Ｒ7:＝Ｒ3 op Ｒ4 (4) この場合、一般的にアウト・オブ・オーダの命令了が可
能であっても、第１命令の代入は第３命令の代入の後に
は完了できない。第１命令と第３命令がアウト・オブ・
オーダで実行された場合、異常且つ不正な値がＲ３レジ
スタに残り、例えば第４命令が不正なオペレランド値を
受け取るような事態が生じる。第３命令の結果は第１命
令に対して「出力依存性」を有し、このコードシーケン
スに於いて正しい出力値を得るためには第３命令は第１
命令の後に完了しなければならない。従って、第３命令
の結果が、計算にもっと時間の掛かるより古い命令によ
って上書きされる場合、第３命令の発行は待たなければ
ならない。

【０００５】アウト・オブ・オーダの完了は性能の向上
をもたらすものであるが、より多くのハードウェア、つ
まりデータ依存性論理、を必要とする。アウト・オブ・
オーダの完了の場合、データ依存性論理は複雑になる。
その理由は、この論理ではデコードされた命令と、全て
のパイプライン段階の全ての命令の間に於けるデータ依
存性の検査が行なわれるからである。結果が正しい順序
で書き出されることを保証するのもハードウェアの役割
である。これに対して、イン・オーダ実行に於いては、
データ依存性論理はデコードされた命令と、現在実行中
の幾つかの命令の間に於けるデータ依存性のみを検査す
ればよいから、結果は当然正しい順序で書き出される。
アウト・オブ・オーダ完了に於いてはまた、機能ユニッ
トは結果バス及びレジスタ・ファイル書き込みポート間
での調停を行なわなければならない。その理由は、同時
に完了する全ての命令の必要を満たすために十分な数の
バス及びポートが存在しないであろうからである。

【０００６】更に、アウト・オブ・オーダの完了では命
令例外の処理がより困難になる。ある条件下で命令が例
外を生成した場合、その命令はハードウェアだけでは正
しく実行できない。デコードされた命令が資源競合を生
じた場合、真の依存性を有する場合、あるいは未完了の
命令に対して出力依存性を有する場合、イン・オーダ命
令発行プロセサは命令のデコードを中止する。従って、
後続する一つ又は複数の命令が実行可能であっても、プ
ロセサは競合又は依存性を生じた命令の後に来るものを
先読み（lookahead ）処理できない。従来の解決策はデ
コーダを実行段階から分離して、命令が直ちに実行可能
であるか否かにかかわらず命令のデコードを継続して行
なえるようにすることである。この分離はデコード段階
と命令段階の間に「命令ウィンドウ」と呼ばれるバッフ
ァを配置することによって実施される。先読みのため
に、プロセサは命令をデコードし、ウィンドウ中に場所
がある限りデコードされた命令を命令ウィンドウに入
れ、それと同時に、実行可能な命令（すなわち、資源競
合又は依存性を持たない命令）を見出すためにウィンド
ウ中の命令を検査する。命令ウインドウは命令のプール
としての機能があり、この機能によってプロセサは先読
みの能力を得る。この能力はウィンドウのサイズとプロ
セサの命令フェッチ・ユニット（IFU ）の性能によって
制約されるものである。これによって、各命令の最初の
プログラム順序と無関係にウィンドウから発行できるの
で、命令のアウト・オブ・オーダ発行が可能となる。こ
の場合、命令発行元に対する唯一の制約はプログラムが
正常に動作することを保証するのに必要な制約である。

【０００７】如何なる特定の命令に於いても、発行に関
する制約はイン・オーダ発行の場合と殆ど同じである。
すなわち、命令は資源競合又は依存性を持たない場合発
行されるのである。アウト・オブ・オーダの発行によっ
て、プロセサは発行可能なより大きな命令集合を得るこ
とになり、それによって、同時に実行可能な命令をプロ
セサが見つけ得る確率が高まる。しかし、命令をアウト
・オブ・オーダで発行する能力によって他の発行制約が
生じる。これは命令をアウト・オブ・オーダで実行する
能力に於いて出力依存性の制約が導入されるのに類似し
ている。

【０００８】これを理解するために上記のコードシーケ
ンスの例を振り返って見る。第２命令の実行が始まる前
には第３命令の代入は完了できない。さもなければ、第
３命令が第２命令の第１オペランドを不正に上書きする
ことがあり得る。第３命令の結果は第２命令の第１入力
オペランドに対して「反依存性」を有するといわれる。
「反依存性」という用語は、反依存性制約はそれが逆に
なった以外には真の依存性に関する制約と同様であるこ
とを意味する。第２命令が使用する値を第１命令が生成
するかわりに、第２命令は第１命令が使用する値を破壊
する値を生成する。これを防止するためには、第２命令
が始まるまでプロセサは第３命令を発行してはならな
い。第２命令は第１命令に依存するから、第３命令は他
の点では独立していても第１命令が完了するまで待たな
ければならない。

【０００９】反依存性が重要なのは主に命令がアウト・
オブ・オーダで発行可能な場合である。正常なオペレー
ション中、停止した命令の入力オペランドは後続する命
令によって破壊されることがある。しかし、スカラ・プ
ロセサに於いては、往々にして命令例外は例外条件を修
正し、そして問題を生じた命令を再試行することによっ
て処理される。この命令がアウト・オブ・オーダで完了
した場合、その命令の再試行が行なわれた時、後続する
命令によってその再試行中の命令の入力オペランドが上
書きされることがあり得る。この問題は正確な割り込み
をサポートするプロセサでは起こり得ない。この問題の
解決には、再起動を可能にするためにプロセサが命令オ
ペランドのコピーを維持する必要があるかもしれない。

【００１０】プログラム命令によって行われるオペレー
ションの代表的な二つのオペレーションはロード及びス
トアのオペレーションである。一般的に、ロード及びス
トア・オペレーションはそれぞれ記憶場所を読み出し、
変更する。他のプログラム命令と同様に、ロード及びス
トアはアウト・オブ・オーダで実行できる。ロード及び
ストアは同時にデコード可能であるが、従来的には１サ
イクル当たり一つのロード又はストアのみが発行され
る。データ・キャッシュの使用に於いては、通常、ロー
ドはストアに優先される。その理由は多くの場合ロード
はプロセサが演算を行うのに必要な値を生成するからで
ある。データ・キャッシュの使用に於いて、ストアがロ
ードと競合する場合、ストアの実行が可能になるまで、
通常ストアはストア・バッファに保持される。更に、従
来的には、ストアは他のストアに対してプログラム順序
で実行され、ロードも含めて全ての他の先行の命令が実
行された後にのみ実行される。これによって、データ・
キャッシュ使用に於いてのプロセサのイン・オーダ状態
が保存される。その理由はキャッシュの更新はそれが絶
対に正しく行なわれ得るまで行なわれないからである。
ストア・バッファの使用によってストアが正しい順序で
保持され、先行の命令が完了するまでストアの完了が延
期されるのである。

【００１１】ストアは他の先行の命令が実行されるまで
保持され、そしてロードはプロセサ中での計算に必要な
値を生成するから、ストアに対してロードをプログラム
順序に保持することは性能に対して重大な悪影響を及ぼ
す。全ての先行のストアが完了するまでロードが待たな
ければならない場合、そしてそのために最も新しいスト
アに先行する全ての命令が完了するまでロードが待つ場
合、ロード・データに依存した、ロードに後続する全て
の命令も待つことになる。この性能上の問題を回避する
ために、ロードはストア・バッファで待機している、先
行のストアをバイパスすることができ、ロード・データ
は後続の計算に於いて使用できる。

【００１２】ロードが先行のストアをバイパスすること
ができる場合、ロードは未だ実行されていない先行のス
トアからデータを得る必要があるかも知れない。プロセ
サはロードが先行のストアに対して有する真の依存性
を、ロードの仮想記憶アドレスと、全ての未完了の先行
ストアの仮想記憶アドレスとを比較することによって検
査する（仮想アドレスとは記憶管理ユニットによるアド
レス変換が適用される前に、命令によって直接計算され
るアドレスである）。ここに於いて、各仮想アドレスに
対して一意的なマッピングの存在が仮定される。その理
由は２個の異なる仮想アドレスが同じ物理的なアドレス
へアクセスすることがないようにするためである。この
仮定に基づき、仮想アドレス比較は物理的記憶場所間の
全ての依存性を検出する。ロード・アドレスが先行のス
トアのアドレスと一致する場合、又は先行のストアのア
ドレスのいずれも未だ計算されていない場合（この場
合、依存性は検出不可能なので、依存性の存在が仮定さ
れる）、一つのロードは一つのストアに対して真の依存
性を有する。ロードがストアに依存する場合、データ・
キャッシュは正しい値を持たないので、そのロードはデ
ータ・キャッシュによって満たされない。ストアの有効
アドレスが後続するロードのアドレスと一致する場合、
そのロードはストアが完了するのを待つ代わりに、スト
ア・データが有効な場合、ストア・バッファによって直
接満たされる。

【００１３】上述の如く、ロード及びストアは記憶場所
に対する反依存性及び出力依存性を回避するような方法
で実行される。ロードは先行のストアをバイパスできる
が、ストアは先行のロードをバイパスできない。従っ
て、ロードとストアの間には反依存性は存在し得ない。
一つのストアは従来他のストアに対して通常プログラム
順に発行されるので、ストア間には出力依存性は存在し
得ない。

【００１４】従来的には、データ・キャッシュに於いて
ロードは他のロードに対してプログラム順に実行され
る。当業者の意見ではロードをアウト・オブ・オーダで
実行することにより性能の点で得られる利点はないとの
ことである。その理由は、古いロードによってプロセサ
に供給されるデータは新しいロードによって供給される
データよりも計算に必要とされることが多いからであ
る。

【００１５】上記の概念の詳細は幾つかの刊行物で論じ
られている。例えば、John L．Hennessyその他著、「Co
mputer Architecture ‐A Quantitative Approach 」
（Morgan Kaufmann Publishers，Inc.，San Mateo ，Ca
lifornia，1990年発行）及びMike Johnson著「Supcrsca
lar Microprocessor Design 」（Prentice-Hall ，In
c.，Englewood Cliffs， New Jersey ，1991年発行）
（特に第８章、この章の一部分は上に転載されてい
る）。両書とも参照することによって全文が本明細書に
組み込まれているものとする。

【００１６】

【発明が解決しようとする課題】本発明はスーパースカ
ラRISC型マイクロプロセサ・アーキテクチャ環境に於い
てメモリからの読み出し及びメモリへの書き込み、或い
は入出力に必要なロード及びストア・オペレーションを
管理するシステムを提供するものである。

【００１７】

【課題を解決するための手段】本発明はプログラム・ス
トリームを実行するマイクロプロセサ・システムを提供
するもので、このシステムには命令を命令ストアより取
り出し、且つ予め決められた複数の命令を命令バッファ
に供給する命令フェッチ・ユニットが含まれている。更
に、命令フェッチ・ユニットと結合している実行ユニッ
トが含まれ、実行ユニットは命令バッファからの複数の
命令をアウト・オブ・オーダで実行するためにある。実
行ユニットにはロード・ストア・ユニットが含まれ、ユ
ニットはアウト・オブ・オーダなロード要求とイン・オ
ーダのストア要求をメモリ・システムに対して行なうよ
うに適性化されている。従って、本発明のロード／スト
ア・ユニットの主な目的は、可能な限り、アウト・オブ
・オーダなロード要求を行ない、なるべく速やかにロー
ド・データを命令実行ユニットに返すことである。ロー
ド・オペレーションはアドレス衝突がなく、実行待ちの
書き込みオペレーションが存在しない時のみアウト・オ
ブ・オーダで実行できる。アドレス衝突が発生するの
は、古い命令がこれから書き込まれる記憶場所に於いて
読み出しが要求された時である。実行待ちの書き込みオ
ペレーションとは、古い命令がストア・オペレーション
を要求したがストア・アドレスの計算がまだ行なわれて
いないことである。データ・キャッシュ・ユニットは位
置合わせされていない８バイトのデータを返す。ロード
/ ストア・ユニットはデータが命令実行ユニット（ＩＥ
Ｕ）に返される前にデータの正しい位置合せを行う。従
って、ロード／ストア・バッファの三つの主要なタスク
は(1) アウト・オブ・オーダのキャッシュ要求の処理、
(2) アドレス衝突の検出、及び(3) データの位置合わせ
である。

【００１８】ロード・ストア・ユニットには現在実行中
の複数の命令に対応する複数のアドレスを管理するため
に適性化されたアドレス・パス、現在実行中の複数の命
令の各命令間にアドレス衝突及び実行待ちの書き込みオ
ペレーションが存在するかどうかを検出して知らせるア
ドレス衝突手段が含まれ、そうすることによって、ロー
ド・ストア・ユニットはアドレス衝突も実行待ちの書き
込みオペレーションも検出されなかった場合、ロード要
求を実行する。ロード・ストア・ユニットは更にデータ
・パスで構成され、データ・パスはロード及び１又はス
トア・データをメモリ・システム及び命令実行ユニット
の間で転送する。データ・パスは記憶システムより返さ
れたデータの位置合わせをし、斯くしてキャッシュの４
ワード境界と一致しないデータがメモリ・システムから
命令実行ユニットに正しいアライメントで返されるよう
にする。

【００１９】

【発明の実施の形態】本発明は添付の特許請求の範囲に
具体的に提示されている。本発明の上記の、そして後述
の利点の理解を深めるために、次に図面を参照して説明
する。すなわち、図１において、本発明の好適な実施例
に基づいて、一般的に100 で表わされるマイクロプロセ
サ・アーキテクチャが配置されている。システム・アー
キテクチャ100 にはホスト・プロセサ105 、キャッシュ
制御ユニット及びメモリ（CCU）110 、仮想メモリ・ユ
ニット（VMU ）115 、入出力サブシステム190 、メモリ
制御及びインタフェース・ユニツト120 、及びインタリ
ーブ・オペレーション用に構成されたインタリーブド・
メモリ・バンク（160a、160b、160C）（以降、主メモリ
１６０と称す）が含まれている。主メモリ160 は外部デ
ータバス162 を介してMCUl20に接続されている。本発明
はマルチプロセサ環境で動作すると予想されるので、そ
の場合、他のプロセサもメモリバス162 に接続される。
ホストプロセサ105 は主メモリ160 に於いて各アドレス
又は記憶場所に格納されているソフトウェア命令を実行
する。これらのソフトウェア命令はホスト・プロセサ10
5 にプログラム・カウンタの制御の下にイン・オーダで
転送される。しばしば、命令のうちあるものはホストプ
ロセサ105 が一つ又は複数の周辺入出力装置135 をアク
セスすることを必要とする。

【００２０】MCU120は一つの回路であり、この回路によ
ってデータ及び命令はCCU110（Ｄ＿キャッシュ119 とＩ
＿キャッシュ118 （読み出し専用））、IOU150、及び主
メモリ160 の間を転送される（読み出されるか書き込ま
れる）。MCU120にはスイッチ・ネットワーク145 が含ま
れ、それにはスイッチ・アービトレーション・ユニット
132 、データ・キャッシュ・インタフェース・ユニット
117 、命令キャッシュ・インタフェース回路112 、I/O
インタフエース回路155 、及びポートとして知られる一
つ又は複数のメモリポート・インタフェース回路148 が
含まれる。各ポート・インタフェース回路148 にはポー
ト・アービトレーション・ユニット134が含まれてい
る。

【００２１】スイツチ・ネツトワーク145 はマスタ装置
とスレーブ装置間の通信の手段である。スイッチ・ネッ
トワーク120 に対するマスタ装置になり得るのはＤ- キ
ャッシュ119 とＩ- キャッシュ118 、叉はI/O コントロ
ーラ・ユニット（IOU ）150である。スレーブ装置とし
て機能し得るものは、例えば、メモリ・ポート148 叉は
IOU150である。スイッチ・ネットワーク145 の機能はCC
U 110 （Ｉ＿キャッシュ118 及びＤ＿キャッシュ119 ）
とIOU150から様々な命令及びデータ要求を受け取ること
である。これらのユニットをバス要求者と呼ぶ。これら
の要求を受け取った後、スイッチ・アービトレーション
・ユニット132 及びポート・アービトレーション・ユニ
ット134 は要求を優先度に応じて並べ、適切なメモリポ
ートに渡す（命令アドレスによる）。ポート148 、或い
は場合によっては複数のポート、は次に必要なタイミン
グ信号を生成し、データを外部バス162 に送り、あるい
はデータを外部バス162 から受け取る。

【００２２】命令フェッチ・ユニット（IFU ）106 及び
命令実行ユニット（IEU ）107 はホスト・プロセサ105
の主要な動作構成要素である。IFU106及びIEU107の機能
を直接サポートするためにVMU115、CCU110、及びMCU120
が配置されている。IFU106の主要な機能は命令の取り出
し、IEU107による実行を待つ命令のバッファリング、そ
して、一般的に、次の命令の取り出しに使用される次の
仮想アドレスの計算、である。各命令は命令バス101 を
介してＩ＿キャッシュ118 からIFU106によって同時に取
り出される。命令は「バケット」或いは４個の命令の集
合に入れられる。命令集合の転送は制御バス102 を介し
て供給される制御信号によって、IFU106及びCCU110の間
で調整される。取り出される命令の仮想アドレスはIFU
制御及びアドレス・バス103 を介してIFU106によってVM
U115に供給される。VMU115へのアクセスに関する調停の
必要性は、IFU106及びIEU107の両者ともVMU115を共通
の、共有の資源として使用することから生じる。アーキ
テクチャ100 の好適な実施例に於いて、仮想アドレスの
物理ページ内のアドレスを定義する下位ビットはIFU106
によって、制御線102 を介してCCU 110 に直接転送され
る。IFU106によって供給される仮想アドレスの仮想化上
位ビットはバス103 、104 のアドレス部分によってVMU1
15に供給され、そこで対応する物理ページ・アドレスに
変換される。IFU106にとっては、この物理アドレスは変
換要求がVMU115に出された1/2 内部プロセサ・サイクル
後、制御線111 を介してVMU115からCCU110に直接転送さ
れる。

【００２３】一方、IFU106によって取り出された命令ス
トリームは命令ストリーム・バス108 を介してIEU107に
供給される。制御信号は制御線109 を介してIFU106とIE
U107の間でやり取りされる。IEU107はデータを双方向デ
ータ・バス112 を介してＤ＿キャッシュ215 に格納し、
またそれから検索する。IEU107によるデータ・アクセス
の場合、物理アドレス全体が制御バス113 のアドレス部
分によってCCU110に供給される。IEU107はVMU115を、仮
想データ・アドレスを、CCU115への送り出しに適切な物
理データ・アドレスに変換する資源として利用する。IF
U106に対するオペレーションとは異なり、VMU115は対応
する物理アドレスをバス104 を介してIEU107に返す。

【００２４】CCU110はホスト・プロセサ105 と主メモリ
160 との間のバッファとして使用される。一般的に、CC
U110は小型の、高速メモリで、ホスト・プロセサ105 の
近傍に位置し、最も最近アクサスされたコード又はデー
タを保持する。CCU110は、適切であれば物理アドレスで
定義されたデータ要求が命令及びデータ・キャッシュ11
8 、119 から満たされるか否かを決定するという一般的
に従来的な高レベルの機能を行なう。命令キャッシュあ
るいはデータ・キャッシュ118 、119 へのアクセスによ
ってアクセス要求が満たせる場合、CCU110はデータ・バ
ス101 、113 を通じてデータ転送を調整し実行する。命
令キャッシュ或いはデータ・キャッシュ118 、119 への
アクセスによってアクセス要求が満たせない場合、CCU1
10は対応する物理アドレスをMCU120に供給する。この場
合、物理アドレスの他に、主メモリ160 への読み出し又
は書き込みアクセスが必要であるかを識別するために十
分な制御情報、各要求のソース又は行き先キャッシュ11
8 、119 、更に要求されたオペレーションがIFU106又は
IEU107によって発行された最終的なデータ要求と関連付
けられるための追加の識別情報がCCU110によってMCU120
に供給される。

【００２５】図２にIEU107のデータ・パスの代表的な高
レベルのブロック図を示す。IEU107の目的は最小限の時
間で最大数の命令を実行することである。IEU107にはレ
ジスタ・ファイル250 、ロード/ ストア・ユニツト（LS
U ）205 、命令バス（IBUS）225 、一式の機能ユニット
260 、262 、230 、イミディエト変位バッファ255 、セ
グメント・ベース・ジェネレータ257 、及び書き込みバ
ス270 が含まれている。LSU205はLSU アドレス・パス22
0 及びLSU データ・パス210 の二つの部分に分かれてい
る。

【００２６】スーパースカラ制御ブロック（図示せず）
はデータ依存性検査を行い、必要な機能ユニット260 、
262 、及び230 が使用可能であるかどうかを検査するこ
とによって、ある命令が発行可能であるか否かを決定す
る。一旦スーパースカラ制御ブロックが一つの命令を発
行するように決定すると、IBUS225 は発行される命令が
必要とするデータを検索する（検索はレジスタ・ファイ
ル250 ）バイパス・データ280 、282 、或いはイミディ
エト・データ258 、259 から行われる）。IBUS225 は複
数のマルチプレクサによって構成され、これらのマルチ
プレクサが、どのデータが機能ユニット260 、262 、23
0 に転送されるかを選択する。IBUS225はＡバスとＢバ
スと呼ばれる一対のバスにデータの転送を行なう。選択
されたデータは、諸機能ユニット260 、262 、230 のう
ちどの機能ユニットがその命令によって使用されるか、
或いは現在実行中の命令のオペレーションによって必要
とされているか、を決定することによって、ＡバスかＢ
バスのどちらかのバスに入れられる。

【００２７】ほとんどの命令の入力及び出力は複数のレ
ジスタ・ファイルのうち一つのレジスタ・ファイルから
送られる、つまり格納されている。好適な実施例では、
各レジスタ・ファイル250 （例えば、別個の整数、浮動
小数点、或いはブール・レジスタ・ファイル）は32個の
実数エントリ254 及び8 個の一時バッファ252 のグルー
プを有する。一つの命令が完了すると（「完了」とはオ
ペレーションが終了し、オペランドはその行き先レジス
タに書き込める状態にあることをいう）、その結果は一
時バッファ252 中の事前に割り当てられた場所に格納さ
れる。これらの結果は後に実レジスタ254 中の適切な場
所に移される。このような結果の一時バッファ252 から
実レジスタ254 への移動は「退避」（retirement）と呼
ばれる。一度に複数の命令が退避できる。退避により、
コンピュータのプログラムカウンタを含めて、マシンの
「公式な状態」の更新が行なわれる。

【００２８】命令は「バケット」と呼ばれる４個のグル
ープ毎に命令デコードFIFO（first-in-first-out）先入
れ先出し方式）レジスタ・スタック記憶装置（図示せ
ず）（本明細書では命令ウィンドウと呼ぶ）を介してIF
U106からIEU107へ送られる。バケツトはロード、スト
ア、及び２個の実行ユニットで構成される４個のユニッ
トに分解される。バケットがこれら４個のユニットに分
解された理由はシステム100 はロード、ストア、実行の
各オペレーション又はそれら全ての組み合わせを実行で
きる命令を使用して動作するからである。従って、本発
明はこれら三つの場合の全てを処理できるバケットを供
給するものである。

【００２９】IEU107は一度に４個のバケットの命令まで
デコードしスケジュールできる。命令ウィンドウは全部
で16個の命令を４個のバケツトに格納する。IEU107は命
令ウィンドウを検査し、各サイクルごとにIEU107は命令
ウィンドウから最大数の命令を発行しようとする。一旦
１個のバケット中の全ての命令が実行され、それらの結
果がプロセサのレジスタ・ファイル250 に格納される
と、そのバケットは命令ウィンドウからフラッシュさ
れ、次に新しいバケットが命令ウィンドウに格納され
る。一旦その命令が発行されると、レジスタ・ファイル
250 中の諸レジスタがアクセス可能となる。一時レジス
タ252 は先行の命令によって生成されたデータに対して
データ依存性を持っていた命令が実行されるとアクセス
される。レジスタ・ファイル250 からのデータはデータ
線254 を介してIBUS225 に転送される。

【００３０】DAFU230 はLSU205によって使用される32ビ
ットのリニア・アドレスを計算する。DAFU230 では多数
の異なったアドレス指定モードがサポートされている。
２サイクルを必要とするデータが４ワード境界を越える
場合、そのデータの最初と最後のアドレスはDAFU230 に
よって計算される。アドレスを形成するために４個まで
のコンポーネントが加算される。すなわち、セグメント
・ベース、ベース・レジスタ、スケールド・インデック
ス・レジスタ、及び変位値、の４個のコンポーネントで
ある。セグメント・ベースには目的のメモリ・セグメン
トの開始アドレスが含まれている。ベース及びインデッ
クス・レジスタはレジスタ・ファイル250 中のどの32ビ
ットレジスタであっても構わない。インデックス・レジ
スタはそれを１、２、４、又は８で乗算することによっ
てスケールされる。変位値は命令中に存在する定数値
（イミディエート値）である。これらのフィールドのう
ちどのフィールドも省略可能であり、斯くしてアドレス
演算に於ける最大限の自由度が得られる。

【００３１】セグメント・ベースはセグメント・レジス
タ・ブロック257 から得られる。セグメント・ベース・
ジェネレータ257 はデータが如何にしてメモリ中で分割
されているかを示す一つの値を生成し、この値をデータ
線266 を介してDAFU230 に転送する。変位はイミディエ
ート変位バッファ255 から得られる。イミディエート変
位バッファ255 はイミディエート・データを線265 を介
してDAFU230 に転送し、またそれぞれデータ線258 及び
259 を介してIBUS225 に転送する。DAFU230 及びVMU115
はLSU205に全てのロード及び/ 叉はストア要求を供給す
る。LSU205はこれらの要求を処理し、後に全ての要求さ
れたデータを書き込みバス270 に返す。書き込みバス27
0 はマルチプレクサの集合で成り、マルチプレクサは優
先度スキームの基づいてどのデータがレジスタ・ファイ
ル250 にラッチするかを選択する（例えば、LSU205によ
って供給されるデータ又は機能ユニット260 或いは262
によって供給されるデータ）。そのデータは線275 、27
6 を介して書き込みバス270 からレジスタ・ファイル25
0 に転送される。ロード及び/ 叉はストアからのデータ
は常に最高の優先度を与えられる。時折、２個の命令が
連続して発行され、それらが相互に依存している場合、
IEU107はそのデータをレジスタ・ファイル250 に格納す
ることをバイパスし、それを直ちにIBUS225 にラッチし
ようとする。これはデータ線280 、281 を介して達成で
きる。従って、データを待つ資源は、そのデータがレジ
スタ・ファイル250 の中を通過するまで待ってサイクル
を浪費しなくてすむ。

【００３２】データ線275 、276 からのデータも又、一
つの命令が実行オペレーション及びストア・オペレーシ
ョンを伴う場合、LSU データ・パス210 に直接供給され
る。ロード及び実行オペレーションが行なわれた後、ス
トアを行うためにデータはLSU データ・パス210 に直接
供給できる。斯くしてストア・データを得るために一時
レジスタ・ファイル252 をアクセスする手間が省け、従
って命令の実行時間の増大につながる。LSU205の主な目
的は可能な限りCCU110にロード要求をアウト・オブ・オ
ーダで行い、ロード・データをなるべく速くIEU107に返
すことである。ロード・オペレーションはアドレス衝突
がなく、書き込み実行待ちが存在しない時のみ実行でき
る。アドレス衝突が発生するのは、古い命令がまだ書き
込み中の記憶場所に於いて読み出しが要求された時であ
る。書き込み実行待ちとは、古い命令が格納オペレーシ
ョンを要求したがストア・アドレス計算がまだ行なわれ
ていないことである。LSU205はデータ・パス210 とアド
レス・パス220 という二つの部分に分割されている。ア
ドレス・パス220 はDAFU230 、VMU232、及びCCU110とイ
ンタフェースし、データ・パス210 は書き込みバス270
、CCU110、DAFU230 、及びIBUS225 とインタフェース
する。LSU の三つの主要なタスクは(1) アウト・オブ・
オーダのキャッシュ要求の処理、(2) アドレス衝突の検
出、及び(3) データの位置合わせである。

【００３３】各命令バケットは同一のアドレスに対する
ロード及びストア（その間に他のオペレーションが含ま
れることもある）、ロードのみ、ストアのみ含むことが
できる。或いはロードもストアも含まないこともある。
従って、LSU205は最大4 個のロードと最大4 個のストア
から選択することができる。本発明の好適な実施例で使
用される命令セットはCISC型命令セットで、それによっ
て次のような複雑なオペレーションが可能となる。

【００３４】 a) R1<-R1+[R2+（R3*2）+3] b) [R2]<-[R2]OR R4 但し、[x] はアドレスｘに存在するメモリ・オペランド
である。好適な実施例に於ける命令デコード・ユニット
（図示せず）はこれらのCISC型命令を次のようにRISC型
シーケンスに分解する。

【００３５】 a) LOAD[R2+（R3*2）+3]->Temp Register Execute R1+Te ｍp ->R1 b) LOAD[R2]->Teｍp Register Execute Teｍp OR R4->Te ｍp Register STORE Temp Register to addrcss[R2] このどちらの場合でも、DAFU230 はメモリ・オペランド
のアドレスを計算するが、ロード及びストアは同じアド
レスを共有しているので１個の命令バケット当たり一つ
のアドレス計算だけが必要である。CISC型命令をRISC型
命令にデコーディングすることについての説明に関して
は1992年3 月31日出願の米国特許出願番号07/857,599
（代理人整理香号SP032 ）「CISC型からRISC型命令への
変換のためのアライメント並びにデコーディング」（CI
SC to RISC Instruction TranslationAlignｍent and D
ecoding）を参照されたい。当該出願の開示を参照する
ことによって本出願に含まれているものとする。

【００３６】図３にLSU205のアドレス・パス220 の詳細
なブロック図を示す。ロード命令は命令ウインドウから
発行され、IEU107によってアウト・オブ・オーダで実行
されるが、ストアは常にイン・オーダで発行される。ロ
ード及び/ 叉はストア用のアドレスは、全てのオペラン
ドが有効で且つDAFU230 がアドレス計算に使用可能にな
りしだい計算される。DAFU230 から物理アドレスを受け
取る前にLSU205はキャッシュ要求を行うことができる
が、次のクロックサイクルまでに物理アドレスがDAFU23
0 からもVMU115からも来ない場合、キャッシュ要求は取
り消される。その場合、キャッシュ要求は後に再発行さ
れねばならない。

【００３７】各命令バケット当たり１個のアドレスのみ
が必要で、そのアドレスはロード・アドレスとストア・
アドレスの両方として機能する。各命令バケット当た
り、２個の32ビット・アドレスはアドレス・バッファ31
0 〜313 のうち一つに格納される。すなわち、アクセス
の最初のバイトが一つのバッファに格納され、アクセス
の最後のバイトが別のバッファに格納される。下位12ビ
ットがDAFU130 で準備されると、これらのビットは一時
バッファ305 にラッチされる。上位20ビットがVMU115で
準備されると、次のサイクルで全ての32ビットは適切な
アドレス・バッファにラッチされる（すなわち、Addres
s １叉はAddrcss ２）。アドレス計算は命令の順序で行
なわれず、レジスタ依存性が解消した時行なわれる。ア
ドレス変換の後、有効ビット（図示せず）が命令のアド
レス・バッファ310 〜313 に設定され、アドレスが有効
であることを示す。両方のアドレスは二つの理由で保持
される。すなわち、アドレス衝突の検出とページ交差用
のキャッシュ要求である。

【００３８】IFU106によって使用されるアドレスが仮想
アドレスであるのに対し、LSU205によって使用されるア
ドレスは物理アドレスである。IFU106は、CCU110とVMU1
15間の調整によって物理アドレスが生成されるのに依存
しつつ、仮想アドレスに対して動作するのに対し、IEU1
07ではLSU205が物理アドレス・モードで直接動作するこ
とが必要である。この条件が必要である理由はオーバラ
ップする物理アドレスのデータ・ロード及びストア・オ
ペレーションを伴う、アウト・オブ・オーダで実行され
る命令が存在する場合、データの保全を保証するためで
ある。データ保全を保証するために、データがストア命
令によって供給された場合、LSU205はストア命令がIEU1
07によって退避されるまでそのデータをバッファリング
する。従って、LSU205によってバッファリングされたス
トア・データはLSU205にのみ一意的に存在することがあ
る。同一の物理アドレスを実行済みではあるが未だ退避
されていないストア命令として参照する複数のロード命
令は、ストア命令が実際に退避されるまで遅らされる。
その時点で、ストア・データはLSU205によってCCU110に
転送可能となり、次に、CCU のデータ・ロード・オペレ
ーションの実行によって直ちに再びロードされる。

【００３９】上述の如く、DAFU230 によるアドレス計算
は１クロック・サイクルで起こり、VMU132によるアドレ
ス変換は次のクロック・サイクルで起こる。アドレスが
ロード用のアドレスであるならば、キャッシュ要求が行
われる。一方、アドレスがストア用のアドレスであるな
らば、格納を行う前にLSU205は退避信号が送られて来る
のを待つ。ロード要求はCCU110に対してアドレス計算の
最初のサイクルでも行なえる。この時点で該アドレスの
下位12ビットがCCU110に送られ、上位20ビット（ページ
番号を表わす）はアドレス変換の後、次のサイクルでCC
U110に送られる。ロード・ストア・アドレス・パス220
が使用可能な場合、線330 を介してイミディエト要求を
キャッシュ110 に対して行なうことができる。現在、ロ
ード・ストア・アドレス・パス220 には実行待ちのロー
ド及び/ 又はストア・アドレスは存在しないので、アド
レス衝突の可能性も書き込み実行待ちの可能性も全く存
在しない。従って、直ちにキャッシュ110 に対して要求
を行なえる。

【００４０】ブロック340 には複数のマルチプレクサが
含まれているが、このブロックはアドレス・バッファ31
0 〜313 からキャッシュ要求用のアドレスを選択するた
めに使用される。LSU205はキャッシュ110 に対して要求
を行なうためにアドレス・バッファ310-313 （即ち、予
約ステーション）を使用する。４個のアドレス・バッフ
ァ310 〜313 （予約ステーションとも呼ばれる）は中央
命令ウィンドウ（図示せず）に含まれる４個のバケット
に対応する。IEU107がデコード・ユニット（図示せず）
から新しいバケットを要求すると、アドレス・バッファ
310 〜313 のうち一つが予約される。アドレス・バッフ
ァ310 〜313 は命令番号に従って割り当てられる。最も
若い（最新の）命令を示すための履歴ポインタが更新さ
れる。この時点に於いて、命令がロード、ストア、その
両方を伴うものであるか、あるいはそのどちらも伴わな
いものであるかが判明する。また、ロード及び/ 又はス
トアオペレーションで使用されるデータのサイズも判明
する。対応する命令がIEU107によって退避された時に、
アドレス・バッファ310 〜313 は割り当て解除される。
割り当て解除の後、新しい命令バケットがデコードユニ
ット（図示せず）から受け取られる。ロード・バイパス
及びアウト・オブ・オーダ・ロード実行を使用するため
には、ストアに対するロード依存性（アドレス衝突）を
検出する必要がある。ロード依存性はアドレス衝突また
は実行待ちのストア・アドレスのよって示される。ロー
ド依存性が発生するのは、古い命令がストア・オペレー
ションを要求した記憶場所と同じ記憶場所でロード・オ
ペレーションが要求された時である。アドレス衝突の検
出には、ロードの最初のアドレスが各先行ストアの２個
のアドレス（最初と最後）と比較される必要がある。ア
ドレスの最後のバイトとのこのような比較が必要なの
は、ストアが４ワード・ページ境界を越えたり、位置合
わせがなされていなかったりするからである。アドレス
・ビットのマスキングは偽の依存性検出を最低限に抑え
るためにデータのサイズに応じて行なわれる。ロード・
データが４ワード（64ビット）境界からはみだすと、好
適な実施例ではそのロード・データにはロード依存性が
あると仮定される。その理由は、ロードの第２アドレス
を各ストアの二つのアドレスと比較するコンパレータが
存在しないからである。一つの衝突が検出されると、ロ
ード・オペレーションはその衝突しているストア・オペ
レーションがCCU110に送られるまで待たなければならな
い。実行待ちのストア・アドレスとはストアのアドレス
が未だ有効でないということを意味する。従って、その
アドレスが判明するまでロード依存性の存在が仮定され
るのである。

【００４１】図４にLSU205によって使用されるアドレス
衝突ブロック400 の概略図を示す。アドレス比較論理に
よる二つのアドレスの比較は最下位ビットのビット0 〜
4 がマスクされた後行なわれる。マスキングの後、アド
レスが全く一致するならば、これら二つのアドレスの間
に衝突が存在することになる。各比較ごとに、二つのオ
ペレーションの内最大のオペランドがマスキング制御の
ために使用される。各アドレスから、0 〜4 個の最下位
ビットがマスクされる。その際、回路400 はアドレス・
バッファ410 〜413 の各バッファごとに１回、つまり合
計４回複写される（図４にアドレス・バッファ310 のア
ドレス衝突検出ブロックを示す）。

【００４２】各ロードの最初のアドレス405 、406 がア
ドレス407 〜418 のうち１対おきに比較される。２個の
比較の結果とその有効ビット419 〜424 間でAND がとら
れ、その後全部でORがとられ、その結果アドレス・マッ
チ430a，430b，430cが生成される。アドレス・マッチ43
0 は次に命令番号比較425 〜427 及びストア・ビット43
1 〜433 とAND がとられ、その結果衝突チェック450a、
450b、450cが生成される。命令番号比較425 〜427 は二
つの命令間の比較的新しさを示す。例えば、命令番号比
較425 はアドレス・バッファ310 中の最初の命令と、ア
ドレス・バッファ311 中の最後の命令との間の比較的新
しさを示す。第２命令が第１命令よりも古ければ、衝突
は存在しない。これら３個の衝突検査はORがとられて、
検査を受けている特定のロードのアドレス衝突信号460
を生成する。

【００４３】アドレス衝突の検出に於いては、各ロード
の開始（第１）アドレスが各ストアの第１及び第２アド
レスと比較される。一つのロード又はストア・オペレー
ションは１〜10バイトまでのどこかをアクセスするの
で、衝突が検出されることを保証するためにそれらのア
ドレスのうち幾つかがマスクされる。このようなマスキ
ングは信号470 〜475 で行なわれる。二つのアドレスが
相互に比較される前に、最下位ビットのうちビット０、
２、３、又は４がマスクされる。マスクされたアドレス
が全く一致する場合（等しい比較）、アドレス衝突の可
能性がある。マスクされるビットの数（０、２、３、
４）はアドレスが比較されているその二つのアドレスの
オペランドのサイズ、そして第１アドレスの最下位の２
ビットによって異なる。第１アドレスの最下位２ビット
が使用されるのは、間違って検出される衝突の数を制限
するためである。マスキングに於いて、最大のオペラン
ド・サイズは次のように使用される。

【００４４】 オペランドサイズ マスクするビット数 １バイト ０ビットマスク ２バイト アドレスが０で終わる場合、１ビットマスク アドレスが01で終わる場合、２ビットマスク アドレスが11で終わる場合、３ビットマスク ４バイト アドレスが00で終わる場合、２ビットマスク アドレスが１又は10で終わる場合、３ビットマスク ８バイト ３ビットマスク 10バイト ４ビットマスク 更に、ロード・オペレーションが４ワード境界を越える
たびに、アドレス衝突が発生していることが仮定され
る。その理由は、ロードの最初のアドレスだけがストア
・アドレスと比較されるので、アドレス衝突が検出され
ないことがあるからである。ハードウェア中で使用され
るコンパレータの数を二倍に増やすことにより、この制
約は削除できる。ストア・アドレスが４ワード境界を越
えることがあれば、アドレス衝突は検出される。

【００４５】マスキングの必要性を次の幾つかの例で示
す。（下記の全ての数字は二進数である）。ロードのア
ドレス２は衝突検査の目的で使用されないので、アドレ
ス２は省略する。 例１： オペレーション アドレス１ アドレス２ サイズ マスク ＬＯＡＤ …1001 … ２バイト ２ビット ＳＴＯＲＥ …1000 …1011 ４バイト ２ビット ロード・アドレス1001がマスクなしに1000及び1011と比
較された場合、ストアがバイト1000，1001、1010、及び
1011に書き込んだとしても衝突は検出されない。２個の
LSB がマスクされていれば、結果は次のようになる。

【００４６】 オペレーション アドレス１ アドレス２ ＬＯＡＤ …1000 … ＳＴＯＲＥ …1000 …1000 例２： オペレーション アドレス１ アドレス２ サイズ マスク ＬＯＡＤ …0100 … ４バイト ２ビット ＳＴＯＲＥ …0001 …1000 ８バイト ３ビット ３個のMSB がマスクされていれば、下記のアドレスが生
成され、アドレス衝突が検出される。

【００４７】 オペレーション アドレス１ アドレス２ ＬＯＡＤ …0000 … ＳＴＯＲＥ …0000 …1000 ２個のLSB だけがマスクされているならば、下記のアド
レスが生成され、アドレス衝突は検出されない。

【００４８】 オペレーション アドレス１ アドレス２ ＬＯＡＤ …0100 … ＳＴＯＲＥ …0000 …1000 前述の如く、LSU205はキャッシュ要求を必要とする最大
４個のロード命令と最大４個のストア命令のウィンドウ
から選択を行なうことができる。これらのロード及びス
トアはCCU110に対して互いに競合し、競合するロード及
びストア間の選択は下記の如く行なわれる。

【００４９】ストア命令は、単に他のロード及びストア
だけではなく、全ての命令に対してプログラム順序で行
なわれなければならない。ストア要求はストア命令を退
避する信号がIEU107から送られた段階でCCU110に発行さ
れる。この信号は、全ての先行命令が終了し、それらの
命令では例外も、誤って予測された分岐も無かったこと
を知らせる。ストア命令をこの信号よりも早く行なうこ
とは不可能である。その理由は、ストアはマシンの状態
を非可逆的に変更するので、例外も分岐も発生しなかっ
たことを確認することが重要であるからである。データ
・キャッシュ119 の使用の目的ではストアはロードに優
先する。その理由は、ストアの遅延はバケットの退避の
遅延をもたらし、従って命令デコード・ユニット（図示
せず）からの次のデコード済みバケットの受理を遅らせ
るからである。

【００５０】ロードが先行ストアに依存しない限り、ほ
とんどのロード命令はアウト・オブ・オーダで発行でき
る。これの例外は、メモリ・マップされたI/O からの読
み出しのような、副作用を持つロードである。本発明の
好適な実施例ではメモリ・マップ入出力（I/O ）サブシ
ステムが使用される。ある種のI/O デバイスは読み出し
によってアクセスされるとその状態が変化する。例え
ば、ある種のFIFOバッファは次のデータ項目に順香を付
けて、その結果ある種のデバイス状態レジスタは自動的
にクリアされる。このようなシステムに於いては、ロー
ド・バイパスは危険なオペレーションである。誤って予
測された分岐、或いは例外のために、バイパスされたロ
ードが誤って発行されることがある。そのようにバイパ
スされたロードがシステム状態を不正に変更するような
事態が生じてはならない。

【００５１】この問題を解決する方法はこれらの要求が
イン・オーダで行なわれるようにロード/ ストア・ユニ
ットを構成することである。ロード/ ストア・ユニット
では、キャッシュ要求で要求されたデータがキャッシュ
可能であるか否かにかかわらずキャッシュ110 に通知を
行なう機構が用意されている。この機構によって、プロ
セサはこのデータがライト・スルーである、つまりキャ
ッシュ可能である、とキャッシュ110 に通知することが
でき、また直ちにメモリはライト・スルーを行なうべき
であると通知する。システムの状態を変更する外部読み
だしアクセスはこれらのキャッシュ不能アクセスのサブ
セットであるが、上記の問題は、このデータはキャッシ
ュ不可能であるとのキャッシュ110 への通知に関連して
イン・オーダの要求を行なうことによって解決される。
従って、ロードバイパスを完全に回避するかわりに、プ
ロセサはキャッシュ不可能なロードのバイパスを防止で
きる。このようにして、ほとんどのロード・オペレーシ
ョンが、まれに発生するキャッシュ不可能なロードでの
不正なオペレーションを生成することなく、バイパスを
利用できるようになる。このような機構はまたメモリ変
更以前に例外が発生しないことを保証するためにも必要
である。一つのロードが一つのストアに対して依存性を
持たない場合、「ストアのロード・バイパス」が発生す
る。各ロードはページ・キャッシュ使用不可（page-cac
he-disable）及びページ・ライト・スルー（pagc-write
-through）という２個のビットと対応している。これら
のビットはVMU115又はIEU107から得られるビットであ
る。

【００５２】ストア・データは二ケ所のうちの一つから
生成される。第１に、それは64ビット整数ストア中に整
数データ・バス上でLSU205に直接発行できる。第２の方
法は整数及び浮動小数点機能ユニットによる結果を監視
（スヌーピング）することによって行なわれる。これは
通常の「実行後格納」シーケンスをサポートするために
行なわれる。このシーケンスでは一つの命令の実行の結
果はその命令のストア・データである。そうすることに
よって、”[R2]<[R2]OR R4”のようなCISC型命令の結果
が、その命令が明示的にLSU205に発行されなくても格納
されるようになる。

【００５３】LSU205はサイクルごとに一つの要求だけを
CCU110に対して行なうことができ、その場合ストア・オ
ペレーションが優先される。書き込み制御がLSU205に対
し、この命令は退避可能であると通知すると直ちにスト
ア・オペレーションはCCU110に送信される。次の優先度
はアドレス・バッファ310 〜313 に有効なアドレスを持
ち、アドレス衝突も実行待ちの書き込みも持たない、最
も古いロード・オペレーションに与えられる。命令間の
比較的な新しさはバッファの位置とバッファ・ポインタ
の値で決定される。最後に、DAFU230 から送信された新
しいロードが優先度を持つ。この最後の場合、アドレス
衝突及び実行待ち書き込みは要求が行なわれるまで検査
されず、そして必要ならばロード要求は取り消される。

【００５４】時折、キャッシュ・ミスが起こる。ストア
の場合、CCU110はこのような事態を処理し、その結果LS
U205はキャッシュ・ミスの影響を全然受けずに済む。ロ
ードの場合、LSU205はキャッシュ・ミスについて通知を
受け、データが返される前に遅延が起こる。LSU205は次
にキャッシュ・ミスの発生をIEU107に通知し、その結果
このデータを待っている命令は取り消される。目的のデ
ータがキャッシュ・ライン境界を越えると、ロード・オ
ペレーションに対して２個叉は３個のキャッシュ・アク
セスが必要になります。これらの要求は連続して行なわ
れ、１サイクル当たり一つの要求が行なわれる。好適な
実施例に於いて、一つのキャッシュ・ラインの幅は８バ
イトで、000 で終了するアドレスに位置合わせされてい
る。３個のキャッシュ要求が必要とされるのは111 で終
了するアドレスで始まる80ビット・データの場合だけで
ある。このデータがデータ・キャッシュ119 から返され
る場合、ロード・アライナ550 （図５、図６を参照して
下記に説明する）が配置され、このデータのシフトとラ
ッチが行なわれる。

【００５５】ほとんどのロード/ ストア・ユニットはデ
ータが行き先レジスタに入るようにそのデータをゼロま
たはサインで拡張するが、本発明の好適な実施例では、
行き先レジスタの初期値が保持され、その一部のみが変
更される。勿論、これは８又は16ビット長の整数ロード
・データの場合のみ意味がある。レジスタの初期の内容
はアドレス計算の時点でLSU 205 に送られ、次にデータ
・キャッシュ119 からのロード・データは初期値データ
とマージされる。

【００５６】図５、図６にLSU 整数データ・パス210 の
概略図を示す。LSU データ・パス210 はロード及び/ 叉
はストア・データをCCU110及びIEU107間で転送する。ロ
ード・オペレーション中に、データは線290 を介してデ
ータ・キャッシュ119 からLSU データ・パス210 に入
り、ストア・オペレーション中には線275 、276 、277
を介してIEU107から入る。データ線275 及び276 は32ビ
ット・データを書き込みバス270 を介して機能ユニット
260 及び262 からLSU データ・パス210 に供給し、線28
2 は有効アドレス叉ははマージされたデータを供給す
る。有効データがLSU データ・パス210 へ供給されるの
は一つの命令の結果が、そのアドレス・ロケーションに
存在するデータではなく、アドレスそのものである場合
である。ストア・データ線516 は64ビット・データをLS
U データ・パス210 に供給する。データはデータ線290
または292 を介してデータ・キャッシュ119 又はIEU107
のいずれかにそれぞれ返される。

【００５７】データ・バッファ520 〜526 は、データ・
キャッシュ119 への或いはデータ・キャッシュ119 から
のデータ転送中、ロード及び/ 叉はストア・データを保
持するために配置されている。各データ・バッファ520
〜526 及びアドレス・バッファ310 〜313 の間に１対１
の対応が存在する（そしてこれらのアドレス・バッファ
及び４個の命令バケットとの間にも１対１の対応が存在
する）。各アドレス・バッファ310 〜313 にはLSU デー
タ・パス210 中に２個の対応するデータ・バッファが存
在する。すなわち、整数ロード及び整数ストア・データ
（８バイト）520 〜526 に対して一つのデータ・バッフ
ァと、浮動小数点ロード及びストアのデータ（10バイ
ト）540 〜546 に対して一つのデータ・バッファであ
る。本発明に於いては、浮動小数点演算用に一つの別個
のLSU データ・パスが存在する。浮動小数点データ・バ
ッファ540 〜546 の動作は整数データ・パスに関して説
明された動作と同一である。一つの命令は整数命令或い
は浮動小数点命令のいずれかであるので、この二つのユ
ニットは物理的に接続されていなくても構わない。以下
に、整数データ・バッファ520 〜526 の動作のみを詳し
く説明する。

【００５８】制御線581 及び587 はデータ・フローをそ
れぞれマルチプレクサ560 及び565を介して制御するた
めに配置されている。又、制御線582 及び586 はデータ
・バッファ520 、522 、524 、及び526 へのデータ・フ
ロー、そしてデータ・バッファ520 、522 、524 、及び
526 からのデータ・フローを制御するために配置されて
いる。ロード・オペレーションに於いては、データは線
290 を介してデータ・キャッシュ119 からLSU データ・
パス210 に入る。ロード・データはアライン・ブロック
550 に入り、アライン・ブロックはデータの位置合わせ
を行ない（下記の説明を参照されたい）、位置合わせさ
れたロード・データをマルチプレクサ530 〜536に転送
する。位置合わせされたロード・データは次に、どの命
令がデータを要求したかにより、データ・バッファ520
〜526 の一つにラッチされる。ストア・オペレーション
中、ストア・データはデータ線275 、276 、277 を介し
てIEU107からLSU データ・パス210 へ入り、その後、デ
ータ・バッファ520 〜526 のうち適切なデータ・バッフ
ァにラッチされる。

【００５９】ロード及び/ 叉はストア・データのうちの
どちらかがデータ・バッファ520 〜526 にラッチされる
と、そのデータは線290 を介してデータ・キャッシュ11
9 へ、或いは線292 を介してIEU へのいずれかに送られ
る。４個のデータ・バッファ520 〜526 はデータをマル
チプレクサ560 、565 に供給し、次にこれらのマルチプ
レクサはLSU データ・パス210 から転送されるべき適切
なデータを選択する。しばしば、ストアを含む命令の結
果は主メモリ260 に格納されなければならない。従っ
て、命令の実行の後、その結果はデータ線275 、276 を
介してLSU データ・パス210 に直接書き込まれる（最初
に結果をレジスタ・ファイル250 に格納するのではなし
に）。LSU データ・パス210 は命令の退避信号を受け取
るまでデータを適切なデータ・バッファ520 〜526 に保
持する。

【００６０】定期的に、一つの特定な命令は一つの行き
先レジスタ全体に格納を行なわないようになっている。
この場合、「マージ・データ」がデータ線282 を介して
LSUデータ・パス210 に供給される。例えば、一つの命
令が８ビットだけを行き先レジスタに格納したいが、残
りの24ビットをレジスタに保存したい場合、マージ・オ
ぺレーションが行なわれる。従って、データ線282 は行
き先レジスタの初期値（すなわち、マージ・データ）を
LSU データ・パス210 に供給する。マージ・データ（す
なわち、行き先レジスタの内容）は適切なデータ・バッ
ファ520-526 にラツチされる。次に、新しい（ロード）
データが線290(a)を介してキャッシュから戻され、アラ
イン・ブロック550 に入る。アライン・ブロック550 は
データの位置合わせを行ない、それをマルチプレクサ53
0 〜536 に供給する。ロード・データは次に、マージ・
データを保持している同じデータ・バッファ520 〜526
にラッチされる。一旦全てのデータがアセンブルされる
と、それは適宜な記憶場所（すなわち、データ・キャッ
シュ119 又はレジスタ・ファイル250 ）に転送可能とな
る。

【００６１】従来のロード・ストア・ユニットでは普
通、アドレスが特定の境界に位置合わせされなければな
らない。例えば、32ビット・データ・アクセスでは000
で終わるアドレスがなければならない。しかしながら、
好適な実施例のコンピュータ・アーキテクチャによって
8 、16、32、64、叉は80ビット・データの位置合わせさ
れていないアクセスが可能になる。位置合わせされてい
ないアドレスを有することは次のような影響を及ぼす。
つまり、(1) ストアに対するロード依存性検出のために
さらに別のハードウェアが必要である。(2) データがペ
ージ境界を越えるとアドレス変換が２回必要になる。
(3) １回のロードに対して複数のキャッシュ・アクセス
が必要になる。

【００６２】CCU110によって返されたロード・データの
長さは８バイトであり、それはデータ・バッファ520 〜
526 中の適切な位置に位置合せして格納される必要があ
る。時には、完全なロードができあがるまでに２叉は３
のデータ集合が返されねばならない（例えば、二つ以上
のキャッシュ・アクセスが必要な時）。更に、これらの
データ集合がアウト・オブ・オーダで返される場合があ
るので、特別な措置が必要である。整数データの位置合
わせは８個の８入力マルチプレクサ（８ビット幅）を使
用して処理される。各マルチプレクサはデータ要求の１
バイトに対応する。CCU110からロードされた８バイトの
データのうちどのデータが適切なデータ・バッファ520
〜526 にラツチされるべきかを決定するために８ビット
の選択線が使用される。更に、データ・バッファ520 〜
526 はどのバイトが上書きされるべきかを制御するため
にバイト・イネーブルになる。

【００６３】図７にキャッシュ線交差を持つ位置合わせ
されていない整数ロードの１例を示す。この例では、ア
ドレスＸＸＸＸＸＸＸ５から４バイトのロードが要求さ
れているが、このロード要求はキャッシュ線からはみだ
すので、その結果２個のロード要求が必要とされる。最
初のキャッシュ要求がデータを返した後、データはロー
ド・アライナ550 に転送される。ロード・アライナ550
は最後の３バイトをバイト０までシフトし、その後、最
後の３バイトは適切なデータ・バッファ520 〜526 にラ
ッチされる。データ・バッファの最後のバイトはストア
によって上書きされない。一旦第２のキャッシュ要求の
データが返されると、図示されているようにキャッシュ
線の最初のバイトがデータ・バッファの最後のバイトに
ラッチされる。更に、この例ではキャッシュ線はイン・
オーダで返されるが、それはどの順序で返されても構わ
ない。

【００６４】浮動小数点データ位置合わせは整数位置合
わせと同じ働きをするが、浮動小数点データ位置合わせ
の場合、10個の８入力マルチプレクサが使用される。LS
U205ではロード・フォワーディングはサポートされてい
ない。ロードがストアに依存する場合、そのロードはロ
ード要求を行なう前に、ストア・データがキャッシュに
書き込まれるまで待たなければならない。しかし、本発
明の設計では、本質的にロード・フォワーディング機構
の実現を阻止するような制約はない。当業者にとって、
ロード・フォワーディングを実現するために必要なハー
ドウェア変更を行なうことは容易であろう。

【００６５】LSU205の好適な実施例では多重処理環境が
サポートされている。各命令はロード及び/ 又はストア
以外に、ロック或いはアンロック・コマンドを含むこと
ができる。これらの信号はキャッシュに送られ、キャッ
シュはデータをロックし、メモリ及び入出力サブシステ
ムに同じことをするように通知を送る。ロック又はアン
ロック・コマンドが命令ウィンドウに存在する場合、ロ
ードはそれらの命令の順序と同じ順序で行なわれなけれ
ばならない。すなわち、後続のロードは最初にロック/
アンロック・コマンドを伴うロードを先ず行なわないと
実行できない。LSU205のオペレーション例表ＡにLSU205
のオペレーションを示すサンプル・プログラムを示す。
プログラムはインテル486 （Intel 486 ）の表記法で記
述されている。３個のレジスタが使用され、それらはea
x 、ebx 、そしてecx とラベルされている。ロードさ
れ、ロード及び/ 又はストアされるデータは32ビット幅
のデータであると仮定される。ブラケットにアドレス・
ロケーションを示す。

【００６６】表Ａ （１）ｍｏｖ ｅｂｘ，［ｅｃｘ］ （２）ｄｅｃ ｅｂｘ （３）ｏｒ［ｅａｘ］，ｅｂｘ （４）（ｓｉｚｅ 16）ｍｏｖ ｅｂｘ，［ｅａｘ＋
３］ このコードの最初の行では、アドレスecx に格納された
データがebx に移される。従って、この命令は一つのロ
ード・オペレーションである。第２の命令ではレジスタ
ebx にある値が減少され、この命令ではロードもストア
も行なわれない。第３の命令はアドレスeax に格納され
たデータ及びデータebx に対して論理和をとり、結果を
[eax] に格納する。従って、このオペレーションではロ
ードとストアの両方が行なわれる。最後に第４命令では
アドレスeax+3 に格納された16ビットのデータがebx に
移動される。従って、この命令ではロード・オペレーシ
ョンが行なわれる。

【００６７】このコードが実行される前に、下記の値
（全て１６進法で表記）がレジスタ及びメモリに含まれ
ていると仮定する。

【００６８】 表Ｂ ｅａｘ＝0000 0100［0100］＝0000 4321 ［0104］＝FFFF FFFF ｅｃｘ＝0000 1201［1200］＝6500 01FF ［1204］＝FFFF FF87 表Ａの命令の実行の結果を表Ｃに示す。

【００６９】 表Ｃ mov ebx,［ecx ］ EBX ＜…［1201］＝8765 0001 dec ebx EBX ＜…8765 0001-1=8765 0000 or［eax ］, ebx EAX ＜…0000 4321or8765 0000=8765 4321 (SIZE 16)mov ebx,［eax+3 ］ EBX ＜…［0100+3］= ［0103］ =FF87 …＞8765 FF87 次に、表Ａの命令の実行の結果の詳細を説明する。

【００７０】図８から図１５において、LSU205の代表的
な例を示す。各図は一つのサイクルを表わす（例えば、
図８はサイクル１を表わし、図９はサイクル２を表わ
す）。４個のアドレス・バッファ310 〜313 、及びロー
ド701 、ストア702 、及び有効ビット717 が図示されて
いる。更に、衝突ビット710 、実行待ちビット715 、及
び要求されたデータのサイズ指定705 が図示されてい
る。アドレス0100から0107及びアドレス1200から1207の
カレント・メモリ内容は参照香号780 として示されてい
る。ブロック730 にカレント・キャッシュ要求を示す。
ブロック740 はデータが（そのようなデータが存在する
ならば）CCU110から最近返されたことを示す。ブロツク
760 はVMU115から返されているアドレスを示し、ブロッ
ク770 はDAFU230 から返されているアドレスを示す。ロ
ード及びストア・ビットはイン・オーダで設定される
が、各アドレスはLSU205にアウト・オブ・オーダで供給
されても構わない。ブロック750 に、返されたデータが
如何にして物理的に位置合わせされるかを示す。

【００７１】図８に於いて、最初の命令は「mov ebx,
［ecx ］」である。最初に、ecx に格納されているデー
タはLSU アドレス・パス220 に転送されなければならな
い。ecx に格納されているアドレス、つまり1201はDAFU
230 から一時アドレス・バッファ305 に転送されるが、
このアドレス全体は必要でない。最初の12ビットと最下
位の３ビットが一時バッファ305 に転送される。その理
由は、上位20ビットはDAFU230 からVMU115に転送される
からである。mov オペレーションにはロードが伴うの
で、バケット０に於けるロード・ビットは１に設定され
る。要求されたデータは32ビットである（ブロック705
の011 によって示されている）。これはLSU205中のアド
レスの第１集合だから、ブロック730 に示すように、ア
ドレス情報は識別子(id)と共に直ちにCCU110に送られ
る。LSU205は識別子に基づいて、返されたデータがどの
命令と対応しているかを決定する。LSU205に転送される
ためにアドレスがVMU115によって変換されるのをLSU205
が待っている間、一時レジスタ305 が使用される。第２
命令の「dec ebx 」は アドレス・バッファ・キューに
入れられる。dec オペレーションにはロードもストアも
伴わないので、アドレス・バッファ311 に対応するロー
ド・ビット701 とストア・ビット702 の両方が０に設定
される。ロードもストアも必要でないので、この命令で
はアドレス計算は必要でない。

【００７２】図９に於いて、ecx に格納されたアドレス
の第１バイトはレジスタ・アドレス１（address1）に入
れられ、そのアドレスの最後のバイトはアドレス２（ad
drcss2）に入れられる。これらのアドレスは両方とも勿
論アドレス・バッファ310 中に存在する。両方のレジス
タ（addressl及び address2 ）は有効なアドレスを含ん
でいるので、両方の有効ビットが設定される。address1
及びaddress2が異なった時点でアドレス・バッファ310
〜313 にラッチされることも可能である。これが発生す
るのは、VMU115からの変換を２回必要とするページ・ク
ロシングが起こった時である。第３の命令は「or［eax
］，ebx 」である。第３命令に関する（IEU107から送
られる）情報はアドレス・バッファ312 に対応する適切
なブロックに入れられている。OR命令はロード及びスト
ア・オペレーションを必要とするので、両方のビットと
も適宜に１に設定されている。要求されたデータの長さ
は32ビットで、ブロック705 に示されている。更に、第
３命令に対応するロード/ ストアのアドレスはブロック
770 に示すようにDAFU230 から供給される。そして、ブ
ロック730 に示すように、このデータに対してキャッシ
ュ要求が行なわれる。更に、第２サイクル中に、第１命
令用に要求されたデータはキャッシュから検索され、デ
ータ・レジスタ520 に格納されている。しかし、ブロッ
ク730 に示される、返されたデータは位置合わせされて
いないデータである。CCU120はアドレス1200で始まるデ
ータのブロックを返したが、命令が要求したデータは12
01で始まる32ビットのデータである。従って、ブロック
750 に示すように、データは位置合わせされなければな
らない。返されたデータはLD-ALIGNを00000010に設定す
ることによって２ビット分シフトされ、最初の32ビット
のデータはBYTE-SELによって選択される。

【００７３】図１０に於いて、ブロック770 に示すよう
に、次のアドレスがDAFU230 によってLSU205に供給され
る。第３命令に対応するアドレスはアドレス・バッファ
312にラッチされる。有効ビット717 の両方のビットが
設定される。第１命令がそのオペレーションを完了した
ので（すなわち、データがCCU110から返され、IEU107に
送られたので）、今や有効ビットがリセットされてい
る。（バケット番号が４にリセットされているのは例示
の目的のためである。好適な実施例に於いては、ポイン
タが命令の比較的新しさを管理するために使用され
る）。第３命令ではeax に格納されたアドレスの取り出
しが必要である。アドレスが一旦LSU205に入ると、キャ
ッシュ要求が実行可能となる。更に、第４命令に関する
情報、すなわち、その命令はロードで要求されているデ
ータの幅は16ビットである（010 によって示されてい
る）が、アドレス・バッファ313 に対応する適切なブロ
ックで示されているように、この情報がIEU107から送ら
れて来ている。しかし、第４命令より古いストア（すな
わち、第３命令）が存在する。LSU205はポインタを使用
して、どのアドレス・バッファが最も古い命令情報を含
んでいるかを決定する。このストアが存在するので、ア
ドレス・バッファ313 に対応する書き込み実行待ちビッ
ト715 が設定される。従って、この場合、第４命令用の
キャッシュ要求は生成できない。ブロック740 に示すよ
うに、CCU110は第３命令用にデータをLSU205に戻す。要
求データはアドレス100 で始まっているので、戻された
データは位置合わせされる必要がない。最初の32ビット
だけがBYTE-SELで選択され、そしてデータはデータ・バ
ッファ526 にラッチされる。

【００７４】図１１に於いて、第４命令に対応するアド
レスはアドレス・バッファ313 にラッチされ、対応する
有効ビットが設定されている。次に、アドレス衝突オペ
レーションが行なわれる。第４命令からのaddress1が第
３命令のaddress1及びaddress2と比較され、その結果ア
ドレス衝突の存在が決定される。従って、アドレス・バ
ッファ313 に対応する衝突ビット710 が設定される。衝
突が存在するために、サイクル４の期間中キャッシュ要
求は生成できない。しかし、キャッシュ要求の実行が不
可能であっても、ブロックで示されているように第４命
令用のマージ・データがIEU107から到着する。マージ・
データとはレジスタebx からのデータである。マージ・
データが必要なのは、第４命令が単に16ビット・オペレ
ーションであるからである。このマージ・データはデー
タ・バッファ526 にラッチされる。

【００７５】図１２に於いて、書き込みＡデータ（WRA-
DATA）がIEU107から到着する。WRA-DATAは第３命令に於
けるOR演算の結果である。このデータはデータ・バッフ
ァ524 にラツチされる。更に、ブロック780 に示すよう
に、サイクル５の期間中次のバケット、即ちバケット
１、が退避される。具体的には、retire next ビットが
１に設定され、次の命令が退避可能であることを示し、
retire nu ｍビットが１に設定され、バケット1 にある
命令を退避すべきであることを示す。この場合、第３命
令と４命令の間にアドレス衝突がまだ存在する。

【００７６】図１３に於いて、データ・バッファ524 中
のデータはebx 中のデータとORがとられ、その結果値87
654321が生成される。ブロック785 に示すように、サイ
クル６の期間中、第３命令が退避される。第３命令の退
避によって、LSU205は第４命令に対応する衝突ビット71
0 をリセットできるようになる。ブロック730 に示すよ
うに、OR演算によって生成された値を記憶場所00000100
（レジスタeax に格納されているアドレス）に格納する
ためのキャッシュ要求が行なわれる。ブロック780 に示
すように、データはこのデータ・ロケーションに格納さ
れている。

【００７７】図１４に於いて、第４命令は記憶場所0103
（レジスタeax+3 の最初の16ビット）に格納されている
データをロードする。従って、ブロック730 に示すよう
に、第４命令に対応するロード・オペレーション用にキ
ャッシュ要求が行なわれる。

【００７８】図１５に於いて、ブロック740 に示すよう
に、要求された（位置合わせされていない）ロード・デ
ータがキャッシュから返される。ブロック750 に示すよ
うに、次にデータは３バイト分シフトすることによって
位置合わせされる。その理由は、要求されたデータはア
ドレス0100でなくアドレス0103で始まるからである。最
初の16ビットだけが要求されたので、最初の２バイトだ
けが位置合わせされたデータから選択される。これら16
ビットは次にデータ・バッファ526 にラッチされ、この
データ・バッファはIEU107に逆方向に転送されて、レジ
スタebx に格納される。上記に本発明を実施例を参照し
つつ説明したが、本発明の精神及び特許請求の範囲から
逸脱することなく、形状並びに詳細において様々な変更
が可能なことが当業者には理解されるであろう。

【図面の簡単な説明】

【図１】 本発明が動作するマイクロプロセサ・アーキ
テクチャのブロック図である。

【図２】 ロード・ストア・ユニットを含む命令実行ユ
ニットを示す一般的なブロック図である。

【図３】 ＬＳＵアドレス・パス２２０を示すブロック
図である。

【図４】 ＬＳＵに位置するアドレス衝突ブロックを示
す概略図である。

【図５】 ＬＳＵデータ・パスを示す概略図である。

【図６】 ＬＳＵデータ・パスを示す概略図である。

【図７】 キャッシュ線交差を持つ位置合わせされてな
い整数ロードの例を示す図である。

【図８】 ＬＳＵの動作の一例を示す図である。

【図９】 ＬＳＵの動作の一例を示す図である。

【図１０】 ＬＳＵの動作の一例を示す図である。

【図１１】 ＬＳＵの動作の一例を示す図である。

【図１２】 ＬＳＵの動作の一例を示す図である。

【図１３】 ＬＳＵの動作の一例を示す図である。

【図１４】 ＬＳＵの動作の一例を示す図である。

【図１５】 ＬＳＵの動作の一例を示す図である。

【符号の説明】

100 …マイクロプロセサ・アーキテクチャ、105 …ホス
ト・プロセサ、110 …キャッシュ制御ユニット及びメモ
リ（CCU ）、115 …仮想メモリ・ユニット、120…メモ
リ制御及びインタフェース・ユニツト、135 …周辺入出
力装置、160 …主メモリ、160a、160b、160C…インタリ
ーブド・メモリ・バンク、190 …入出力サブシステム。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 9/30 ３１０ Ｇ０６Ｆ 9/30 ３１０Ｅ 9/34 ３３０ 9/34 ３３０ ３５０ ３５０Ａ (72)発明者 ワング ジョハネス アメリカ合衆国 カリフォルニア州 94062 レッドウッド シティ、キングス トリート 25 Ｆターム(参考） 5B013 AA07 AA12 AA13 CC02 CC03 CC10 DD04 5B033 AA01 AA13 AA14 BA03 BE06 DB03 DB07 DD01 DD09

Claims (7)

【特許請求の範囲】
1. 【請求項１】 （ａ）命令とデータを記憶するように構
   成されたメモリシステムと、（ｂ）前記命令を実行する
   ために前記メモリシステムに接続されたプロセッサとを
   備えたコンピュータシステムであって、前記プロセッサ
   が、 （１）前記命令をフェッチし、所定の複数の前記命令を
   命令ウインドウに提供するための命令フェッチ・ユニッ
   トと、 （２）アウト・オブ・オーダで前記命令ウインドウから
   前記命令を実行するため、前記命令フェッチ・ユニット
   に結合された実行ユニットと、 を含み、前記実行ユニットは、（ｉ）レジスタファイル
   と、（ｉｉ）複数の機能ユニットと（ｉｉｉ）前記複数
   の機能ユニットの入力部に接続され、さらに前記レジス
   タファイルに接続された第１バスと、（ｉｖ）前記複数
   の機能ユニットの出力部に接続され、さらに前記レジス
   タファイルに接続された第２バスと（ｖ）前記命令ウイ
   ンドウ内の前記命令に関して、アウト・オブ・オーダで
   前記メモリシステムにロード要求を行い、前記ウインド
   ウ内の前記命令に関してイン・オーダでストア要求を行
   うように適応させたロードストア・ユニットとを含み、
   前記ロードストア・ユニットが、 （Ａ）前記命令に関連あるアドレスを管理するように、
   また前記メモリシステムにアドレスを提供するように適
   応させたアドレスパスと、 （Ｂ）前記アドレスパスに結合され、アドレス衝突およ
   び書込みペンディングが前記命令の間に存在するかどう
   かを検出し、信号で知らせるためのアドレス衝突手段で
   あって、アドレス衝突および書込みペンディングが検出
   されないときは、前記ロードストア・ユニットは前記ロ
   ード要求を行うアドレス衝突手段と、 （Ｃ）前記メモリシステムおよび前記実行ユニットへ、
   また前記メモリシステムおよび前記実行ユニットから、
   ロードおよび／またはストアデータを転送するためのデ
   ータパスであって、前記メモリシステムから返されたデ
   ータを整列し、これによってワード境界上にあるデータ
   を、前記メモリシステムから前記実行ユニットへ正しく
   整列して返せるように構成されているデータパスと、 を含むコンピュータシステム。
2. 【請求項２】 前記第２バスが、さらに前記第１バスへ
   データを転送するため接続されていることを特徴とする
   請求項１記載のコンピュータシステム。
3. 【請求項３】 前記第２バスが、さらに前記ロードスト
   ア・ユニットの前記データパスへデータを転送するため
   接続されていることを特徴とする請求項２記載のコンピ
   ュータシステム。
4. 【請求項４】 前記レジスタファイルが、１セットの実
   レジスタと１セットの一時レジスタとを含み、前記命令
   の前記１つの実行から得られたデータが前記一時レジス
   タから前記実レジスタへ移されるときに、前記命令の１
   つが退避されることを特徴とする請求項１記載のコンピ
   ュータシステム。
5. 【請求項５】 ロード命令からのデータが、他の命令か
   らのデータの前に前記第２バスから前記レジスタファイ
   ルに記憶されることを特徴とする請求項１記載のコンピ
   ュータシステム。
6. 【請求項６】 さらに、ＣＩＳＣ命令をＲＩＳＣ命令へ
   復号する命令復号ユニットを含むことを特徴とする請求
   項１記載のコンピュータシステム。
7. 【請求項７】 前記アドレスパスが、メモリアクセスに
   関連した第１アドレス情報を記憶するための第１レジス
   タと、メモリアクセスに関連した最終アドレス情報を記
   憶するための第２レジスタとを含むことを特徴とする請
   求項１記載のコンピュータシステム。