JP2003086535A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Abstract
(57)【要約】
【課題】 シリサイドの実際の形成面積を増加させて接
触抵抗が急激に増加するのを防ぐことができる半導体素
子の製造方法を提供する。 【解決手段】 シリコン基板３１を提供する段階と、前
記シリコン基板に活性領域と素子分離領域を限定する素
子分離膜３３を形成する段階と、前記シリコン基板の活
性領域内に接合領域４３を形成する段階と、前記シリコ
ン基板上に層間絶縁膜４７を形成する段階と、前記層間
絶縁膜を選択的に除去して前記接合領域を露出させるコ
ンタクトホール４９を形成する段階と、前記コンタクト
ホールの下の接合領域の露出した部分を選択的に除去す
る段階と、前記選択的に除去された接合領域とコンタク
トホールを含む層間絶縁膜上に金属薄膜５１と緩衝膜５
３を順次形成する段階と、熱処理工程を実施し、前記選
択的に除去された接合領域部分にシリサイド膜５５を形
成する段階とを含んでなる。
触抵抗が急激に増加するのを防ぐことができる半導体素
子の製造方法を提供する。 【解決手段】 シリコン基板３１を提供する段階と、前
記シリコン基板に活性領域と素子分離領域を限定する素
子分離膜３３を形成する段階と、前記シリコン基板の活
性領域内に接合領域４３を形成する段階と、前記シリコ
ン基板上に層間絶縁膜４７を形成する段階と、前記層間
絶縁膜を選択的に除去して前記接合領域を露出させるコ
ンタクトホール４９を形成する段階と、前記コンタクト
ホールの下の接合領域の露出した部分を選択的に除去す
る段階と、前記選択的に除去された接合領域とコンタク
トホールを含む層間絶縁膜上に金属薄膜５１と緩衝膜５
３を順次形成する段階と、熱処理工程を実施し、前記選
択的に除去された接合領域部分にシリサイド膜５５を形
成する段階とを含んでなる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に関し、より詳しくは、シリサイドを利用して接触抵
抗の小さい接合を形成する半導体素子の製造方法に関す
る。
法に関し、より詳しくは、シリサイドを利用して接触抵
抗の小さい接合を形成する半導体素子の製造方法に関す
る。
【０００２】
【従来の技術】近年、半導体素子の特性を改善するため
の方法として、ＣＭＯＳのソース／ドレイン領域の接触
抵抗及び表面抵抗を減少させるための研究が活発に進め
られている。特に、低い比抵抗と低い接触抵抗を共に有
する物質としてＴｉ、Ｃｏ及びＮｉシリサイド物質が主
に考慮されている。このような物質は、低い比抵抗と接
触抵抗を有しており、選択的にソース／ドレイン領域で
のみシリサイドを形成できる特性を有している。このよ
うな工程を自己整合シリサイド工程（ｓｅｌｆ−ａｌｉ
ｇｎｅｄ ｓｉｌｉｃｉｄｅ ｐｒｏｃｅｓｓ）とい
う。
の方法として、ＣＭＯＳのソース／ドレイン領域の接触
抵抗及び表面抵抗を減少させるための研究が活発に進め
られている。特に、低い比抵抗と低い接触抵抗を共に有
する物質としてＴｉ、Ｃｏ及びＮｉシリサイド物質が主
に考慮されている。このような物質は、低い比抵抗と接
触抵抗を有しており、選択的にソース／ドレイン領域で
のみシリサイドを形成できる特性を有している。このよ
うな工程を自己整合シリサイド工程（ｓｅｌｆ−ａｌｉ
ｇｎｅｄ ｓｉｌｉｃｉｄｅ ｐｒｏｃｅｓｓ）とい
う。
【０００３】一般に、シリサイド工程は先ず金属薄膜を
蒸着し、第１金属熱処理工程で中間相シリサイドを形成
し、選択的溶液エッチングによりソース／ドレイン部分
にシリサイド物質のみ残す。その次に、２次急速熱処理
工程を経て最終的に望むシリサイド薄膜を形成する。こ
のようなシリサイド工程は、シリコンと金属の間の接触
抵抗を最小化することができるため、主に高効率論理半
導体素子に応用される。
蒸着し、第１金属熱処理工程で中間相シリサイドを形成
し、選択的溶液エッチングによりソース／ドレイン部分
にシリサイド物質のみ残す。その次に、２次急速熱処理
工程を経て最終的に望むシリサイド薄膜を形成する。こ
のようなシリサイド工程は、シリコンと金属の間の接触
抵抗を最小化することができるため、主に高効率論理半
導体素子に応用される。
【０００４】その反面、高集積メモリ半導体素子におい
ては比較的に高い接触抵抗でも素子の具現が可能である
ため、一般的なシリサイド工程をそのまま適用はしな
い。即ち、ソース／ドレインの全ての部分に選択的にシ
リサイドを形成できるシリサイド工程の代りに、シリサ
イド後、一定の大きさの接触部分をエッチングし、シリ
サイド薄膜の最終形態を得る選択的エッチング工程が用
いられる。このように形成されたシリサイドは、ソース
／ドレインの一定部分に形成される。勿論、シリサイド
工程で形成された場合より小さい面積でシリサイドが形
成されるため、接触抵抗が多少増加することを避けるこ
とはできない。
ては比較的に高い接触抵抗でも素子の具現が可能である
ため、一般的なシリサイド工程をそのまま適用はしな
い。即ち、ソース／ドレインの全ての部分に選択的にシ
リサイドを形成できるシリサイド工程の代りに、シリサ
イド後、一定の大きさの接触部分をエッチングし、シリ
サイド薄膜の最終形態を得る選択的エッチング工程が用
いられる。このように形成されたシリサイドは、ソース
／ドレインの一定部分に形成される。勿論、シリサイド
工程で形成された場合より小さい面積でシリサイドが形
成されるため、接触抵抗が多少増加することを避けるこ
とはできない。
【０００５】一般に、最も多く用いられるシリサイドは
Ｔｉシリサイドである。Ｔｉシリサイド（Ｃ５４相Ｔｉ
Ｓｉ２）の場合、低い比抵抗（＜２０μΩ・ｃｍ）、優
れた熱的安定性等の優れた特性を有する。ＴｉＳｉ
２は、６５０℃以下の熱処理温度で、比較的高い比抵抗
値（６０〜９０μΩ・ｃｍ）を有する中間相であるＣ４
９が形成され、７００〜９００℃温度で低い比抵抗値を
有するＣ５４相に相転移することになる。
Ｔｉシリサイドである。Ｔｉシリサイド（Ｃ５４相Ｔｉ
Ｓｉ２）の場合、低い比抵抗（＜２０μΩ・ｃｍ）、優
れた熱的安定性等の優れた特性を有する。ＴｉＳｉ
２は、６５０℃以下の熱処理温度で、比較的高い比抵抗
値（６０〜９０μΩ・ｃｍ）を有する中間相であるＣ４
９が形成され、７００〜９００℃温度で低い比抵抗値を
有するＣ５４相に相転移することになる。
【０００６】しかし、Ｔｉシリサイドの場合、素子線幅
が０．２５μｍ以下の場合、Ｃ５４相への相転移が困難
である。その原因は、Ｃ５４相の結晶化部分（ｎｕｃｌ
ｅａｔｉｏｎ ｓｉｔｅ）が狭い線幅では確保されない
ためである。このような特性をライン幅効果（ｌｉｎｅ
ｗｉｄｔｈ ｅｆｆｅｃｔ）という。このようなライ
ン幅効果を克服するため、ＰＡＩ（Ｐｒｅ−Ａｍｏｒｐ
ｈｉｚａｔｉｏｎ Ｉｍｐｌａｎｔ）及びモリブデン
（Ｍｏ）不純物追加のような方法が研究されている。ま
た近年、素子の集積度が高くなるに伴い、素子回路の線
幅が益々減少しており、これに伴ってソース／ドレイン
の面積も急激に減少している。
が０．２５μｍ以下の場合、Ｃ５４相への相転移が困難
である。その原因は、Ｃ５４相の結晶化部分（ｎｕｃｌ
ｅａｔｉｏｎ ｓｉｔｅ）が狭い線幅では確保されない
ためである。このような特性をライン幅効果（ｌｉｎｅ
ｗｉｄｔｈ ｅｆｆｅｃｔ）という。このようなライ
ン幅効果を克服するため、ＰＡＩ（Ｐｒｅ−Ａｍｏｒｐ
ｈｉｚａｔｉｏｎ Ｉｍｐｌａｎｔ）及びモリブデン
（Ｍｏ）不純物追加のような方法が研究されている。ま
た近年、素子の集積度が高くなるに伴い、素子回路の線
幅が益々減少しており、これに伴ってソース／ドレイン
の面積も急激に減少している。
【０００７】このような観点より、従来技術に係る半導
体素子の製造方法を、図１〜図３を参照して説明する
と、次の通りである。図１〜図３は、従来技術に係る半
導体素子の製造方法を説明するための工程断面図であ
る。従来技術に係る半導体素子の製造方法は、先ず図１
に示すように、半導体基板１の所定部分内に活性領域と
素子分離領域を形成するためのトレンチ素子分離膜３を
形成する。
体素子の製造方法を、図１〜図３を参照して説明する
と、次の通りである。図１〜図３は、従来技術に係る半
導体素子の製造方法を説明するための工程断面図であ
る。従来技術に係る半導体素子の製造方法は、先ず図１
に示すように、半導体基板１の所定部分内に活性領域と
素子分離領域を形成するためのトレンチ素子分離膜３を
形成する。
【０００８】その次に、半導体基板１の活性領域上にゲ
ート酸化膜用絶縁膜と、ゲート電極用ポリシリコン層及
びキャップ酸化物質層を順次蒸着し、これらを選択的に
パターニングして半導体基板１の活性領域上にゲート酸
化膜５と、ゲート電極７及びキャップ酸化膜９を形成す
る。次いで、ゲート酸化膜５と、ゲート電極７及びキャ
ップ酸化膜９の側面にゲートスペーサ１１を形成し、ゲ
ートスペーサ１１の両側の下の半導体基板１内に不純物
を注入してソース及びドレイン領域１３を形成する。こ
のとき、ゲートスペーサ１１を形成する前に、半導体基
板１内に低濃度不純物領域（ＬＤＤ）を形成する工程を
追加する。
ート酸化膜用絶縁膜と、ゲート電極用ポリシリコン層及
びキャップ酸化物質層を順次蒸着し、これらを選択的に
パターニングして半導体基板１の活性領域上にゲート酸
化膜５と、ゲート電極７及びキャップ酸化膜９を形成す
る。次いで、ゲート酸化膜５と、ゲート電極７及びキャ
ップ酸化膜９の側面にゲートスペーサ１１を形成し、ゲ
ートスペーサ１１の両側の下の半導体基板１内に不純物
を注入してソース及びドレイン領域１３を形成する。こ
のとき、ゲートスペーサ１１を形成する前に、半導体基
板１内に低濃度不純物領域（ＬＤＤ）を形成する工程を
追加する。
【０００９】その次に、全体構造の上面に拡散防止膜１
５を蒸着し、拡散防止膜１５上に層間絶縁膜１７を蒸着
する。次いで、層間絶縁膜１７と拡散防止膜１５を選択
的に除去し、ソース及びドレイン領域１３を露出させる
コンタクトホール１９を形成する。このとき、層間絶縁
膜１７と拡散防止膜１５の除去時に、半導体基板１のソ
ース及びドレイン領域１３部分が所定厚さほど過度にエ
ッチングされる。
５を蒸着し、拡散防止膜１５上に層間絶縁膜１７を蒸着
する。次いで、層間絶縁膜１７と拡散防止膜１５を選択
的に除去し、ソース及びドレイン領域１３を露出させる
コンタクトホール１９を形成する。このとき、層間絶縁
膜１７と拡散防止膜１５の除去時に、半導体基板１のソ
ース及びドレイン領域１３部分が所定厚さほど過度にエ
ッチングされる。
【００１０】その次に、図２に示すように、コンタクト
ホール１９を含む層間絶縁膜１７の上面にＴｉ金属膜２
１を形成し、Ｔｉ金属膜２１上に緩衝役割を果たすＴｉ
Ｎ膜２３を形成する。次いで、図３に示すように、熱処
理工程を実施してソース及びドレイン領域１３の表面の
一部の厚さと、ソース及びドレイン領域１３の過度にエ
ッチングされた部分内にあるＴｉ金属膜２１をシリサイ
ド化させ、ソース及びドレイン領域１３上にシリサイド
膜２５を形成する。
ホール１９を含む層間絶縁膜１７の上面にＴｉ金属膜２
１を形成し、Ｔｉ金属膜２１上に緩衝役割を果たすＴｉ
Ｎ膜２３を形成する。次いで、図３に示すように、熱処
理工程を実施してソース及びドレイン領域１３の表面の
一部の厚さと、ソース及びドレイン領域１３の過度にエ
ッチングされた部分内にあるＴｉ金属膜２１をシリサイ
ド化させ、ソース及びドレイン領域１３上にシリサイド
膜２５を形成する。
【００１１】
【発明が解決しようとする課題】しかし、上記のような
従来の半導体素子において、ソース／ドレイン領域の面
積の減少に従い、実際に形成されるシリサイド膜の面積
もまた減少する。このように面積が減少したＴｉシリサ
イドの場合、後続熱処理により急激に接触抵抗が増加す
る問題点があった。
従来の半導体素子において、ソース／ドレイン領域の面
積の減少に従い、実際に形成されるシリサイド膜の面積
もまた減少する。このように面積が減少したＴｉシリサ
イドの場合、後続熱処理により急激に接触抵抗が増加す
る問題点があった。
【００１２】そこで、本発明は上記従来の半導体素子の
製造方法における問題点に鑑みてなされたものであっ
て、本発明の目的は、シリサイドの実際の形成面積を増
加させて接触抵抗が急激に増加するのを防ぐことができ
る半導体素子の製造方法を提供することにある。
製造方法における問題点に鑑みてなされたものであっ
て、本発明の目的は、シリサイドの実際の形成面積を増
加させて接触抵抗が急激に増加するのを防ぐことができ
る半導体素子の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
になされた本発明による半導体素子の製造方法は、シリ
コン基板を提供する段階と、前記シリコン基板に活性領
域と素子分離領域を限定する素子分離膜を形成する段階
と、前記シリコン基板の活性領域内に接合領域を形成す
る段階と、前記シリコン基板上に層間絶縁膜を形成する
段階と、前記層間絶縁膜を選択的に除去して前記接合領
域を露出させるコンタクトホールを形成する段階と、前
記コンタクトホールの下の接合領域の露出した部分を選
択的に除去する段階と、前記選択的に除去された接合領
域とコンタクトホールを含む層間絶縁膜上に金属薄膜と
緩衝膜を順次形成する段階と、熱処理工程を実施し、前
記選択的に除去された接合領域部分にシリサイド膜を形
成する段階とを含んでなることを特徴とする。
になされた本発明による半導体素子の製造方法は、シリ
コン基板を提供する段階と、前記シリコン基板に活性領
域と素子分離領域を限定する素子分離膜を形成する段階
と、前記シリコン基板の活性領域内に接合領域を形成す
る段階と、前記シリコン基板上に層間絶縁膜を形成する
段階と、前記層間絶縁膜を選択的に除去して前記接合領
域を露出させるコンタクトホールを形成する段階と、前
記コンタクトホールの下の接合領域の露出した部分を選
択的に除去する段階と、前記選択的に除去された接合領
域とコンタクトホールを含む層間絶縁膜上に金属薄膜と
緩衝膜を順次形成する段階と、熱処理工程を実施し、前
記選択的に除去された接合領域部分にシリサイド膜を形
成する段階とを含んでなることを特徴とする。
【００１４】また、上記目的を達成するためになされた
本発明による半導体素子の製造方法は、シリコン基板を
提供する段階と、前記シリコン基板に活性領域と素子分
離領域を限定する素子分離膜を形成する段階と、前記シ
リコン基板の活性領域上にゲート酸化膜とゲート電極を
形成する段階と、前記ゲート電極の両側の下のシリコン
基板内に接合領域を形成する段階と、前記シリコン基板
上に窒化膜と酸化膜を順次形成する段階と、前記酸化膜
と窒化膜を選択的に除去して前記接合領域を露出させる
コンタクトホールを形成する段階と、前記コンタクトホ
ールの下の接合領域の露出した部分を湿式エッチング、
又は乾式エッチングにより垂直方向及び／又は水平方向
に選択的に除去する段階と、前記選択的に除去された接
合領域とコンタクトホールを含む層間絶縁膜上に金属薄
膜と緩衝膜を順次形成する段階と、急速熱処理工程を実
施し、前記選択的に除去された接合領域部分に形成され
た金属薄膜部分と接合領域の表面とをシリサイド化させ
る段階とを含んでなることを特徴とする。
本発明による半導体素子の製造方法は、シリコン基板を
提供する段階と、前記シリコン基板に活性領域と素子分
離領域を限定する素子分離膜を形成する段階と、前記シ
リコン基板の活性領域上にゲート酸化膜とゲート電極を
形成する段階と、前記ゲート電極の両側の下のシリコン
基板内に接合領域を形成する段階と、前記シリコン基板
上に窒化膜と酸化膜を順次形成する段階と、前記酸化膜
と窒化膜を選択的に除去して前記接合領域を露出させる
コンタクトホールを形成する段階と、前記コンタクトホ
ールの下の接合領域の露出した部分を湿式エッチング、
又は乾式エッチングにより垂直方向及び／又は水平方向
に選択的に除去する段階と、前記選択的に除去された接
合領域とコンタクトホールを含む層間絶縁膜上に金属薄
膜と緩衝膜を順次形成する段階と、急速熱処理工程を実
施し、前記選択的に除去された接合領域部分に形成され
た金属薄膜部分と接合領域の表面とをシリサイド化させ
る段階とを含んでなることを特徴とする。
【００１５】
【発明の実施の形態】次に、本発明にかかる半導体素子
の製造方法の実施の形態の具体例を図面を参照しながら
説明する。図４〜図６は、本発明に係る半導体素子の製
造方法を説明するための工程断面図である。
の製造方法の実施の形態の具体例を図面を参照しながら
説明する。図４〜図６は、本発明に係る半導体素子の製
造方法を説明するための工程断面図である。
【００１６】本発明に係る半導体素子の製造方法は、先
ず図４に示すように、シリコン基板３１の所定部分内に
活性領域と素子分離領域を形成するためのトレンチ素子
分離膜３３を形成する。その次に、シリコン基板３１の
活性領域上にゲート酸化膜用絶縁膜と、ゲート電極用ポ
リシリコン層及びキャップ酸化物質層を順次蒸着し、こ
れらを選択的にパターニングしてシリコン基板３１の活
性領域上にゲート酸化膜３５と、ゲート電極３７及びキ
ャップ酸化膜３９を形成する。次いで、ゲート酸化膜３
５と、ゲート電極３７及びキャップ酸化膜３９の側面に
ゲートスペーサ４１を形成し、ゲートスペーサ４１の両
側の下のシリコン基板３１の約２００〜２０００Å内に
不純物を注入してソース及びドレイン領域４３を形成す
る。このとき、ゲートスペーサ４１を形成する前に、シ
リコン基板３１内に低濃度不純物領域（ＬＤＤ）を形成
する工程を追加する。
ず図４に示すように、シリコン基板３１の所定部分内に
活性領域と素子分離領域を形成するためのトレンチ素子
分離膜３３を形成する。その次に、シリコン基板３１の
活性領域上にゲート酸化膜用絶縁膜と、ゲート電極用ポ
リシリコン層及びキャップ酸化物質層を順次蒸着し、こ
れらを選択的にパターニングしてシリコン基板３１の活
性領域上にゲート酸化膜３５と、ゲート電極３７及びキ
ャップ酸化膜３９を形成する。次いで、ゲート酸化膜３
５と、ゲート電極３７及びキャップ酸化膜３９の側面に
ゲートスペーサ４１を形成し、ゲートスペーサ４１の両
側の下のシリコン基板３１の約２００〜２０００Å内に
不純物を注入してソース及びドレイン領域４３を形成す
る。このとき、ゲートスペーサ４１を形成する前に、シ
リコン基板３１内に低濃度不純物領域（ＬＤＤ）を形成
する工程を追加する。
【００１７】その次に、全体構造の上面に窒化膜４５を
蒸着し、窒化膜４５上に酸化膜を利用した層間絶縁膜４
７を蒸着する。このとき、窒化膜４５の厚さは１００〜
５００Åであり、層間絶縁膜４７の厚さは１０００〜１
００００Å程度が好ましい。次いで、層間絶縁膜４７と
窒化膜４５を選択的に除去し、ソース及びドレイン領域
４３を露出させるコンタクトホール４９を形成する。こ
のとき、層間絶縁膜４７と窒化膜４５の除去時に、シリ
コン基板４１のソース及びドレイン領域４３部分が所定
厚さほど過度にエッチングされる。
蒸着し、窒化膜４５上に酸化膜を利用した層間絶縁膜４
７を蒸着する。このとき、窒化膜４５の厚さは１００〜
５００Åであり、層間絶縁膜４７の厚さは１０００〜１
００００Å程度が好ましい。次いで、層間絶縁膜４７と
窒化膜４５を選択的に除去し、ソース及びドレイン領域
４３を露出させるコンタクトホール４９を形成する。こ
のとき、層間絶縁膜４７と窒化膜４５の除去時に、シリ
コン基板４１のソース及びドレイン領域４３部分が所定
厚さほど過度にエッチングされる。
【００１８】その次に、乾式エッチング工程又はエッチ
ング溶液を利用した湿式エッチング工程を実施し、コン
タクトホール４９の下部のソース及びドレイン領域４３
の一部分が垂直及び水平方向、垂直方向又は水平方向に
約１００〜１０００Åほど除去されるようにする。この
とき、湿式エッチング工程時にソース及びドレイン領域
４３の一部分が側面方向にあまり多く除去される場合に
不純物濃度が減少するため、ソース及びドレイン領域４
３の側面エッチング時に適切な調節が必要である。さら
に、湿式エッチング時に利用されるエッチング溶液はＮ
Ｈ４Ｆ、Ｈ２Ｏ ２、Ｈ２Ｏが適当な比率で選択、混合さ
れたものを用い。エッチング工程は約１０〜１０００秒
間行う。そして、コンタクトホール４９の下のシリコン
基板３１を側面方向にエッチングすることにおいて、周
辺の酸化膜や窒化膜はエッチングされない。
ング溶液を利用した湿式エッチング工程を実施し、コン
タクトホール４９の下部のソース及びドレイン領域４３
の一部分が垂直及び水平方向、垂直方向又は水平方向に
約１００〜１０００Åほど除去されるようにする。この
とき、湿式エッチング工程時にソース及びドレイン領域
４３の一部分が側面方向にあまり多く除去される場合に
不純物濃度が減少するため、ソース及びドレイン領域４
３の側面エッチング時に適切な調節が必要である。さら
に、湿式エッチング時に利用されるエッチング溶液はＮ
Ｈ４Ｆ、Ｈ２Ｏ ２、Ｈ２Ｏが適当な比率で選択、混合さ
れたものを用い。エッチング工程は約１０〜１０００秒
間行う。そして、コンタクトホール４９の下のシリコン
基板３１を側面方向にエッチングすることにおいて、周
辺の酸化膜や窒化膜はエッチングされない。
【００１９】次いで、図５に示すように、湿式エッチン
グ工程を実施した後、コンタクトホール４９を含む全体
構造の上面に化学気相蒸着法（ＣＶＤ）又は物理気相蒸
着法（ＰＶＤ）、好ましくは、化学気相蒸着法により金
属薄膜５１を形成し、金属薄膜５１上に緩衝膜５３を形
成する。このとき、金属薄膜５１には、Ｔｉ、Ｃｏ、Ｎ
ｉ、Ｗ等を選択的に用い、その厚さは５０〜５００Å程
度に蒸着することが好ましい。さらに、緩衝膜５３は、
ＴｉＮ、ＷＮ、Ｔａ、ＴａＡｌＮ、ＷＢＮ等を用い、そ
の厚さは５００〜１０００Å程度に蒸着することが好ま
しい。
グ工程を実施した後、コンタクトホール４９を含む全体
構造の上面に化学気相蒸着法（ＣＶＤ）又は物理気相蒸
着法（ＰＶＤ）、好ましくは、化学気相蒸着法により金
属薄膜５１を形成し、金属薄膜５１上に緩衝膜５３を形
成する。このとき、金属薄膜５１には、Ｔｉ、Ｃｏ、Ｎ
ｉ、Ｗ等を選択的に用い、その厚さは５０〜５００Å程
度に蒸着することが好ましい。さらに、緩衝膜５３は、
ＴｉＮ、ＷＮ、Ｔａ、ＴａＡｌＮ、ＷＢＮ等を用い、そ
の厚さは５００〜１０００Å程度に蒸着することが好ま
しい。
【００２０】その次に、図６に示すように、熱処理工
程、好ましくは急速熱処理工程を実施して過度にエッチ
ングされたソース及びドレイン領域４３内に形成された
金属薄膜５１部分と、金属薄膜５１と接触するソース及
びドレイン領域４３の一部厚さをシリサイド化させ、ソ
ース及びドレイン領域４３上にシリサイド膜５５を形成
する。このとき、急速熱処理工程は、約５００〜１００
０℃の温度で、窒素、アルゴン、又は水素雰囲気下で、
約１０〜６００秒間実施する。上記のように実施される
ことにより、従来技術とは反して、シリサイド膜５５を
形成することにおいて、湿式エッチングによりシリコン
基板の露出する領域が広くなるため、シリサイド化され
る面積がより広くなる。
程、好ましくは急速熱処理工程を実施して過度にエッチ
ングされたソース及びドレイン領域４３内に形成された
金属薄膜５１部分と、金属薄膜５１と接触するソース及
びドレイン領域４３の一部厚さをシリサイド化させ、ソ
ース及びドレイン領域４３上にシリサイド膜５５を形成
する。このとき、急速熱処理工程は、約５００〜１００
０℃の温度で、窒素、アルゴン、又は水素雰囲気下で、
約１０〜６００秒間実施する。上記のように実施される
ことにより、従来技術とは反して、シリサイド膜５５を
形成することにおいて、湿式エッチングによりシリコン
基板の露出する領域が広くなるため、シリサイド化され
る面積がより広くなる。
【００２１】次いで、図面には示していないが、全体構
造の上面に５０〜５００Å厚さの拡散防止膜を蒸着し、
拡散防止膜上に接合物質膜を蒸着する。このとき、拡散
防止膜にはＴｉＮ、ＷＮ、Ｔａ、ＴａＡｌＮ、ＷＢＮ等
を、単独、又は複数用いて積層し、蒸着方法には化学気
相蒸着法又は物理気相蒸着法を利用する。さらに、接合
物質膜にはＷ、Ｃｏ、Ｎｉ、Ｔａ、Ｃｕ等の金属物質を
用いる。
造の上面に５０〜５００Å厚さの拡散防止膜を蒸着し、
拡散防止膜上に接合物質膜を蒸着する。このとき、拡散
防止膜にはＴｉＮ、ＷＮ、Ｔａ、ＴａＡｌＮ、ＷＢＮ等
を、単独、又は複数用いて積層し、蒸着方法には化学気
相蒸着法又は物理気相蒸着法を利用する。さらに、接合
物質膜にはＷ、Ｃｏ、Ｎｉ、Ｔａ、Ｃｕ等の金属物質を
用いる。
【００２２】尚、本発明は、上述の実施例に限られるも
のではない。本発明の技術的範囲から逸脱しない範囲内
で多様に変更実施することが可能である。
のではない。本発明の技術的範囲から逸脱しない範囲内
で多様に変更実施することが可能である。
【００２３】
【発明の効果】以上で説明したように、本発明に係る半
導体素子の製造方法においては、湿式エッチングにより
シリコン基板の露出する領域が広くなるため、シリサイ
ド化されるシリコン基板の面積が広くなる。したがっ
て、シリサイド化されるシリコン基板の面積が広くなる
ことにより接触抵抗が減少することができ、後続熱工程
による接触抵抗の増加を効果的に防止することができ
る。
導体素子の製造方法においては、湿式エッチングにより
シリコン基板の露出する領域が広くなるため、シリサイ
ド化されるシリコン基板の面積が広くなる。したがっ
て、シリサイド化されるシリコン基板の面積が広くなる
ことにより接触抵抗が減少することができ、後続熱工程
による接触抵抗の増加を効果的に防止することができ
る。
【００２４】したがって、本発明により１ＧＤＲＡＭ以
上の高集積メモリ半導体素子において、ソース／ドレイ
ン領域部分の金属と半導体間の接合を形成することにお
いて、接触抵抗を大きく減少させて素子動作効率を増大
させることができる。さらに、追加的な工程が殆ど不要
であるため、工程単純化にも寄与することができる。
上の高集積メモリ半導体素子において、ソース／ドレイ
ン領域部分の金属と半導体間の接合を形成することにお
いて、接触抵抗を大きく減少させて素子動作効率を増大
させることができる。さらに、追加的な工程が殆ど不要
であるため、工程単純化にも寄与することができる。
【図１】従来技術に係る半導体素子の製造方法を説明す
るための工程別断面図である。
るための工程別断面図である。
【図２】従来技術に係る半導体素子の製造方法を説明す
るための工程別断面図である。
るための工程別断面図である。
【図３】従来技術に係る半導体素子の製造方法を説明す
るための工程別断面図である。
るための工程別断面図である。
【図４】本発明に係る半導体素子の製造方法を説明する
ための工程別断面図である。
ための工程別断面図である。
【図５】本発明に係る半導体素子の製造方法を説明する
ための工程別断面図である。
ための工程別断面図である。
【図６】本発明に係る半導体素子の製造方法を説明する
ための工程別断面図である。
ための工程別断面図である。
３１ シリコン基板
３３ トレンチ素子分離膜
３５ ゲート酸化膜
３７ ゲート電極
３９ キャップ酸化膜
４１ ゲートスペーサ
４３ ソース及びドレイン領域
４５ 窒化膜
４７ 層間絶縁膜
４９ コンタクトホール
５１ 金属薄膜
５３ 緩衝膜
５５ シリサイド膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/41 Ｈ０１Ｌ 29/78 ３０１Ｘ
29/78
Ｆターム(参考） 4M104 AA01 BB20 BB21 BB25 BB28
CC01 DD16 DD17 DD24 DD79
DD80 DD84 FF16 FF22 FF27
HH15
5F033 JJ07 JJ11 JJ15 JJ18 JJ19
JJ21 JJ25 JJ27 JJ28 JJ32
JJ33 JJ34 KK01 NN06 NN07
NN12 NN13 PP06 PP14 QQ08
QQ18 QQ19 QQ37 QQ70 QQ73
QQ82 RR04 RR06 TT02 WW00
WW02 WW03 XX09
5F048 AB01 AC03 BA01 BC06 BF06
BF16 BG01 BG13 DA25
5F140 AA10 AA40 BA01 BF01 BF04
BG09 BG14 BH15 BJ08 BJ10
BJ11 BJ15 BJ17 BJ26 BJ28
BK02 BK29 BK30 BK38 CB04
CC03
Claims (17)
- 【請求項１】 シリコン基板を提供する段階と、 前記シリコン基板に活性領域と素子分離領域を限定する
素子分離膜を形成する段階と、 前記シリコン基板の活性領域内に接合領域を形成する段
階と、 前記シリコン基板上に層間絶縁膜を形成する段階と、 前記層間絶縁膜を選択的に除去して前記接合領域を露出
させるコンタクトホールを形成する段階と、 前記コンタクトホールの下の接合領域の露出した部分を
選択的に除去する段階と、 前記選択的に除去された接合領域とコンタクトホールを
含む層間絶縁膜上に金属薄膜と緩衝膜を順次形成する段
階と、 熱処理工程を実施し、前記選択的に除去された接合領域
部分にシリサイド膜を形成する段階とを含んでなること
を特徴とする半導体素子の製造方法。 - 【請求項２】 前記層間絶縁膜は、窒化膜と酸化膜を含
むことを特徴とする請求項１に記載の半導体素子の製造
方法。 - 【請求項３】 前記コンタクトホールの下の接合領域の
露出した部分を選択的に除去する段階は、エッチング溶
液を利用した湿式エッチング法又は乾式エッチング法に
より、垂直方向及び／又は水平方向にシリコン基板を除
去することを特徴とする請求項１に記載の半導体素子の
製造方法。 - 【請求項４】 前記金属薄膜は、Ｔｉ、Ｃｏ、Ｎｉ、Ｗ
の中より選択される何れか１つを用いることを特徴とす
る請求項１に記載の半導体素子の製造方法。 - 【請求項５】 緩衝膜は、ＴｉＮ、ＷＮ、Ｔａ、ＴａＡ
ｌＮ、ＷＢＮの中より選択される何れか１つを用いるこ
とを特徴とする請求項１に記載の半導体素子の製造方
法。 - 【請求項６】 前記熱処理は、急速熱処理（ＲＴＡ）で
あることを特徴とする請求項１に記載の半導体素子の製
造方法。 - 【請求項７】 前記急速熱処理は、窒素、アルゴン、又
は水素雰囲気下で、温度５００〜１０００℃で、１０〜
６００秒間行うことを特徴とする請求項６に記載の半導
体素子の製造方法。 - 【請求項８】 前記シリサイド膜は、コンタクトホール
の下の選択的に除去された接合領域の部分内に形成され
た金属薄膜部分と、金属薄膜部分と接触する接合領域の
一部分がシリサイド化されてなることを特徴とする請求
項１に記載の半導体素子の製造方法。 - 【請求項９】 前記選択的に除去される接合領域の厚さ
は、垂直方向及び／又は水平方向に１００〜１０００Å
であることを特徴とする請求項１に記載の半導体素子の
製造方法。 - 【請求項１０】 シリコン基板を提供する段階と、 前記シリコン基板に活性領域と素子分離領域を限定する
素子分離膜を形成する段階と、 前記シリコン基板の活性領域上にゲート酸化膜とゲート
電極を形成する段階と、 前記ゲート電極の両側の下のシリコン基板内に接合領域
を形成する段階と、 前記シリコン基板上に窒化膜と酸化膜を順次形成する段
階と、 前記酸化膜と窒化膜を選択的に除去して前記接合領域を
露出させるコンタクトホールを形成する段階と、 前記コンタクトホールの下の接合領域の露出した部分を
湿式エッチング、又は乾式エッチングにより垂直方向及
び／又は水平方向に選択的に除去する段階と、 前記選択的に除去された接合領域とコンタクトホールを
含む層間絶縁膜上に金属薄膜と緩衝膜を順次形成する段
階と、 急速熱処理工程を実施し、前記選択的に除去された接合
領域部分に形成された金属薄膜部分と接合領域の表面と
をシリサイド化させる段階とを含んでなることを特徴と
する半導体素子の製造方法。 - 【請求項１１】 前記金属薄膜は、Ｔｉ、Ｃｏ、Ｎｉ、
Ｗの中より選択される何れか１つを用いることを特徴と
する請求項１０に記載の半導体素子の製造方法。 - 【請求項１２】 緩衝膜は、ＴｉＮ、ＷＮ、Ｔａ、Ｔａ
ＡｌＮ、ＷＢＮの中より選択される何れか１つを用いる
ことを特徴とする請求項１０に記載の半導体素子の製造
方法。 - 【請求項１３】 前記急速熱処理工程は、窒素、アルゴ
ン、又は水素雰囲気下で、温度５００〜１０００℃で、
１０〜６００秒間行うことを特徴とする請求項１０に記
載の半導体素子の製造方法。 - 【請求項１４】 前記金属薄膜と緩衝膜は、化学気相蒸
着法で形成することを特徴とする請求項１０に記載の半
導体素子の製造方法。 - 【請求項１５】 接合領域の選択的に除去される厚さ
は、垂直方向及び／又は水平方向に１００〜１０００Å
であることを特徴とする請求項１０に記載の半導体素子
の製造方法。 - 【請求項１６】 前記窒化膜の厚さは１００〜５００Å
で、前記酸化膜の厚さは１０００〜１００００Åである
ことを特徴とする請求項１０に記載の半導体素子の製造
方法。 - 【請求項１７】 前記金属薄膜の厚さは、５０〜５００
Åで、前記緩衝膜の厚さは、５００〜１０００Åである
ことを特徴とする請求項１０に記載の半導体素子の製造
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-054513 | 2001-09-05 | ||
| KR10-2001-0054513A KR100434697B1 (ko) | 2001-09-05 | 2001-09-05 | 반도체소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003086535A true JP2003086535A (ja) | 2003-03-20 |
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