JPS6318669A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に。

金属ケイ化物膜を介して半導体領域に電極を形成する場
合に適用して有効な技術に関するものである。

〔従来の技術〕

半導体集積回路装置においては、半４体領域上に例えば
白金ケイ化物（Ｐｔ、Ｓｉ）膜を形成し、この上にアル
ミニウム（Ａｌ）　ｆｆｉ極を形成する場合がある。こ
れは、　Ａｌ電極の接触抵抗の安定化やＡ１電極と半導
体領域との合金化による不良の防止等を図るためである
。

本発明者は、半導体領域上に金属ケイ化物膜を介して電
極を形成する半導体集積回路装置について検討した。以
下は公知とされた技術ではないが、本発明者によって検
討された技術であり、その概要は次のとおりである。

すなわち、例えばバイポーラＲＡ　Ｍ　（Ｒａｎｄｏｍ
　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）における例えばベース
領域への電極の形成にあたっては１例えばシリコンエピ
タキシャル層上に設けられた絶縁膜に前記ベース領域に
対応してコンタクトホールを形成し、次いで全面に例え
ばｐｔ膜を形成した後、シンタリングを行って前記ベー
ス領域とこのＰし膜とを反応させることにより、前記コ
ンタクトホールにおける前記ベース領域表面にＰｔ、Ｓ
ｉ膜を形成する。次に、未反応の前記ＰＬ膜をエツチン
グ除去した後、全面にＡ１膜を形成し、これを例えばド
ライエツチングによりパターンニングして電極を形成す
る。

なお、ベース領域上に金属ケイ化物を形成する例は、例
えば、特願昭５８−２４３８９６号に示されている。

〔発明が解決しようとする問題点〕

しかしながら、前記コンタクトホールの側面と前記Ｐｔ
Ｓｉ膜との間には通常わずかなすきまが存在するため、
電極形成のためのフォトリソグラフィー工程においてマ
スク合わせずれが生じた場合には、Ａ１膜のエツチング
時に前記すきまを通じてエピタキシャル層の表面がエツ
チングされて溝が形成されてしまう。この結果、この溝
がベース領域よりも深く形成された場合には、ベース領
域とエピタキシャル層とのｐｎ接合が露出することによ
る接合のリークが生じ、また、溝がベース領域よりも浅
く形成された場合には、ベース抵抗の増大もしくは、ｆ
ｆｉ流増幅率の低下と言う問題がある。

これらを防止するためには、上述の電極形成のためのフ
ォトリソグラフィー工程におけるマスク合わせ余裕を大
きくしなければならないので、トランジスタの高集積密
度化の要求に適合しない、また１例えば電極形成後に行
うアロイ処理の際に、前記すきまを通じてＡｌ電極がシ
リコンエピタキシャル層中のシリコンを吸い上げること
によりアロイスパイクが生じたり、コンタクトホールの
側面にシリコンの析出が生じたりしやすいため、１ｆｔ
ｔｌの耐熱性が低く信頼性が低いという問題がある。

さらに、前記すきまから可動イオンやナトリウム（Ｎａ
）がシリコンエピタキシャル層中に侵入して汚染が生じ
るため、信頼性が低いという問題もある。

本発明の目的は、信頼性の向上が可能な技術を提供する
ことにある。

本発明の他の目的は、高集積密度化が可能な技術を提供
することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち１代表的なものの概
要を説明すれば、下記のとおりである。

すなわち、金属ケイ化物膜の外周部を覆うように絶縁膜
を前記金属ケイ化物膜に対してセルファラインに設けて
いる。

〔作　用〕

上記した手段によれば、コンタクトホールに半導体領域
が露出していないので、電極形成のためのエツチング時
に半導体領域表面がエツチングされるのが防止され、こ
のため高集積密度化を図ることができると共に、接合リ
ークや性能低下を防止することができる。また、絶縁膜
により半導体領域の完全なパッシベーションが可能とな
るので。

外部汚染を効果的に防止することができ、このため信頼
性の向上を図ることができる。さらに、電極と半導体領
域とが直接接触していない構造とすることができるので
、これらの間の反応により生ずる不良を防止することが
でき、このため信頼性の向上を図ることができるゆ 〔実施例〕 以下、本発明の構成について、実施例に基づき図面を参
照しながら説明する。

なお、全回において、同一の機能を有するものには同一
の符号を付け、その繰り返しの説明は省略する。

実施例■ 第１図に示すように、実施例ｆによるバイポーラＲＡＭ
においては、例えばｐ型シリコン基板のような半導体基
板１中に例えばｎ゛型の埋め込み層２が設けられ、さら
に前記半導体基板１上に例えばｎ型のシリコンエピタキ
シャル層３が設けられている。このシリコンエピタキシ
ャルｐ！Ｊ３中には。

例えばＰ４型のベース領域４が設けられ、このベース領
域４中に例えばｎ゛型のエミッタ領域５が設けられてい
る。なお、このエミッタ領域５と前記埋め込み層２との
間における前記シリコンエピタキシャル層３によりコレ
クタ領域が構成される。

前記シリコンエピタキシャル層３の上には、例えば５１
０２膜のような絶尊膜６が設けられている。

この絶縁膜６には開口６ａが設けられ、この間口６ａを
通じて、例えばヒ素がドープされた所定形状の多結晶シ
リコン膜７が前記エミッタ領！ｆｊ、５に接触して設け
られている。また、これらの多結晶シリコン膜７及び絶
縁膜６を覆うように、例えばリンシリケートガラス（Ｐ
ＳＧ）膜のような絶縁膜８が設けられている。この絶縁
膜８には、例えば正方形の平面形状を有する開口８ａ、
８ｂが設けられ、この間口８ａにおける前記ベース領域
４の表面及び開口８ｂにおける前記多結晶シリコン膜７
の表面には、これらの内部にその一部が埋め込まれた状
態で、例えば白金ケイ化物膜、パラジウムケイ化物（Ｐ
ｄＳｉ）膜、チタンケイ化物（ＴｉＳｉ２）膜、モリブ
デンケイ化物（ＭｏＳｉ２）膜又はタングステンケイ化
物（ＷＳｉ２）膜のような金属ケイ化物膜９がそれぞれ
設けられている。この金属ケイ化物ＷＡ９により、後述
のｆｆｔｔ！１３．１４の接触抵抗の安定化及びこれら
とベース領域４との反応の防止を図ることができる。さ
らに、これらの開口８ａ、８ｂの側面には１例えばＰＳ
Ｇのような絶豫物から成る側壁１ｏが前記金属ケイ化物
膜９に対してセルファラインに設けられている。そして
、これらの側壁１０で囲まれたコンタクトホール１１．
１２を通じて、例えばＡ１膜がら成る電極１３．１４が
前記ベース領域４及び多結晶シリコン膜７にそれぞれコ
ンタクトしている。この場合、前記側壁１０によって前
記金属ケイ化物膜９と前記開口８ａ、８ｂとの間におけ
るベース領域４の表面が覆われているので、電極１３．
１４の形成のためのフォトリソグラフィー工程において
マスク合わせずれが生じ、その結果第１図の一点鎖線で
示すようにコンタクトホール１１．１２とずれた位置に
電極１３．１４が形成される場合においても、これらの
電極１３．１４の形成のためのエツチング時にベース領
域４及び多結晶シリコン膜７がエツチングされるのを効
果的に防止することができる。従って、電極１３．１４
の形成のためのフォトリソグラフィー工程におけるマス
ク合わせ余裕を小さくすることができるので、この分だ
けトランジスタの高集積密度化を図ることができる。ま
た、ベース領域４の表面のエツチングが上述のように防
止されるので、ベース領域４とシリコンエピタキシャル
層３とのｐｎｒ合のリークやｈＰＥの低下を防止するこ
とができる。また、ベース領域４の接合深さを浅くする
ことができるので、高速動作化を図ることができる。ま
た、前記側壁１０によりベース領域４の表面のパッシベ
ーションを完全に行うことができるので、外部汚染を効
果的に防止することができる。さらに、Ｗ１１１３．１
４とベース領域４とが直接接触していないので、これら
の間の反応を防止することができ、これによりアロイス
パイクやシリコンの析出を防止することができる。

次に、上述のように構成された実施例Ｉによるバイポー
ラＲＡＭの製造方法について説明する。

第２図に示すように、まず半導体基板１中に例えばｎ型
不純物を選択的にイオン打ち込みすることにより埋め込
み層２を形成した後、前記半導体基板１上にエピタキシ
ャル成長によりシリコンエピタキシャルＮ３３を形成す
る。次に、このシリコンエピタキシャルＭ３中に例えば
示つ素のようなＰ型不純物を例えばイオン打ち込みする
ことにより、ベース領域４を形成する。次に、このシリ
コンエピタキシャル層３の表面に例えば熱酸化により絶
縁膜６を形成する。次に、この絶縁膜６の所定部分をエ
ツチング除去して開口６ａを形成した後、全面に例えば
ＣＶＤにより多結晶シリコン膜フを形成する。次に、こ
の多結晶シリコン改７中に例えばヒ素のようなｎ型不純
物を例えばイオン打ち込みによりドープした後、エツチ
ングによりこの多結晶シリコン膜７を第２図に示すよう
な所定形状にする。次に、この状態で熱処理を行うこと
により、前記多結晶シリコン膜７中のｎ型不純物を前記
ベース領域４中に拡散させて、ｎ゛型のエミッタ領域５
を形成する。次に例えばＣＶＤにより全面に絶ａ膜８を
形成した後、この絶Ｒ膜８の所定部分をエツチング除去
して開口８ａ、８ｂを形成する。次に例えば蒸着により
全面に例えばｐｔ膜のような金属膜（図示せず）を形成
した後、所定の熱処理を行う。これにより、この金属膜
と前記開口８ａ、８ｂにおける前記ベース領域４及び多
結晶シリコン膜７とのシンタリングが生じ、この結果、
前記間口８ａ、８ｂにおける前記ベース領域４及び多結
晶シリコン膵７の表面に金属ケイ化物膜９が形成される
。この後、未反応の金属膜を除去する。このようにして
形成された金属ケイ化物膜９とベース領域４及び多結晶
シリコン膜７との界面はこれらの内部に存在し、極めて
清浄な界面となっていることが、電極１３．１４の接触
抵抗の安定化を図ることができる理由である。

次に第３図に示すように１例えばＣＶＤにより全面に例
えばＰＳＧ膜のような絶縁膜１５を形成した後、この絶
縁膜１５を例えば反応性イオンエツチング（Ｒ丁Ｅ）に
より基板表面に垂直方向に異方性エツチングすることに
より、第４図に示すように、開口８ａ、８ｂの側面に側
壁１０を形成する。この後、全面に例えばスパッタや蒸
着により例えばＡ１膜を形成した後、このＡ１膜を例え
ばドライエツチング又はウェットエツチングにより所定
形状にパターンニングして第１図に示すように電極１３
．１４を形成し、これによって目的とするバイポーラＲ
ＡＭを完成させる。

大連奥ユ 第５図に示すように、実施例ＨによるバイポーラＲＡＭ
においては、例えばＰＳＧ膜やボロンシリケートガラス
（Ｂ　Ｓ　Ｇ）膜のような絶縁膜８にコンタクトホール
１１．１２が設けられ、これらのコンタクトホール１１
．１２を通じて、電極１３．１４が金属ケイ化物膜９を
介してベース領域４及び多結晶シリコン膜７にそれぞれ
コンタクトしている。前記金属ケイ化物膜９の外周部は
、前記コンタクトホール１１．１２の近傍における絶縁
膜８により覆われている。これによって、実施例■と同
様に、コンタクトホール１１．１２においてベース領域
４及び多結晶シリコン膜７は全く露出していないので、
電極１３．１４を形成するためのＡ１膜のエツチングの
際にベース領域４及び多結晶シリコン膜７がエツチング
されるのが防止される。従って、実施例■と同様に、電
極１３．１４の形成のためのフォトリソグラフィー工程
におけるマスク合わせ余裕を小さくすることができるの
で、トランジスタの高集積密度化を図ることができる。

また、接合リーク、ｈＦＥの低下等を防止することがで
きる。また、前記絶縁膜８によって、コンタクトホール
１１．１２と金属ケイ化物膜９の周辺部におけるベース
領域４及び多結晶シリコン膜７の表面のパッシベーショ
ンを完全に行うことができるので、外部汚染を防止する
ことができ、これにより信頼性の向上を図ることができ
る。また、電極１３．１４とベース領域４及び多結晶シ
リコン膜７とが直接接触していないので、これらの反応
による不良を防止することができ、これにより信頼性の
向上を図ることができる。

次に、上述のように構成された実施例Ｈによるバイポー
ラＲＡＭの製造方法について説明する。

まず第２図に示すと同様な工程まで工程を進めた後、絶
縁膜８のガラス転移温度付近の高温でアニールを行うこ
とにより前記絶縁膜８をリフローさせる。これによって
、第６図に示すように、金属ケイ化物ｖ４９の外周部が
絶縁膜８で覆われると共に、前記コンタクトホール１１
．１２の側面における絶縁膜８の表面が丸みを帯びた状
態となる。

なお、前記アニールの温度や時間を制御することにより
、これらのコンタクトホール１１、工２の側面の形状を
制御することができる。またこのアニールの温度は、あ
まり高いと金属ケイ化物膜９中の金属原子がＳｌ中を拡
散し、接合リークを生ずる原因となるので、例えば絶縁
膜８としてＰＳＧ膜を用いた場合には、そのガラス転移
温度を例えば７００〜８００°Ｃ以下にするのが好まし
い。また、このアニールの方法としては、例えばランプ
アニールを用いてもよい。さらに、真空中でアニールを
行えば、アニール温度を低くすることができる。さらに
また、絶縁膜８としてＢＳＧ膜を用いた場合には、前記
ＰＳＧ膜を朋いた場合に比べて低いアニール温度でもリ
フローを行うことができる。

この後、実施例■で述べたと同様にして、前記コンタク
トホール１１．１２を通じて電極１３゜１４を形成して
、第５図に示すように目的とするバイポーラＲＡＭを完
成させる。

以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。

例えば、前記金属ケイ化物膜９とｆｆ１ｔ！ｘ３．ｘ４
との間に必要に応じて例えばチタンタングステン（Ｔｉ
ｅ）、窒化チタン（ＴｌＮ）、クロム（Ｃｒ）　。

タングステン（Ｗ）、タンタル（Ｔａ）のような材料か
ら成る膜を設けたＩ造としてもよい。また、本発明は１
例えばショットキーバリアダイオード（Ｓ　Ｂ　Ｄ）の
ショットキー電極を金属ケイ化物膜を介して形成する場
合にも適用することができ、これによってショットキー
バリアの高さの均−化及び電極の耐熱性の向上を図るこ
とができる。さらに１本発明は、バイポーラＲＡＭ以外
の各種半導体集積回路装置に適用することができ、例え
ばバイポーラ論理ＬＳＩやＭＯ３ＬＳＩに適用すること
ができる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すわば、下記のとおりで
ある６ すなわち、高集積密度化を図ることができると共に、信
頼性の向上を図ることができる。

【図面の簡単な説明】

第１図は１本発明の実施例１によるバイポーラＲＡＭの
断面図、 第２図〜第４図は、第１図に示すバイポーラＲＡＭの製
造方法の一例を工程順に説明するための断面図、 第５図は１本発明の実施例ＨによるバイポーラＲＡＭの
断面図、 第６図は、第５図に示すバイポーラＲＡＭの製造方法の
一例を説明するための断面図である９図中、１・・・半
導体基板、２・・・埋め込み層、３・・・シリコンエピ
タキシャル層、４・・・ベース領域、５・・・エミッタ
領域、６．８，１５・・・絶縁膜、７・・・多結晶シリ
コン暎、９・・・金属ケイ化物膜、１０・・・側壁、１
１．１２・・・コンタクトホール、１３．１４・・・電
極である。

Claims (1)

1. 【特許請求の範囲】 １、半導体領域と、この半導体領域に電極をコンタクト
   させるためのコンタクトホールを有する絶縁膜と、前記
   半導体領域の表面に設けられている金属ケイ化物膜とを
   具備する半導体集積回路装置であって、前記金属ケイ化
   物膜の外周部を覆うように前記絶縁膜を前記金属ケイ化
   物膜に対してセルフアラインに設けたことを特徴とする
   半導体集積回路装置。 ２、前記金属ケイ化物膜とほぼ同一形状の開口を前記絶
   縁膜に設け、前記開口の側面に絶縁物から成る側壁を設
   けることにより前記金属ケイ化物膜の前記外周部を覆っ
   たことを特徴とする特許請求の範囲第１項記載の半導体
   集積回路装置。 ３、前記金属ケイ化物膜とほぼ同一形状の開口を前記絶
   縁膜に設け、前記絶縁膜をリフローさせることにより前
   記金属ケイ化物膜の前記外周部を覆ったことを特徴とす
   る特許請求の範囲第１項記載の半導体集積回路装置。 ４、前記側壁がＰＳＧから成ることを特徴とする特許請
   求の範囲第２項記載の半導体集積回路装置。 ５、前記絶縁膜がＰＳＧ膜又はＢＳＧ膜であることを特
   徴とする特許請求の範囲第１項〜第４項のいずれか一項
   記載の半導体集積回路装置。 ６、前記金属ケイ化物膜が白金ケイ化物膜、パラジウム
   ケイ化物膜、チタンケイ化物膜、モリブデンケイ化物膜
   又はタングステンケイ化物膜であることを特徴とする特
   許請求の範囲第１項〜第５項のいずれか一項記載の半導
   体集積回路装置。