JPH02203526A - 半導体装置 - Google Patents
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- JPH02203526A JPH02203526A JP2305989A JP2305989A JPH02203526A JP H02203526 A JPH02203526 A JP H02203526A JP 2305989 A JP2305989 A JP 2305989A JP 2305989 A JP2305989 A JP 2305989A JP H02203526 A JPH02203526 A JP H02203526A
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は白金を含有する層を有した半導体層上に金属配
線層が形成される半導体装置に関する。
線層が形成される半導体装置に関する。
本発明は、絶縁膜の開口部を介して被接続部上に形成さ
れ且つ上面に白金を含有する層を有してなる半導体層を
介して金属配線層が接続される半導体装置において、金
属配線層と半導体層の間に第２の絶縁膜を形成し、その
第２の絶縁膜に形成される第２の開口部を金属配線層よ
りも平面上内側に形成することにより、金属配線層のバ
ターニング時の所謂コロ−ジョンの発生を防止するもの
。
れ且つ上面に白金を含有する層を有してなる半導体層を
介して金属配線層が接続される半導体装置において、金
属配線層と半導体層の間に第２の絶縁膜を形成し、その
第２の絶縁膜に形成される第２の開口部を金属配線層よ
りも平面上内側に形成することにより、金属配線層のバ
ターニング時の所謂コロ−ジョンの発生を防止するもの
。
である。
高速タイプのＥＣＬＲＡＭやバイポーラショットキーＴ
ＴＬ等においては、白金（ＰＬ）シリサイド層をショッ
トキーメタルに用いたショットキーバリヤダイオードが
広く用いられている。
ＴＬ等においては、白金（ＰＬ）シリサイド層をショッ
トキーメタルに用いたショットキーバリヤダイオードが
広く用いられている。
この白金シリサイド層は、単結晶シリコンやポリシリコ
ン層上に白金を蒸着し、アニールして形成される。シリ
コン酸化膜上の白金は所謂王水ボイルにより除去するこ
とができ、白金シリサイド層はシリコン酸化膜により選
択的に形成することができる。
ン層上に白金を蒸着し、アニールして形成される。シリ
コン酸化膜上の白金は所謂王水ボイルにより除去するこ
とができ、白金シリサイド層はシリコン酸化膜により選
択的に形成することができる。
ところで、通常半導体装置の配線材料としては、アルミ
配線層が多く用いられている。このアルミ配線層のバタ
ーニングは、素子の微細化に従って、ＲｒＥ（反応性イ
オンエツチング）により行われてきている。第４図は、
従来の白金シリサイド層を介したコンタクト部の構造で
あり、シリコン基板８１の表面に形成されたｎ゛型の不
純物領域８２上に、シリコン酸化膜８３を開口した開口
部８４を介してｎ゛型の導電性を有したポリシリコン゛
ｊ！Ｊ８５が被着している。そして、このポリシリコン
Ｍ８５の上面には白金シリサイド１８６が形成されてお
り、その上部にバリヤメタル層８７を介してアルミ配線
層８８が前述のＲＩＥによりバターニングされて形成さ
れる。
配線層が多く用いられている。このアルミ配線層のバタ
ーニングは、素子の微細化に従って、ＲｒＥ（反応性イ
オンエツチング）により行われてきている。第４図は、
従来の白金シリサイド層を介したコンタクト部の構造で
あり、シリコン基板８１の表面に形成されたｎ゛型の不
純物領域８２上に、シリコン酸化膜８３を開口した開口
部８４を介してｎ゛型の導電性を有したポリシリコン゛
ｊ！Ｊ８５が被着している。そして、このポリシリコン
Ｍ８５の上面には白金シリサイド１８６が形成されてお
り、その上部にバリヤメタル層８７を介してアルミ配線
層８８が前述のＲＩＥによりバターニングされて形成さ
れる。
アルミ配線層８８のバターニングを行う際には、ＲＩＥ
等のドライエツチングが行われるが、その時に白金シリ
サイド層８６が露出していると、白金の触媒作用により
、所謂コロ−ジョンが発生することになる。
等のドライエツチングが行われるが、その時に白金シリ
サイド層８６が露出していると、白金の触媒作用により
、所謂コロ−ジョンが発生することになる。
すなわち、アルミ配線層のＲＩＨによるエツチングの際
には、スパッタされた白金の作用により、サイドプロテ
クター中に大量に含まれるＣ１が水分と反応してＨＣＩ
！、となり、これがアルミ配線層８８と反応して、コロ
ージョンが発生する。
には、スパッタされた白金の作用により、サイドプロテ
クター中に大量に含まれるＣ１が水分と反応してＨＣＩ
！、となり、これがアルミ配線層８８と反応して、コロ
ージョンが発生する。
また、白金シリサイド層８６の露出を防止すれば白金に
よる弊害が防止されるが、白金シリサイド層８６が形成
されるポリシリコン層８５はアンダーカットが生じ易い
ため、大きめに形成する必要があり、また、アルミ配線
層８日のピッチもパターンルールに従って形成されてお
り、単に白金シリサイド層８６やアルミ配線層８８の形
状を工夫するだけでは、問題の解決に至らない。
よる弊害が防止されるが、白金シリサイド層８６が形成
されるポリシリコン層８５はアンダーカットが生じ易い
ため、大きめに形成する必要があり、また、アルミ配線
層８日のピッチもパターンルールに従って形成されてお
り、単に白金シリサイド層８６やアルミ配線層８８の形
状を工夫するだけでは、問題の解決に至らない。
そこで、本発明は上述の技術的な課題に鑑み、コロージ
ョンの発生を防止するような半導体装置の提供を目的と
する。
ョンの発生を防止するような半導体装置の提供を目的と
する。
上述の目的を達成するために、本発明の半導体装置は、
第１の絶縁膜の被接続部上に第１の開口部が形成され、
上面に白金を含有する層を有した半導体層が上記第１の
開口部を覆って形成される。
第１の絶縁膜の被接続部上に第１の開口部が形成され、
上面に白金を含有する層を有した半導体層が上記第１の
開口部を覆って形成される。
上記第１の絶縁膜は例えばシリコン酸化膜、その他の絶
縁材料膜であり、半導体層は例えばポリシリコン層等の
導電材料層であり、或いは他の導電材料層との複合的な
層であっても良い。半導体層をポリシリコン層とする場
合では、白金を含有する層として白金シリサイド層が挙
げられる。その半導体層を被覆する第２の絶縁膜の上記
半導体層上には第２の開口部が形成される。そして、本
発明の半導体装置では、その第２の開口部が該第２の開
口部を介して上記半導体層に接続する金属配線層よりも
平面上内側に形成されることを特徴とする。上記金属配
線層の一例としては、ＲＩＥ等のドライエツチングによ
りバターニングされるアルミ配線層が挙げられる。
縁材料膜であり、半導体層は例えばポリシリコン層等の
導電材料層であり、或いは他の導電材料層との複合的な
層であっても良い。半導体層をポリシリコン層とする場
合では、白金を含有する層として白金シリサイド層が挙
げられる。その半導体層を被覆する第２の絶縁膜の上記
半導体層上には第２の開口部が形成される。そして、本
発明の半導体装置では、その第２の開口部が該第２の開
口部を介して上記半導体層に接続する金属配線層よりも
平面上内側に形成されることを特徴とする。上記金属配
線層の一例としては、ＲＩＥ等のドライエツチングによ
りバターニングされるアルミ配線層が挙げられる。
金属配線層よりも第２の絶縁膜の第２の開口部を平面上
内側に形成することで、第２の開口部は完全に金属配線
層に被覆されることになる。従って、その金属配線層の
バターニングの際には、露出する膜は金属配線層の下部
の第２の絶縁膜のみであり、その第２の絶縁膜に覆われ
た上面に白金を含有する層を有した半導体層は当該パタ
ーニングの隙に露出しない、このために所謂コロ−ジョ
ンが防止されることになる。
内側に形成することで、第２の開口部は完全に金属配線
層に被覆されることになる。従って、その金属配線層の
バターニングの際には、露出する膜は金属配線層の下部
の第２の絶縁膜のみであり、その第２の絶縁膜に覆われ
た上面に白金を含有する層を有した半導体層は当該パタ
ーニングの隙に露出しない、このために所謂コロ−ジョ
ンが防止されることになる。
本発明の好適な実施例を図面を参照しながら説明する。
第１の実施例
本実施例はｐ型のシリコン基板１上に形成した被撲続部
であるｎ°型の不純物拡散領域２とアルミ配線１１１０
が白金シリサイド層６を介して接続される半導体装置の
例である。
であるｎ°型の不純物拡散領域２とアルミ配線１１１０
が白金シリサイド層６を介して接続される半導体装置の
例である。
その構造は、第１図に示すように、ｐ型のシリコン基板
１上にｎ０型の不純物拡散領域２が形成される。このｎ
゛型の不純物拡散領域２上には第１の絶縁膜である第１
のシリコン酸化膜３が形成されており、ｎ゛型の不純物
拡散領域２上には第１のシリコン酸化膜３を窓明けした
第１の関口部４が形成される。この第１の開口部４を介
して上面に白金シリサイド層６が形成されてなるポリシ
リコンＮ５がｎ゛型の不純物拡散領域２に接続する。こ
のポリシリコン層５はｎ９型の導電型とされ、その大き
さは第１の開口部４よりも大きいサイズとされて、多少
のマスクずれが生じても第１の開口部４がポリシリコン
層５より外れることはない。このポリシリコン層５の上
面には白金シリサイド層６が形成される。この白金シリ
サイド層６は、ポリシリコン層５のパターニングの後、
白金の蒸着とアニールによって形成され、第１のシリコ
ン酸化膜３上の白金層は所謂王水ボイルを用いて除去さ
れている。
１上にｎ０型の不純物拡散領域２が形成される。このｎ
゛型の不純物拡散領域２上には第１の絶縁膜である第１
のシリコン酸化膜３が形成されており、ｎ゛型の不純物
拡散領域２上には第１のシリコン酸化膜３を窓明けした
第１の関口部４が形成される。この第１の開口部４を介
して上面に白金シリサイド層６が形成されてなるポリシ
リコンＮ５がｎ゛型の不純物拡散領域２に接続する。こ
のポリシリコン層５はｎ９型の導電型とされ、その大き
さは第１の開口部４よりも大きいサイズとされて、多少
のマスクずれが生じても第１の開口部４がポリシリコン
層５より外れることはない。このポリシリコン層５の上
面には白金シリサイド層６が形成される。この白金シリ
サイド層６は、ポリシリコン層５のパターニングの後、
白金の蒸着とアニールによって形成され、第１のシリコ
ン酸化膜３上の白金層は所謂王水ボイルを用いて除去さ
れている。
このような白金シリサイド層６を有したポリシリコン層
５は、第２のシリコン酸化膜・７に被覆される。この第
２のシリコン酸化膜７には、白金シリサイド層６上で第
２の開口部８が形成される。
５は、第２のシリコン酸化膜・７に被覆される。この第
２のシリコン酸化膜７には、白金シリサイド層６上で第
２の開口部８が形成される。
そして、この第２の開口部８を介して所要のパターンに
加工されたアルミ配線層１０が白金シリサイド層６に接
続する。ここで、第２の開口部８はアルミ配線Ｎ１０の
端部よりも平面上内側に形成されており、例えば第１図
中幅ｗ、だけアルミ配４１１！１０は第２の閉口部８か
ら第２のシリコン酸。
加工されたアルミ配線層１０が白金シリサイド層６に接
続する。ここで、第２の開口部８はアルミ配線Ｎ１０の
端部よりも平面上内側に形成されており、例えば第１図
中幅ｗ、だけアルミ配４１１！１０は第２の閉口部８か
ら第２のシリコン酸。
化膜７上に延在される。そのため、アルミ配線層ｌＯの
ＲＩＥ等によるドライエツチングの際には、直接白金シ
リサイド層６が露出せず、白金がスパッタされることも
ない、なお、アルミ配線層１０の下部にはバリアメタル
層９が形成される。
ＲＩＥ等によるドライエツチングの際には、直接白金シ
リサイド層６が露出せず、白金がスパッタされることも
ない、なお、アルミ配線層１０の下部にはバリアメタル
層９が形成される。
このような構造の半導体装置においては、アルミ配線層
１０のパターニングの際に、第２のシリコン酸化膜７に
よって直接白金シリサイド層６が露出しない。従って、
コロ−ジョンが防止される。
１０のパターニングの際に、第２のシリコン酸化膜７に
よって直接白金シリサイド層６が露出しない。従って、
コロ−ジョンが防止される。
また、第１の開口部４と第２の開口部８を同じ大きさと
することで、マスクを兼用にすることができる。
することで、マスクを兼用にすることができる。
第２の実施例
本実施例は、第２図に示すような構造を有する半導体装
置の例である。
置の例である。
その構造は、第２図に示すように、ｐ型のシリコン基板
２１上にｎ°型の不純物拡散領域２２が形成される。こ
のｎ゛型の不純物拡散領域２２上には第１の絶縁膜であ
る第１のシリコン酸化膜２３が形成されており、ｎ゛型
の不純物拡散領域２２上には第１のシリコン酸化膜２３
を窓明けした第１の開口部２４が形成される。そして、
この第１の開口部２４を満たすように半導体層であるｎ
゛型の導電型を有するポリシリコンＪＷ２５が形成され
、このポリシリコンｌ１ｉ２５は底部でｎ゛型の不純物
拡散領域２２と接続している。このポリシリコン層２５
の上面には白金シリサイド層２６が形成されるが、この
白金シリサイド層２６は第２のシリコン酸化ｌＩ！２７
の第２の開口部２８とセルファラインに形成され、その
第２の開口部２８の形状に白金シリサイドＪｉ！２６が
形成される。
２１上にｎ°型の不純物拡散領域２２が形成される。こ
のｎ゛型の不純物拡散領域２２上には第１の絶縁膜であ
る第１のシリコン酸化膜２３が形成されており、ｎ゛型
の不純物拡散領域２２上には第１のシリコン酸化膜２３
を窓明けした第１の開口部２４が形成される。そして、
この第１の開口部２４を満たすように半導体層であるｎ
゛型の導電型を有するポリシリコンＪＷ２５が形成され
、このポリシリコンｌ１ｉ２５は底部でｎ゛型の不純物
拡散領域２２と接続している。このポリシリコン層２５
の上面には白金シリサイド層２６が形成されるが、この
白金シリサイド層２６は第２のシリコン酸化ｌＩ！２７
の第２の開口部２８とセルファラインに形成され、その
第２の開口部２８の形状に白金シリサイドＪｉ！２６が
形成される。
ここで、本実施例における白金シリサイドＮ２６の形成
方法について簡単に説明すると、ポリシリコン層２５を
第１の開口部２４上に所要のパターンに形成した後、こ
のポリシリコンＮ２５を被覆する第２のシリコン酸化８
２１を形成する。そして、その第２のシリコン酸化膜２
７をパターニングして第２の開口部２８をポリシリコン
層２５上に形成する。この時、第２の開口部２８のマス
。
方法について簡単に説明すると、ポリシリコン層２５を
第１の開口部２４上に所要のパターンに形成した後、こ
のポリシリコンＮ２５を被覆する第２のシリコン酸化８
２１を形成する。そして、その第２のシリコン酸化膜２
７をパターニングして第２の開口部２８をポリシリコン
層２５上に形成する。この時、第２の開口部２８のマス
。
りは、第１の開口部２４のマスクと兼用させることが可
能である。次に、全面に白金の蒸着を行い、アニールを
行って、第２の開口部２８のパターンに白金シリサイド
層２６を形成する。そして、王水ボイルを行って不要な
第２のシリコン酸化膜２７上の白金を除去する。このよ
うな方法より第２の開口部２８のパターンに選択的に形
成された白金シリサイド層２６が得られることになる。
能である。次に、全面に白金の蒸着を行い、アニールを
行って、第２の開口部２８のパターンに白金シリサイド
層２６を形成する。そして、王水ボイルを行って不要な
第２のシリコン酸化膜２７上の白金を除去する。このよ
うな方法より第２の開口部２８のパターンに選択的に形
成された白金シリサイド層２６が得られることになる。
このような白金シリサイドＩ’！２６をセルファライン
で形成した第２の開口部２８上には、アルミ配線Ｈ３０
が形成される。ここで、アルミ配線層３０のパターンは
、その端部が第２の開口部２８のパターンよりも平面上
外側になるようなパターンとされ、第２図中幅Ｗ２で示
す領域でアルミ配線層３０が第２のシリコン酸化膜２７
上を延在されることになる。このようにアルミ配線Ｎ３
０が第２の開口部２８よりも大きいサイズで形成される
ために、白金シリサイドＮ２６はアルミ配線層３０のド
ライエツチング時には露出せず、従って、触媒作用よっ
てコロ−ジョンが発生する問題は生じない。なお、アル
ミ配線層３０の下部にはバリアメタル層２９が形成され
る。
で形成した第２の開口部２８上には、アルミ配線Ｈ３０
が形成される。ここで、アルミ配線層３０のパターンは
、その端部が第２の開口部２８のパターンよりも平面上
外側になるようなパターンとされ、第２図中幅Ｗ２で示
す領域でアルミ配線層３０が第２のシリコン酸化膜２７
上を延在されることになる。このようにアルミ配線Ｎ３
０が第２の開口部２８よりも大きいサイズで形成される
ために、白金シリサイドＮ２６はアルミ配線層３０のド
ライエツチング時には露出せず、従って、触媒作用よっ
てコロ−ジョンが発生する問題は生じない。なお、アル
ミ配線層３０の下部にはバリアメタル層２９が形成され
る。
このような構造の半導体装置においても、第１の実施例
と同様に、アルミ配線層３０のエツチング時のコロ−ジ
ョンの発生が未然に防止される。
と同様に、アルミ配線層３０のエツチング時のコロ−ジ
ョンの発生が未然に防止される。
また、第１の開口部２４と第２の開口部２８を同じマス
クを用いて加工することができ、更に第２の開口部２８
と白金シリサイド層２６をセルファラインで形成するこ
とができる。
クを用いて加工することができ、更に第２の開口部２８
と白金シリサイド層２６をセルファラインで形成するこ
とができる。
第３の実施例
本実施例は、第３図に示すようなバイポーラトランジス
タの例であり、ジットキーバリアダイオードも併せて形
成される例である。
タの例であり、ジットキーバリアダイオードも併せて形
成される例である。
その構造は、図示しないｐ型のシリコン基板上にｎ゛型
の埋め込み層４１が形成され、その埋め込みｌ１ｆｆｉ
４１上にはｎ型のエピタキシャル層４２が形成される。
の埋め込み層４１が形成され、その埋め込みｌ１ｆｆｉ
４１上にはｎ型のエピタキシャル層４２が形成される。
このｎ型のエピタキシャル層４２には、シリコン酸化膜
４３上に形成されたベース取り出し電極層４４よりの拡
散から形成されるグラフトベース領域５１と、このグラ
フトベース領域５１に接続する真性ベース領域５２と、
この真性ベース領域５２の内側にエミッタ拡散窓５４か
らの拡散から形成されるエミッタ領域５３とが設けられ
る。そのエミッタ拡散窓５４は、ベース取り出し電極層
４４を被覆して形成される第１のシリコン酸化膜４５を
異方性エツチングして得られる第１の開口部であり、サ
イドウオール４６の間の開口部である。このエミッタ拡
散窓５４に被着するように第１のシリコン酸化膜４５上
にはポリシリコン層５５が形成される。このポリシリコ
ン層５５は、エミッタ拡散（或いはベース拡散とエミッ
タ拡散の二重拡散）に用いることができる。
４３上に形成されたベース取り出し電極層４４よりの拡
散から形成されるグラフトベース領域５１と、このグラ
フトベース領域５１に接続する真性ベース領域５２と、
この真性ベース領域５２の内側にエミッタ拡散窓５４か
らの拡散から形成されるエミッタ領域５３とが設けられ
る。そのエミッタ拡散窓５４は、ベース取り出し電極層
４４を被覆して形成される第１のシリコン酸化膜４５を
異方性エツチングして得られる第１の開口部であり、サ
イドウオール４６の間の開口部である。このエミッタ拡
散窓５４に被着するように第１のシリコン酸化膜４５上
にはポリシリコン層５５が形成される。このポリシリコ
ン層５５は、エミッタ拡散（或いはベース拡散とエミッ
タ拡散の二重拡散）に用いることができる。
このようなポリシリコン層５５の上面には、白金シリサ
イド層５６が形成される。また、エピタキシャルＩＷ６
４上のシリコン酸化膜６２を開口した開口部６３には、
シジットキーバリアダイオードのショットキーメタルと
なる白金シリサイド層６１が形成される。これら各白金
シリサイドＮ５６．６１は同じプロセスで形成される。
イド層５６が形成される。また、エピタキシャルＩＷ６
４上のシリコン酸化膜６２を開口した開口部６３には、
シジットキーバリアダイオードのショットキーメタルと
なる白金シリサイド層６１が形成される。これら各白金
シリサイドＮ５６．６１は同じプロセスで形成される。
白金シリサイド層５６は第２のシリコン酸化膜５７に被
覆され、この第２のシリコン酸化膜５７には白金シリサ
イド層５６上に第２の開口部５９が形成される。そして
、白金シリサイド層５６にその第２の開口部５９を介し
て接続するようにアルミ配線層６０Ｅが形成される。ま
た、ショットキーメタルとなる白金シリサイド層６１に
も同様にアルミ配線層６０Ｓが形成される。ここで、第
２の開口部５９の大きさは、エミッタ電極となるアルミ
配線層６０Ｈの端部よりも平面上内側になるような形状
とされ、アルミ配線ｊ！！６０Ｂのパタニングの際に第
２のシリコン酸化膜５７の下部に配された白金シリサイ
ドＮ５６が露出することはない。このためにコロ−ジョ
ンの発生が未然に防止されることになる。なお、アルミ
配線層６０Ｂ、６０Ｓの下部にはバリアメタル層５８が
形成される。
覆され、この第２のシリコン酸化膜５７には白金シリサ
イド層５６上に第２の開口部５９が形成される。そして
、白金シリサイド層５６にその第２の開口部５９を介し
て接続するようにアルミ配線層６０Ｅが形成される。ま
た、ショットキーメタルとなる白金シリサイド層６１に
も同様にアルミ配線層６０Ｓが形成される。ここで、第
２の開口部５９の大きさは、エミッタ電極となるアルミ
配線層６０Ｈの端部よりも平面上内側になるような形状
とされ、アルミ配線ｊ！！６０Ｂのパタニングの際に第
２のシリコン酸化膜５７の下部に配された白金シリサイ
ドＮ５６が露出することはない。このためにコロ−ジョ
ンの発生が未然に防止されることになる。なお、アルミ
配線層６０Ｂ、６０Ｓの下部にはバリアメタル層５８が
形成される。
このような本実施例のバイポーラトランジスタにおいて
は、エミッタ拡散を行うポリシリコン層５５上に形成さ
れた白金シリサイド１ｉ５６を露出させずに、アルミ配
線１１６０Ｅをパターニングさせることができ、コロ−
ジョンの発生が防止されることになる。
は、エミッタ拡散を行うポリシリコン層５５上に形成さ
れた白金シリサイド１ｉ５６を露出させずに、アルミ配
線１１６０Ｅをパターニングさせることができ、コロ−
ジョンの発生が防止されることになる。
本発明の半導体装置では、白金を含有する層を有した半
導体層が第２の絶縁膜に被覆され、その第２の絶縁膜に
形成され且つ白金を含有する層を露出させる第２の開口
部の大きさは、金属配線層よりも平面上内側にされるた
め、その金属配線層のパターニングの際に、白金を含有
する層が露出することはない、このため、所謂コロ−ジ
ョンの発生が防止されることになる。
導体層が第２の絶縁膜に被覆され、その第２の絶縁膜に
形成され且つ白金を含有する層を露出させる第２の開口
部の大きさは、金属配線層よりも平面上内側にされるた
め、その金属配線層のパターニングの際に、白金を含有
する層が露出することはない、このため、所謂コロ−ジ
ョンの発生が防止されることになる。
５３・・・エミッタ領域
５４・・・エミッタ拡散窓
第１図は本発明の半導体装置の一例の要部断面図、第２
図は本発明の半導体装置の他の一例の要部断面図、第３
図は本発明の半導体装置のさらに他の一例の要部断面図
、第４図は従来の半導体装置の一例の断面図である。 特許出願人 ソニー株式会社 代理人弁理士 小泡 晃（他２名） ５．２ ６．２ ７．２ ８．２ １０゜ ■・・・ｐ型のシリコン基板 ２・・・ｎ゛型の不純物拡散領域 ３．４５・・・第１のシリコン酸化膜 ４・・・第１の開口部 ５．５５・・・ポリシリコン層 ６．５６．６１・・・白金シリサイド層７．５７・・・
第２のシリコン酸化膜 ８．５９・・・第２の開口部 ３０．６０Ｅ、６０Ｓ・・・アルミ配線層６４・・・エ
ピタキシャル層 第１ 図 バイホーラＴｒ／′１例 第３図 第２図 従来例 第４図 １、事件の表示 平成１年特許願第２３０５９号 ２、発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 住所 東京部品用図化品用６丁目７番３５号名称 （２
１Ｂ）ソニー株式会社 代表者 大賀典雄 ４、代理人 槌釆秤」 第４図
図は本発明の半導体装置の他の一例の要部断面図、第３
図は本発明の半導体装置のさらに他の一例の要部断面図
、第４図は従来の半導体装置の一例の断面図である。 特許出願人 ソニー株式会社 代理人弁理士 小泡 晃（他２名） ５．２ ６．２ ７．２ ８．２ １０゜ ■・・・ｐ型のシリコン基板 ２・・・ｎ゛型の不純物拡散領域 ３．４５・・・第１のシリコン酸化膜 ４・・・第１の開口部 ５．５５・・・ポリシリコン層 ６．５６．６１・・・白金シリサイド層７．５７・・・
第２のシリコン酸化膜 ８．５９・・・第２の開口部 ３０．６０Ｅ、６０Ｓ・・・アルミ配線層６４・・・エ
ピタキシャル層 第１ 図 バイホーラＴｒ／′１例 第３図 第２図 従来例 第４図 １、事件の表示 平成１年特許願第２３０５９号 ２、発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 住所 東京部品用図化品用６丁目７番３５号名称 （２
１Ｂ）ソニー株式会社 代表者 大賀典雄 ４、代理人 槌釆秤」 第４図
Claims (1)
- 第１の絶縁膜の被接続部上に第１の開口部が形成され、
上面に白金を含有する層を有した半導体層が上記第１の
開口部を覆って形成され、その半導体層を被覆する第２
の絶縁膜の上記半導体層上には第２の開口部が形成され
、その第２の開口部は該第２の開口部を介して上記半導
体層に接続する金属配線層よりも平面上内側に形成され
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2305989A JPH02203526A (ja) | 1989-02-01 | 1989-02-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2305989A JPH02203526A (ja) | 1989-02-01 | 1989-02-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02203526A true JPH02203526A (ja) | 1990-08-13 |
Family
ID=12099858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2305989A Pending JPH02203526A (ja) | 1989-02-01 | 1989-02-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02203526A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661081A (en) * | 1994-09-30 | 1997-08-26 | United Microelectronics Corporation | Method of bonding an aluminum wire to an intergrated circuit bond pad |
| JPWO2013190759A1 (ja) * | 2012-06-21 | 2016-02-08 | パナソニックＩｐマネジメント株式会社 | 固体撮像素子及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61248472A (ja) * | 1985-04-25 | 1986-11-05 | Nec Corp | Ｍｏｓ半導体装置 |
| JPS6318669A (ja) * | 1986-07-11 | 1988-01-26 | Hitachi Vlsi Eng Corp | 半導体集積回路装置 |
| JPS6439059A (en) * | 1987-04-20 | 1989-02-09 | Nec Corp | Semiconductor device |
-
1989
- 1989-02-01 JP JP2305989A patent/JPH02203526A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61248472A (ja) * | 1985-04-25 | 1986-11-05 | Nec Corp | Ｍｏｓ半導体装置 |
| JPS6318669A (ja) * | 1986-07-11 | 1988-01-26 | Hitachi Vlsi Eng Corp | 半導体集積回路装置 |
| JPS6439059A (en) * | 1987-04-20 | 1989-02-09 | Nec Corp | Semiconductor device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5661081A (en) * | 1994-09-30 | 1997-08-26 | United Microelectronics Corporation | Method of bonding an aluminum wire to an intergrated circuit bond pad |
| US5734200A (en) * | 1994-09-30 | 1998-03-31 | United Microelectronics Corporation | Polycide bonding pad structure |
| JPWO2013190759A1 (ja) * | 2012-06-21 | 2016-02-08 | パナソニックＩｐマネジメント株式会社 | 固体撮像素子及びその製造方法 |
| US9735204B2 (en) | 2012-06-21 | 2017-08-15 | Panasonic Intellectual Property Management Co., Ltd. | Solid-state imaging device and method for manufacturing the same |
| JP2018011059A (ja) * | 2012-06-21 | 2018-01-18 | パナソニックＩｐマネジメント株式会社 | 固体撮像素子及びその製造方法 |
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