KR930007586Y1 - 타이타늄 실리사이드를 이용한 다층 금속층 구조 - Google Patents
타이타늄 실리사이드를 이용한 다층 금속층 구조 Download PDFInfo
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- 229910052751 metal Inorganic materials 0.000 title claims description 14
- 239000002184 metal Substances 0.000 title claims description 14
- 229910021341 titanium silicide Inorganic materials 0.000 title claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 claims description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 8
- 229910021339 platinum silicide Inorganic materials 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- SBEQWOXEGHQIMW-UHFFFAOYSA-N silicon Chemical compound [Si].[Si] SBEQWOXEGHQIMW-UHFFFAOYSA-N 0.000 claims 1
- 239000010410 layer Substances 0.000 description 15
- 229910001069 Ti alloy Inorganic materials 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32051—Deposition of metallic or metal-silicide layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
- H01L21/02153—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing titanium, e.g. TiSiOx
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
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- Power Engineering (AREA)
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- Electrodes Of Semiconductors (AREA)
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Abstract
내용 없음.
Description
제 1 도는 본 고안의 단면도.
제 2 도는 종래의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형기판 2 : 매몰층
3 : 에피택셜층 4 : 분리확산영역
5 : 베이스영역 6 : 에미터영역
7 : 콜렉터영역 8 : 백금실리사이드
9 : 열적규소산화막 10 : 타이타늄 실리사이드
11 : 화학기상 증착 규소산화막 12,13 : 알루미늄
14 : 텅스텐 10% 타이타늄 합금 S : 쇼트키 접합부
본 고안은 반도체 소자 제조과정 중 개별소자의 전극에 안정된 전기적 특성을 갖게 하고 소자 상호간의 전기적 회로를 구성하는 타이타늄 실리사이드(TiSi2)를 이용한 다층 금속층 구조에 관한 것으로 특히 쇼트키 트랜지스터를 포함하고 있는 구조에 적당하도록 한 것이다.
종래의 다층금속 구조는 제 2 도에 도시된 바와 같이 P형기판(1)에 매몰층(2)이 형성되고 이들 위에 에피택셜층(3)과 소자간의 분리를 위한 분리확산영역(4) 및 베이스영역(5), 에미터영역(6), 콜렉터영역(7)이 각각 형성되었다.
또한, 상기 에피텍셜층(3)위에는 열적 규소산화막(9)이 형성된 상태에서 1층금속으로 백금실리사이드(8)와 텅스텐 10%타이타늄합금(14) 및 알루미늄(13)이 구성되었고 이 위에 화학기상증착 규소산화막(11)과 2층 금속으로 알루미늄(12)이 형성된 구조였다.
상기와 같은 종래 구조에 있어서는 1층 금속 구조가 알루미늄(13) 그리고 텅스텐 10%타이타늄합금(14)과 백금실리사이드(8)로 되어 있어 복잡하고 화학기상 증착법을 이용한 규소산화막 증착시 알루미늄(13) 접촉부위에 돌기(Hillock)가 형성되어 1층 금속과 2층 금속의 단락현상으로 제조수율 저하 및 소자의 신뢰성이 저하될 뿐만 아니라 텅스텡 10%타이타늄합금(14)의 과대식각에 의한 접촉창 가장자리에서의 쇼트키 다이오드 특성이 불량하게 되는 결점이 있었다.
본 고안은 상기와 같은 종래의 결점을 감안하여 안출한 것으로 1층 금속구조를 간단히 하여 공정의 단순화와 소자의 신뢰성 및 쇼트키 특성불량을 개선할 수 있도록 한 것인바, 이를 첨부된 도면 제 1 도에 의하여 상세히 설명하면 다음과 같다.
P형기판(1)에 매몰층(2)이 형성되고 이들위에 에피택셜층(3)과 소자간의 분리를 위한 분리확산영역(4)및 베이스영역(5), 에미터영역(6), 콜렉터영역(7)이 각각 형성된 후 상기 에피텍셜(3)위에 접촉 개구부를 가진 열적규소산화막(9)이 형성되고 이 접촉개구부에 백금 실리사이드(8)가 형성된 다층 금속 구조에 있어서, 상기 열적규소 산화막(9)및 백금실리사이드(8)위에 스퍼터링 방법에 의해 타이타늄 실리사이드를 증착하고 급속 가열방식(Rapid Thermal Annealing)으로 열처리하여 타이타늄 실리사이드(10)를 형성시키고 1층 금속 패턴 형성을 위한 P/R(Photo Resist)마스크 작업을 하여 건식 식각한 후 결과물 전면에 통상의 화학기상 증착규소산화막(11)을 형성하고, 규소산화막(11) 소정부분에 접촉개구부를 형성하고 이를 통해 상기 타이타늄 실리사이드(10)와 접속되도록 알루미늄층(12)을 형성하여서 구성된 것이다.
이와같이 구성되는 본 고안은 1층 금속 구조가 타이타늄 실리사이드(10)와 백금실리사이드(8)로 되어 공정을 단순화시킬 수 있고 종래의 1층 알루미늄의 돌기에 의한 단락현상을 제거하므로 소자의 신뢰성을 향상시킬 수 있다.
한편, 트랜지스터 온(ON, 포화)으로부터 (OFF,차단)로 스위칭하는데는 자연시간(축적시간)이 걸리는데 이는 베이스에서의 과잉 소수캐리어가 제거되어야 하기 때문이다.
이에따라 트랜지스터가 포화로 되는 것을 막고 실질적으로 축적시간을 제거하기 위해 쇼트키 다이오드를 베이스(5)와 콜렉터(7) 사이에 연결하게 되는데 본 고안의 경우 종래와 같이 텅스텐 10%타이타늄의 과대식각 문제가 없으므로 쇼트키 접합부(S)에서의 쇼트키 특성 불량을 개선할 수 있는 효과를 갖는다.
Claims (1)
- P형 기판(1)에 매몰층(2)이 형성되고, 그 상부에 에피택셜층(3)이 형성되고, 상기 에피텍셜층(3) 소정부분에 분리확산영역(4)과 베이스영역(5), 에미터영역(6) 및 콜렉터영역(7)이 각각 형성되고, 소정부분에 금속층의 접속을 위한 접촉개구부를 가진 열적규소산화막(9)이 형성되며, 상기 접촉개구부에 백금실리사이드(8)가 형성되고, 상기 열적규소산화막(9)및 백금실리사이드(8) 상부 소정영역에 타이타늄 실리사이드(10)가 형성되며, 그 상부에 소정부분에 접촉개구부를 가진 규소산화막(11)이 형성되고 상기 규소산화막(11) 상부의 소정영역에 상기 접촉개구부를 통해 타이타늄 실리사이드(10)와 접속되는 알루미늄층(12)이 형성된 구조로 된것을 특징으로 하는 타이타늄 실리사이드를 이용한 다층금속층 구조.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2019890019205U KR930007586Y1 (ko) | 1989-12-18 | 1989-12-18 | 타이타늄 실리사이드를 이용한 다층 금속층 구조 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2019890019205U KR930007586Y1 (ko) | 1989-12-18 | 1989-12-18 | 타이타늄 실리사이드를 이용한 다층 금속층 구조 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR910013026U KR910013026U (ko) | 1991-07-30 |
KR930007586Y1 true KR930007586Y1 (ko) | 1993-11-05 |
Family
ID=19293390
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR2019890019205U KR930007586Y1 (ko) | 1989-12-18 | 1989-12-18 | 타이타늄 실리사이드를 이용한 다층 금속층 구조 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR930007586Y1 (ko) |
-
1989
- 1989-12-18 KR KR2019890019205U patent/KR930007586Y1/ko not_active IP Right Cessation
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Publication number | Publication date |
---|---|
KR910013026U (ko) | 1991-07-30 |
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