JP2003016782A - 半導体メモリ装置の利用効率を高めるメモリシステム及び半導体メモリ装置のリフレッシュ方法 - Google Patents
半導体メモリ装置の利用効率を高めるメモリシステム及び半導体メモリ装置のリフレッシュ方法Info
- Publication number
- JP2003016782A JP2003016782A JP2002188180A JP2002188180A JP2003016782A JP 2003016782 A JP2003016782 A JP 2003016782A JP 2002188180 A JP2002188180 A JP 2002188180A JP 2002188180 A JP2002188180 A JP 2002188180A JP 2003016782 A JP2003016782 A JP 2003016782A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- address
- bank
- semiconductor memory
- refreshed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 半導体メモリ装置の利用効率を高めるメモリ
システム及び前記半導体メモリ装置のリフレッシュ方法
を提供する。 【解決手段】 各々複数のバンクよりなり、リフレッシ
ュ命令に応答して次にリフレッシュされるバンクのアド
レス及びリフレッシュされるワードラインのアドレスを
第１リフレッシュバンクアドレス及びリフレッシュロー
アドレスとして生成し、生成された第１リフレッシュバ
ンクアドレス及び前記リフレッシュローアドレスに対応
するバンクのワードラインをリフレッシュする複数の半
導体メモリ装置と、複数の半導体メモリ装置に前記リフ
レッシュ命令を発生し、リフレッシュ命令に応答して第
１リフレッシュバンクアドレスと同じアドレスの第２リ
フレッシュバンクアドレスを生成するメモリコントロー
ラとを含むことを特徴とする。メモリコントローラはバ
ンクアドレスを印加せずにリフレッシュ命令だけ印加し
て特定バンクを選択的にリフレッシュしてメモリ利用効
率を高めうる。
システム及び前記半導体メモリ装置のリフレッシュ方法
を提供する。 【解決手段】 各々複数のバンクよりなり、リフレッシ
ュ命令に応答して次にリフレッシュされるバンクのアド
レス及びリフレッシュされるワードラインのアドレスを
第１リフレッシュバンクアドレス及びリフレッシュロー
アドレスとして生成し、生成された第１リフレッシュバ
ンクアドレス及び前記リフレッシュローアドレスに対応
するバンクのワードラインをリフレッシュする複数の半
導体メモリ装置と、複数の半導体メモリ装置に前記リフ
レッシュ命令を発生し、リフレッシュ命令に応答して第
１リフレッシュバンクアドレスと同じアドレスの第２リ
フレッシュバンクアドレスを生成するメモリコントロー
ラとを含むことを特徴とする。メモリコントローラはバ
ンクアドレスを印加せずにリフレッシュ命令だけ印加し
て特定バンクを選択的にリフレッシュしてメモリ利用効
率を高めうる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリシステ
ムに係り、特に、半導体メモリ装置の利用効率を高める
メモリシステム及び前記半導体メモリ装置のリフレッシ
ュ方法に関する。
ムに係り、特に、半導体メモリ装置の利用効率を高める
メモリシステム及び前記半導体メモリ装置のリフレッシ
ュ方法に関する。
【０００２】
【従来の技術】及び
【発明が解決しようとする課題】ＤＲＡＭはその特性上
周期的にリフレッシュしなければならず、メモリ容量が
大きくなるほどリフレッシュにかかる時間は延び、リフ
レッシュ中に半導体メモリ装置は他の動作を行えない。
ここで、リフレッシュにかかる時間が延びるということ
は半導体メモリ装置が実行せねばならない全動作のうち
リフレッシュが占める比重が大きくなるということであ
る。すなわち、ＤＲＡＭの動作実行可能時間中にリフレ
ッシュが占める時間の比重が大きくなり、したがってメ
モリの利用効率が落ちる。
周期的にリフレッシュしなければならず、メモリ容量が
大きくなるほどリフレッシュにかかる時間は延び、リフ
レッシュ中に半導体メモリ装置は他の動作を行えない。
ここで、リフレッシュにかかる時間が延びるということ
は半導体メモリ装置が実行せねばならない全動作のうち
リフレッシュが占める比重が大きくなるということであ
る。すなわち、ＤＲＡＭの動作実行可能時間中にリフレ
ッシュが占める時間の比重が大きくなり、したがってメ
モリの利用効率が落ちる。
【０００３】例えば、１００ＭＨｚで動作し、ｔＲＦＣ
＝７０ｎｓであり、リフレッシュ間隔が３２ｍｓであ
り、ページの大きさが１ＫＢｙｔｅである２５６Ｍｂｉ
ｔＳＤＲＡＭの場合、全体実行可能な時間のうちリフレ
ッシュ命令が占める時間の比重は次の数式１のように求
めうる。ここで、ｔＲＦＣはリフレッシュワードライン
を活性化させ、プリチャージさせるのにかかる最小時間
である。 数式１ ２５６Ｍｂｉｔ／１ＫＢｙｔｅ＊（７０ｎｓ／３２ｍ
ｓ）＊１００＝７.１６８％
＝７０ｎｓであり、リフレッシュ間隔が３２ｍｓであ
り、ページの大きさが１ＫＢｙｔｅである２５６Ｍｂｉ
ｔＳＤＲＡＭの場合、全体実行可能な時間のうちリフレ
ッシュ命令が占める時間の比重は次の数式１のように求
めうる。ここで、ｔＲＦＣはリフレッシュワードライン
を活性化させ、プリチャージさせるのにかかる最小時間
である。 数式１ ２５６Ｍｂｉｔ／１ＫＢｙｔｅ＊（７０ｎｓ／３２ｍ
ｓ）＊１００＝７.１６８％
【０００４】また、１００ＭＨｚで動作し、ｔＲＦＣ＝
７０ｎｓであり、リフレッシュ間隔が３２ｍｓであり、
ページの大きさが４ＫＢｙｔｅである４Ｇｂｉｔ ＳＤ
ＲＡＭの場合、全体実行可能な時間のうちリフレッシュ
命令が占める時間の比重は次の数式２のように求めう
る。 数式２ ４Ｇｂｉｔ／４ＫＢｙｔｅ＊（７０ｎｓ／３２ｍｓ）＊
１００＝２８.６７２％ 数式１及び２を参照すれば、半導体メモリ装置のメモリ
容量が大きくなるほどリフレッシュに割当てられる時間
が延びることが分かる。
７０ｎｓであり、リフレッシュ間隔が３２ｍｓであり、
ページの大きさが４ＫＢｙｔｅである４Ｇｂｉｔ ＳＤ
ＲＡＭの場合、全体実行可能な時間のうちリフレッシュ
命令が占める時間の比重は次の数式２のように求めう
る。 数式２ ４Ｇｂｉｔ／４ＫＢｙｔｅ＊（７０ｎｓ／３２ｍｓ）＊
１００＝２８.６７２％ 数式１及び２を参照すれば、半導体メモリ装置のメモリ
容量が大きくなるほどリフレッシュに割当てられる時間
が延びることが分かる。
【０００５】また、現在のＳＤＲＡＭの場合、リフレッ
シュのためにあらゆるバンクをプリチャージせねばなら
ないために、リフレッシュ前にアクセスされたバンクを
リフレッシュ後に再びアクセスするためにはｔＲＦＣ＋
ｔＲＡＣだけの遅延時間が必ず必要になる。ここで、ｔ
ＲＡＣ(access time from row active command)はロー
アクティブコマンドが発生した後に該当ワードラインの
メモリセルをアクセスするのにかかる時間である。
シュのためにあらゆるバンクをプリチャージせねばなら
ないために、リフレッシュ前にアクセスされたバンクを
リフレッシュ後に再びアクセスするためにはｔＲＦＣ＋
ｔＲＡＣだけの遅延時間が必ず必要になる。ここで、ｔ
ＲＡＣ(access time from row active command)はロー
アクティブコマンドが発生した後に該当ワードラインの
メモリセルをアクセスするのにかかる時間である。
【０００６】このように、リフレッシュに割当てられる
時間が延びる問題点を解決するには、あるバンクがリフ
レッシュ動作以外の動作を行っている間に、他のバンク
でリフレッシュを行うように構成されたＳＤＲＡＭを提
供することであってもよい。しかし、ある特定バンクを
選択的にリフレッシュするためには、リフレッシュ命令
とともにリフレッシュしようとする特定のバンクのアド
レスを与えねばならない。すなわち、リフレッシュ命令
に、リフレッシュを行うバンクのアドレスを指示するア
ドレスフィールドを定義されねばならないため、リフレ
ッシュ命令のビット効率が落ちる。
時間が延びる問題点を解決するには、あるバンクがリフ
レッシュ動作以外の動作を行っている間に、他のバンク
でリフレッシュを行うように構成されたＳＤＲＡＭを提
供することであってもよい。しかし、ある特定バンクを
選択的にリフレッシュするためには、リフレッシュ命令
とともにリフレッシュしようとする特定のバンクのアド
レスを与えねばならない。すなわち、リフレッシュ命令
に、リフレッシュを行うバンクのアドレスを指示するア
ドレスフィールドを定義されねばならないため、リフレ
ッシュ命令のビット効率が落ちる。
【０００７】本発明の目的は、半導体メモリ装置が、リ
フレッシュ命令の他にリフレッシュを行うバンクのアド
レスを与えることなく、いくつかの、例えば１つのバン
クを選択的にリフレッシュ可能とすることで、半導体メ
モリ装置の利用効率を向上可能とする半導体メモリシス
テムを提供することにある。それにより、選択されたバ
ンクでリフレッシュ動作を行っている間に、リフレッシ
ュ動作を行っていない他のバンクに実質的に同時にアク
セス可能となる。
フレッシュ命令の他にリフレッシュを行うバンクのアド
レスを与えることなく、いくつかの、例えば１つのバン
クを選択的にリフレッシュ可能とすることで、半導体メ
モリ装置の利用効率を向上可能とする半導体メモリシス
テムを提供することにある。それにより、選択されたバ
ンクでリフレッシュ動作を行っている間に、リフレッシ
ュ動作を行っていない他のバンクに実質的に同時にアク
セス可能となる。
【０００８】本発明の別の目的は、半導体メモリ装置
が、リフレッシュ命令の他にリフレッシュを行うバンク
のアドレスを与えることなく、いくつかの、例えば１つ
のバンクを選択的にリフレッシュ可能な、半導体メモリ
システム内の半導体メモリ装置のリフレッシュ方法を提
供することにある。
が、リフレッシュ命令の他にリフレッシュを行うバンク
のアドレスを与えることなく、いくつかの、例えば１つ
のバンクを選択的にリフレッシュ可能な、半導体メモリ
システム内の半導体メモリ装置のリフレッシュ方法を提
供することにある。
【０００９】
【課題を解決するための手段】前記課題を解決するため
に、本発明による半導体メモリシステムは、各々複数の
バンクよりなり、リフレッシュ命令に応答して次にリフ
レッシュされるバンクのアドレス及びリフレッシュされ
るワードラインのアドレスを第１リフレッシュバンクア
ドレス及びリフレッシュローアドレスとして生成し、生
成された第１リフレッシュバンクアドレス及び前記リフ
レッシュローアドレスに対応するバンクのワードライン
をリフレッシュする複数の半導体メモリ装置と、複数の
半導体メモリ装置にリフレッシュ命令を発生し、リフレ
ッシュ命令に応答して第１リフレッシュバンクアドレス
と同じアドレスの第２リフレッシュバンクアドレスを生
成するメモリコントローラとを含む。
に、本発明による半導体メモリシステムは、各々複数の
バンクよりなり、リフレッシュ命令に応答して次にリフ
レッシュされるバンクのアドレス及びリフレッシュされ
るワードラインのアドレスを第１リフレッシュバンクア
ドレス及びリフレッシュローアドレスとして生成し、生
成された第１リフレッシュバンクアドレス及び前記リフ
レッシュローアドレスに対応するバンクのワードライン
をリフレッシュする複数の半導体メモリ装置と、複数の
半導体メモリ装置にリフレッシュ命令を発生し、リフレ
ッシュ命令に応答して第１リフレッシュバンクアドレス
と同じアドレスの第２リフレッシュバンクアドレスを生
成するメモリコントローラとを含む。
【００１０】前記他の課題を解決するために、各々複数
のバンクを具備する複数の半導体メモリ装置と半導体メ
モリ装置を制御するメモリコントローラを具備する半導
体メモリ装置とで、半導体メモリ装置の本発明によるリ
フレッシュ方法は、メモリコントローラからリフレッシ
ュ命令が発生すればリフレッシュしようとするバンクの
アドレスを前記メモリコントローラは第１リフレッシュ
バンクアドレスとして、半導体メモリ装置は第２リフレ
ッシュバンクアドレスとして各々生成するステップ
（ａ）と、半導体メモリ装置は第２リフレッシュバンク
アドレスに該当するバンクをリフレッシュするステップ
（ｂ）とよりなる。
のバンクを具備する複数の半導体メモリ装置と半導体メ
モリ装置を制御するメモリコントローラを具備する半導
体メモリ装置とで、半導体メモリ装置の本発明によるリ
フレッシュ方法は、メモリコントローラからリフレッシ
ュ命令が発生すればリフレッシュしようとするバンクの
アドレスを前記メモリコントローラは第１リフレッシュ
バンクアドレスとして、半導体メモリ装置は第２リフレ
ッシュバンクアドレスとして各々生成するステップ
（ａ）と、半導体メモリ装置は第２リフレッシュバンク
アドレスに該当するバンクをリフレッシュするステップ
（ｂ）とよりなる。
【００１１】前記他の課題を解決するために、各々複数
のバンクを具備する複数の半導体メモリ装置と半導体メ
モリ装置を制御するメモリコントローラとを具備し、前
記メモリコントローラと前記半導体メモリ装置の各々は
メモリコントローラで発生するリフレッシュ命令に応答
してリフレッシュしようとするバンクのアドレスを示す
リフレッシュバンクアドレスを生成するメモリシステム
で、半導体メモリ装置の本発明によるリフレッシュ方法
は、複数の半導体メモリ装置の各々は、リフレッシュバ
ンクアドレスとリフレッシュしようとするリフレッシュ
ローアドレスに該当するバンクのワードラインをリフレ
ッシュする（ａ）ステップ、最終アドレスに対応するバ
ンクがリフレッシュされるかどうかを判断する（ｂ）ス
テップと、ステップ（ｂ）で最終アドレスのバンクがま
だリフレッシュされていなければ、リフレッシュ命令に
応答して次にリフレッシュするリフレッシュバンクアド
レスを生成してステップ（ａ）に進行する（ｃ）ステッ
プと、ステップ（ｂ）で最終アドレスのバンクがリフレ
ッシュされていれば、最終ローアドレスがリフレッシュ
されたかどうかを判断する（ｄ）ステップと、ステップ
（ｄ）で最終ローアドレスがリフレッシュされていなけ
れば、リフレッシュ命令に応答してリフレッシュバンク
アドレスを初期アドレスに初期化してステップ（ａ）に
進行する（ｅ）ステップと、ステップ（ｄ）で最終ロー
アドレスがリフレッシュされたと判断されれば、リフレ
ッシュ命令に応答してリフレッシュバンクアドレスを初
期アドレスに、リフレッシュローアドレスを初期ローア
ドレスに初期化してステップ（ａ）に進行する（ｆ）ス
テップとよりなる。
のバンクを具備する複数の半導体メモリ装置と半導体メ
モリ装置を制御するメモリコントローラとを具備し、前
記メモリコントローラと前記半導体メモリ装置の各々は
メモリコントローラで発生するリフレッシュ命令に応答
してリフレッシュしようとするバンクのアドレスを示す
リフレッシュバンクアドレスを生成するメモリシステム
で、半導体メモリ装置の本発明によるリフレッシュ方法
は、複数の半導体メモリ装置の各々は、リフレッシュバ
ンクアドレスとリフレッシュしようとするリフレッシュ
ローアドレスに該当するバンクのワードラインをリフレ
ッシュする（ａ）ステップ、最終アドレスに対応するバ
ンクがリフレッシュされるかどうかを判断する（ｂ）ス
テップと、ステップ（ｂ）で最終アドレスのバンクがま
だリフレッシュされていなければ、リフレッシュ命令に
応答して次にリフレッシュするリフレッシュバンクアド
レスを生成してステップ（ａ）に進行する（ｃ）ステッ
プと、ステップ（ｂ）で最終アドレスのバンクがリフレ
ッシュされていれば、最終ローアドレスがリフレッシュ
されたかどうかを判断する（ｄ）ステップと、ステップ
（ｄ）で最終ローアドレスがリフレッシュされていなけ
れば、リフレッシュ命令に応答してリフレッシュバンク
アドレスを初期アドレスに初期化してステップ（ａ）に
進行する（ｅ）ステップと、ステップ（ｄ）で最終ロー
アドレスがリフレッシュされたと判断されれば、リフレ
ッシュ命令に応答してリフレッシュバンクアドレスを初
期アドレスに、リフレッシュローアドレスを初期ローア
ドレスに初期化してステップ（ａ）に進行する（ｆ）ス
テップとよりなる。
【００１２】
【発明の実施の形態】（第１の実施形態）以下、本発明
による半導体メモリの利用効率を高めるメモリシステム
及び前記半導体メモリのリフレッシュ方法を添付した図
面を参照して次のように説明する。図１は、本発明の第
１の実施形態に係る、半導体メモリの利用効率を高める
メモリシステムを概略的に示すブロック図である。
による半導体メモリの利用効率を高めるメモリシステム
及び前記半導体メモリのリフレッシュ方法を添付した図
面を参照して次のように説明する。図１は、本発明の第
１の実施形態に係る、半導体メモリの利用効率を高める
メモリシステムを概略的に示すブロック図である。
【００１３】まず、図１に示された半導体メモリシステ
ムはメモリコントローラ１０と複数の半導体メモリ装置
１２、１４とがメモリバス１６を通じて連結されてい
る。そして、半導体メモリ装置１２、１４各々のメモリ
領域（図示せず）はｎ個のバンク（バンク１〜バンク
ｎ）よりなる。説明の便宜上、バンク１は最小バンクア
ドレスによりアクセスされ、バンクｎは最大バンクアド
レスによりアクセスされると仮定するが、他のアドレス
マッピングを利用することもある。
ムはメモリコントローラ１０と複数の半導体メモリ装置
１２、１４とがメモリバス１６を通じて連結されてい
る。そして、半導体メモリ装置１２、１４各々のメモリ
領域（図示せず）はｎ個のバンク（バンク１〜バンク
ｎ）よりなる。説明の便宜上、バンク１は最小バンクア
ドレスによりアクセスされ、バンクｎは最大バンクアド
レスによりアクセスされると仮定するが、他のアドレス
マッピングを利用することもある。
【００１４】メモリコントローラ１０はメモリバス１６
を通じて半導体メモリ装置１２、１４に制御命令を印加
してメモリバス１６に連結された半導体メモリ装置１
２、１４の動作を制御する。メモリコントローラ１０は
半導体メモリ装置１２、１４の動作を制御する命令のう
ち、リフレッシュ命令を周期的に印加して半導体メモリ
装置１２、１４をリフレッシュさせる。メモリコントロ
ーラ１０はリフレッシュ命令に応答して、半導体メモリ
装置で次にリフレッシュされるバンクアドレスを第１リ
フレッシュバンクアドレスＢＡＮＫ＿ＡＤＤ１として内
部的に生成する。メモリコントローラ１０は第１リフレ
ッシュバンクアドレスＢＡＮＫ＿ＡＤＤ１を参照して半
導体メモリ装置で次にリフレッシュするバンクのアドレ
スが分かり、リフレッシュしないバンクのアドレスも分
かる。したがって、メモリコントローラ１０はリフレッ
シュしないバンクにリフレッシュ以外の動作制御のため
の命令を印加できる。一方、第１リフレッシュバンクア
ドレスＢＡＮＫ＿ＡＤＤ１はリフレッシュ命令に応答し
て開始アドレスから最終アドレスまで所定の順序で順次
に発生する。ここで、開始アドレス及び最終アドレスは
バンクをリフレッシュする順序によって決定される。例
えば、最小バンクアドレスから最大バンクアドレスまで
順次にリフレッシュさせる場合、開始アドレスは最小バ
ンクアドレスとなり、最終アドレスは最大バンクアドレ
スとなる。
を通じて半導体メモリ装置１２、１４に制御命令を印加
してメモリバス１６に連結された半導体メモリ装置１
２、１４の動作を制御する。メモリコントローラ１０は
半導体メモリ装置１２、１４の動作を制御する命令のう
ち、リフレッシュ命令を周期的に印加して半導体メモリ
装置１２、１４をリフレッシュさせる。メモリコントロ
ーラ１０はリフレッシュ命令に応答して、半導体メモリ
装置で次にリフレッシュされるバンクアドレスを第１リ
フレッシュバンクアドレスＢＡＮＫ＿ＡＤＤ１として内
部的に生成する。メモリコントローラ１０は第１リフレ
ッシュバンクアドレスＢＡＮＫ＿ＡＤＤ１を参照して半
導体メモリ装置で次にリフレッシュするバンクのアドレ
スが分かり、リフレッシュしないバンクのアドレスも分
かる。したがって、メモリコントローラ１０はリフレッ
シュしないバンクにリフレッシュ以外の動作制御のため
の命令を印加できる。一方、第１リフレッシュバンクア
ドレスＢＡＮＫ＿ＡＤＤ１はリフレッシュ命令に応答し
て開始アドレスから最終アドレスまで所定の順序で順次
に発生する。ここで、開始アドレス及び最終アドレスは
バンクをリフレッシュする順序によって決定される。例
えば、最小バンクアドレスから最大バンクアドレスまで
順次にリフレッシュさせる場合、開始アドレスは最小バ
ンクアドレスとなり、最終アドレスは最大バンクアドレ
スとなる。
【００１５】また、メモリコントローラ１０はメモリシ
ステムがパワーオンされる時またはセルフリフレッシュ
終了命令を発生する時に第１リセット信号ＲＳＴ１を発
生し、第１リフレッシュバンクアドレスＢＡＮＫ＿ＡＤ
Ｄ１は第１リセット信号ＲＳＴ１に応答して開始アドレ
スに初期化される。望ましくは、メモリコントローラ１
０は第１制御部３０及び第１バンクアドレス発生部３２
を含んで構成される。
ステムがパワーオンされる時またはセルフリフレッシュ
終了命令を発生する時に第１リセット信号ＲＳＴ１を発
生し、第１リフレッシュバンクアドレスＢＡＮＫ＿ＡＤ
Ｄ１は第１リセット信号ＲＳＴ１に応答して開始アドレ
スに初期化される。望ましくは、メモリコントローラ１
０は第１制御部３０及び第１バンクアドレス発生部３２
を含んで構成される。
【００１６】第１制御部３０は第１バンクアドレス発生
部３２を初期化するための第１リセット信号ＲＳＴ１を
発生する。第１制御部３０は半導体メモリシステムがパ
ワーオンされる時またはセルフリフレッシュ終了命令を
発生する時に第１リセット信号ＲＳＴ１を発生する。そ
して、第１制御部３０はリフレッシュ命令に応答してイ
ネーブルされる第１カウント信号ＣＮＴ１を第１バンク
アドレス発生部３２に発生する。また、第１制御部３０
は第１バンクアドレス発生部３２から第１リフレッシュ
バンクアドレスＢＡＮＫ＿ＡＤＤ１を提供される。第１
制御部３０は第１リフレッシュバンクアドレスＢＡＮＫ
＿ＡＤＤ１を通じて半導体メモリ装置１２、１４で次に
リフレッシュされるバンクがどのバンクであるかが分か
る。したがって、第１制御部３０は半導体メモリ装置１
２、１４でリフレッシュされないバンクにリフレッシュ
以外の動作制御のための命令を印加できる。
部３２を初期化するための第１リセット信号ＲＳＴ１を
発生する。第１制御部３０は半導体メモリシステムがパ
ワーオンされる時またはセルフリフレッシュ終了命令を
発生する時に第１リセット信号ＲＳＴ１を発生する。そ
して、第１制御部３０はリフレッシュ命令に応答してイ
ネーブルされる第１カウント信号ＣＮＴ１を第１バンク
アドレス発生部３２に発生する。また、第１制御部３０
は第１バンクアドレス発生部３２から第１リフレッシュ
バンクアドレスＢＡＮＫ＿ＡＤＤ１を提供される。第１
制御部３０は第１リフレッシュバンクアドレスＢＡＮＫ
＿ＡＤＤ１を通じて半導体メモリ装置１２、１４で次に
リフレッシュされるバンクがどのバンクであるかが分か
る。したがって、第１制御部３０は半導体メモリ装置１
２、１４でリフレッシュされないバンクにリフレッシュ
以外の動作制御のための命令を印加できる。
【００１７】第１バンクアドレス発生部３２は第１カウ
ント信号ＣＮＴ１に応答して、開始アドレスから最終ア
ドレスまで反復的に第１リフレッシュバンクアドレスＢ
ＡＮＫ＿ＡＤＤ１を発生する。また、第１バンクアドレ
ス発生部３２は第１リセット信号ＲＳＴ１に応答して開
始アドレスに初期化される。例えば、第１バンクアドレ
ス発生部３２が第１カウント信号ＣＮＴ１に応答してア
ップカウントされる第１リフレッシュバンクアドレスＢ
ＡＮＫ＿ＡＤＤ１を発生すれば、第１カウンタ信号ＣＮ
Ｔ１に応答してバンク１、バンク２、バンク
３、．．．、バンクｎ、バンク１、バンク２、．．．を
示すアドレスが第１リフレッシュバンクアドレスＢＡＮ
Ｋ＿ＡＤＤ１はとして順次生成される。
ント信号ＣＮＴ１に応答して、開始アドレスから最終ア
ドレスまで反復的に第１リフレッシュバンクアドレスＢ
ＡＮＫ＿ＡＤＤ１を発生する。また、第１バンクアドレ
ス発生部３２は第１リセット信号ＲＳＴ１に応答して開
始アドレスに初期化される。例えば、第１バンクアドレ
ス発生部３２が第１カウント信号ＣＮＴ１に応答してア
ップカウントされる第１リフレッシュバンクアドレスＢ
ＡＮＫ＿ＡＤＤ１を発生すれば、第１カウンタ信号ＣＮ
Ｔ１に応答してバンク１、バンク２、バンク
３、．．．、バンクｎ、バンク１、バンク２、．．．を
示すアドレスが第１リフレッシュバンクアドレスＢＡＮ
Ｋ＿ＡＤＤ１はとして順次生成される。
【００１８】前述したように、半導体メモリ装置１２、
１４の各々はｎ個のバンクよりなり、メモリバス１６を
通じてメモリコントローラ１０から印加される命令によ
って動作が制御される。半導体メモリ装置１２、１４の
各々はメモリコントローラ１０からリフレッシュ命令が
印加されれば、リフレッシュ命令に応答してリフレッシ
ュを行うために用いられる第２リフレッシュバンクアド
レスを内部的に発生させる。この時、半導体メモリ装置
１２、１４はメモリコントローラ１０に同期して第２リ
フレッシュバンクアドレスＢＡＮＫ＿ＡＤＤ２を生成す
るので、第２リフレッシュバンクアドレスＢＡＮＫ＿Ａ
ＤＤ２は第１リフレッシュバンクアドレスＢＡＮＫ＿Ａ
ＤＤ１と同じ値を有する。
１４の各々はｎ個のバンクよりなり、メモリバス１６を
通じてメモリコントローラ１０から印加される命令によ
って動作が制御される。半導体メモリ装置１２、１４の
各々はメモリコントローラ１０からリフレッシュ命令が
印加されれば、リフレッシュ命令に応答してリフレッシ
ュを行うために用いられる第２リフレッシュバンクアド
レスを内部的に発生させる。この時、半導体メモリ装置
１２、１４はメモリコントローラ１０に同期して第２リ
フレッシュバンクアドレスＢＡＮＫ＿ＡＤＤ２を生成す
るので、第２リフレッシュバンクアドレスＢＡＮＫ＿Ａ
ＤＤ２は第１リフレッシュバンクアドレスＢＡＮＫ＿Ａ
ＤＤ１と同じ値を有する。
【００１９】一方、半導体メモリ装置１２、１４はメモ
リコントローラ１０で生成され、バス１６を介して供給
される第１リセット信号ＲＳＴ１に応答して、第２リフ
レッシュバンクアドレスＢＡＮＫ＿ＡＤＤ２を開始アド
レスに初期化する。また、半導体メモリ装置１２、１４
の各々で生成される第２リフレッシュバンクアドレスが
最終アドレスであれば、リフレッシュするローアドレス
の新しい値をリフレッシュローアドレスＲＯＷ＿ＡＤＤ
として生成する。リフレッシュローアドレスＲＯＷ＿Ａ
ＤＤは第２リフレッシュバンクアドレスＢＡＮＫ＿ＡＤ
Ｄ２が最終アドレスに到達したことに応答して、開始ロ
ーアドレスから最終ローアドレスまでの範囲のアドレス
を、所定の順序で順次発生する。ここで、開始ローアド
レス及び最終ローアドレスはワードラインをリフレッシ
ュしようとする順序によって決定される。例えば、開始
ローアドレスから最終ローアドレスの範囲のアドレス
が、リフレッシュローアドレスＲＯＷ＿ＡＤＤとして順
次生成される場合、開始ローアドレスは最小ローアドレ
スとなり、最終ローアドレスは最大ローアドレスとな
る。
リコントローラ１０で生成され、バス１６を介して供給
される第１リセット信号ＲＳＴ１に応答して、第２リフ
レッシュバンクアドレスＢＡＮＫ＿ＡＤＤ２を開始アド
レスに初期化する。また、半導体メモリ装置１２、１４
の各々で生成される第２リフレッシュバンクアドレスが
最終アドレスであれば、リフレッシュするローアドレス
の新しい値をリフレッシュローアドレスＲＯＷ＿ＡＤＤ
として生成する。リフレッシュローアドレスＲＯＷ＿Ａ
ＤＤは第２リフレッシュバンクアドレスＢＡＮＫ＿ＡＤ
Ｄ２が最終アドレスに到達したことに応答して、開始ロ
ーアドレスから最終ローアドレスまでの範囲のアドレス
を、所定の順序で順次発生する。ここで、開始ローアド
レス及び最終ローアドレスはワードラインをリフレッシ
ュしようとする順序によって決定される。例えば、開始
ローアドレスから最終ローアドレスの範囲のアドレス
が、リフレッシュローアドレスＲＯＷ＿ＡＤＤとして順
次生成される場合、開始ローアドレスは最小ローアドレ
スとなり、最終ローアドレスは最大ローアドレスとな
る。
【００２０】半導体メモリ装置１２、１４は第２リフレ
ッシュバンクアドレスＢＡＮＫ＿ＡＤＤ２に該当するバ
ンクでリフレッシュローアドレスＲＯＷ＿ＡＤＤに該当
するワードラインをリフレッシュする。同時に、リフレ
ッシュしない他のバンクは、例えばメモリコントローラ
１０の制御によって他の動作を行える。望ましくは、半
導体メモリ装置１２、１４の各々は第２制御部４０、ロ
ーアドレス発生部４２及び第２バンクアドレス発生部４
４を含んで構成される。以下、説明の便宜のために半導
体メモリ装置１２の構成及び動作を説明し、残りの半導
体メモリ装置１４の構成及び動作は半導体メモリ装置１
２の構成と同一であるために、その詳細な説明を省略す
る。
ッシュバンクアドレスＢＡＮＫ＿ＡＤＤ２に該当するバ
ンクでリフレッシュローアドレスＲＯＷ＿ＡＤＤに該当
するワードラインをリフレッシュする。同時に、リフレ
ッシュしない他のバンクは、例えばメモリコントローラ
１０の制御によって他の動作を行える。望ましくは、半
導体メモリ装置１２、１４の各々は第２制御部４０、ロ
ーアドレス発生部４２及び第２バンクアドレス発生部４
４を含んで構成される。以下、説明の便宜のために半導
体メモリ装置１２の構成及び動作を説明し、残りの半導
体メモリ装置１４の構成及び動作は半導体メモリ装置１
２の構成と同一であるために、その詳細な説明を省略す
る。
【００２１】第２制御部４０はメモリコントローラ１０
から印加されるリフレッシュ命令に応答してイネーブル
される第２カウント信号ＣＮＴ２を生成して第２バンク
アドレス発生部４４に出力する。そして、第２バンクア
ドレス発生部４４及びローアドレス発生部４２で発生す
る第２リフレッシュバンクアドレスＢＡＮＫ＿ＡＤＤ２
及びリフレッシュローアドレスＲＯＷ＿ＡＤＤに対応す
るバンクのワードラインをリフレッシュする。また、第
２制御部４０は第２バンクアドレス発生部４４を初期化
するための第２リセット信号ＲＳＴ２を発生する。ここ
で、第２リセット信号ＲＳＴ２は半導体メモリシステム
がパワーオンされる時またはメモリコントローラ１０か
らセルフリフレッシュ終了命令が印加される時に発生す
る。半導体メモリ装置１２はメモリコントローラ１０か
らセルフリフレッシュ命令が印加されれば、所定周期で
第２カウント信号ＣＮＴ２をイネーブルさせる。メモリ
コントローラ１０の制御によって、第２制御部４０は現
時点でリフレッシュ動作が行われていない他のバンクが
リフレッシュ以外の他の動作を行うことを可能にする。
から印加されるリフレッシュ命令に応答してイネーブル
される第２カウント信号ＣＮＴ２を生成して第２バンク
アドレス発生部４４に出力する。そして、第２バンクア
ドレス発生部４４及びローアドレス発生部４２で発生す
る第２リフレッシュバンクアドレスＢＡＮＫ＿ＡＤＤ２
及びリフレッシュローアドレスＲＯＷ＿ＡＤＤに対応す
るバンクのワードラインをリフレッシュする。また、第
２制御部４０は第２バンクアドレス発生部４４を初期化
するための第２リセット信号ＲＳＴ２を発生する。ここ
で、第２リセット信号ＲＳＴ２は半導体メモリシステム
がパワーオンされる時またはメモリコントローラ１０か
らセルフリフレッシュ終了命令が印加される時に発生す
る。半導体メモリ装置１２はメモリコントローラ１０か
らセルフリフレッシュ命令が印加されれば、所定周期で
第２カウント信号ＣＮＴ２をイネーブルさせる。メモリ
コントローラ１０の制御によって、第２制御部４０は現
時点でリフレッシュ動作が行われていない他のバンクが
リフレッシュ以外の他の動作を行うことを可能にする。
【００２２】第２バンクアドレス発生部４４は第２カウ
ント信号ＣＮＴ２に応答して、リフレッシュに用いられ
る第２リフレッシュバンクアドレスＢＡＮＫ＿ＡＤＤ２
を発生し、第２リフレッシュバンクアドレスＢＡＮＫ＿
ＡＤＤ２は第２リセット信号ＲＳＴ２に応答して初期値
に初期化される。前述したように、リフレッシュ命令印
加時に発生する第２リフレッシュバンクアドレスＢＡＮ
Ｋ＿ＡＤＤ２はメモリコントローラ１０内部で発生する
第１リフレッシュバンクアドレスＢＡＮＫ＿ＡＤＤ１と
同一であり、このために第２バンクアドレス発生部４４
と第１バンクアドレス発生部３２とは同一特性を有する
ことが可能である。また、第２バンクアドレス発生部４
４は最終アドレスを発生していれば、次にイネーブルさ
れる第２カウンタ信号ＣＮＴ２に応答して初期化され、
同時に第３カウント信号ＣＮＴ３をローアドレス発生部
４２に発生する。
ント信号ＣＮＴ２に応答して、リフレッシュに用いられ
る第２リフレッシュバンクアドレスＢＡＮＫ＿ＡＤＤ２
を発生し、第２リフレッシュバンクアドレスＢＡＮＫ＿
ＡＤＤ２は第２リセット信号ＲＳＴ２に応答して初期値
に初期化される。前述したように、リフレッシュ命令印
加時に発生する第２リフレッシュバンクアドレスＢＡＮ
Ｋ＿ＡＤＤ２はメモリコントローラ１０内部で発生する
第１リフレッシュバンクアドレスＢＡＮＫ＿ＡＤＤ１と
同一であり、このために第２バンクアドレス発生部４４
と第１バンクアドレス発生部３２とは同一特性を有する
ことが可能である。また、第２バンクアドレス発生部４
４は最終アドレスを発生していれば、次にイネーブルさ
れる第２カウンタ信号ＣＮＴ２に応答して初期化され、
同時に第３カウント信号ＣＮＴ３をローアドレス発生部
４２に発生する。
【００２３】ローアドレス発生部４２は第３カウント信
号ＣＮＴ３に応答してリフレッシュしようとするローア
ドレスをリフレッシュローアドレスＲＯＷ＿ＡＤＤとし
て第２制御部４０に発生する。例えば、ローアドレス発
生部４２がリフレッシュローアドレスを順次昇順に生成
するならば、ローアドレス発生部４２は第３カウンタ信
号ＣＮＴ３に応答してロー１、ロー２、．．．、ロー
（Ｎ−１）、ローＮを示すリフレッシュローアドレスを
順次に発生する。すなわち、１つのワードラインに対し
て割り当てられている全てのバンクを順次リフレッシュ
し、したがって、１つのバンクが長時間リフレッシュに
割当てられることを防止できる。
号ＣＮＴ３に応答してリフレッシュしようとするローア
ドレスをリフレッシュローアドレスＲＯＷ＿ＡＤＤとし
て第２制御部４０に発生する。例えば、ローアドレス発
生部４２がリフレッシュローアドレスを順次昇順に生成
するならば、ローアドレス発生部４２は第３カウンタ信
号ＣＮＴ３に応答してロー１、ロー２、．．．、ロー
（Ｎ−１）、ローＮを示すリフレッシュローアドレスを
順次に発生する。すなわち、１つのワードラインに対し
て割り当てられている全てのバンクを順次リフレッシュ
し、したがって、１つのバンクが長時間リフレッシュに
割当てられることを防止できる。
【００２４】以上のように、メモリコントローラ１０が
半導体メモリ装置１２、１４にリフレッシュ命令を印加
する時、メモリコントローラ１０は半導体メモリ装置１
２、１４と同期され、半導体メモリ装置１２、１４はリ
フレッシュしようとするリフレッシュバンクアドレスを
各々生成する。すなわち、第１リフレッシュバンクアド
レスＢＡＮＫ＿ＡＤＤ１がメモリコントローラ１０で維
持されるとともに、対応する第２リフレッシュバンクア
ドレスＢＡＮＫ＿ＡＤＤ２が半導体メモリ装置１２、１
４の各々で維持されるため、メモリコントローラ１０は
半導体メモリ装置１２、１４の特定バンクをリフレッシ
ュするためにバンクアドレスを印加せずにリフレッシュ
命令だけ印加できる。したがって、メモリコントローラ
１０は第１リフレッシュバンクアドレスＢＡＮＫ＿ＡＤ
Ｄ１を参照して、リフレッシュされない他のバンクアド
レスをアクセスしてリフレッシュ以外の他の動作を制御
できる。そのため、半導体メモリ装置１２、１４の各々
はメモリコントローラ１０の制御によりリフレッシュと
リフレッシュ以外の動作とを同時に行え、メモリ装置の
利用効率を高めることができる。
半導体メモリ装置１２、１４にリフレッシュ命令を印加
する時、メモリコントローラ１０は半導体メモリ装置１
２、１４と同期され、半導体メモリ装置１２、１４はリ
フレッシュしようとするリフレッシュバンクアドレスを
各々生成する。すなわち、第１リフレッシュバンクアド
レスＢＡＮＫ＿ＡＤＤ１がメモリコントローラ１０で維
持されるとともに、対応する第２リフレッシュバンクア
ドレスＢＡＮＫ＿ＡＤＤ２が半導体メモリ装置１２、１
４の各々で維持されるため、メモリコントローラ１０は
半導体メモリ装置１２、１４の特定バンクをリフレッシ
ュするためにバンクアドレスを印加せずにリフレッシュ
命令だけ印加できる。したがって、メモリコントローラ
１０は第１リフレッシュバンクアドレスＢＡＮＫ＿ＡＤ
Ｄ１を参照して、リフレッシュされない他のバンクアド
レスをアクセスしてリフレッシュ以外の他の動作を制御
できる。そのため、半導体メモリ装置１２、１４の各々
はメモリコントローラ１０の制御によりリフレッシュと
リフレッシュ以外の動作とを同時に行え、メモリ装置の
利用効率を高めることができる。
【００２５】一方、図１を参照して、メモリコントロー
ラ１０がセルフリフレッシュ命令を印加すれば、半導体
メモリ装置１２、１４はセルフリフレッシュモードで動
作する。そして、メモリコントローラ１０がセルフリフ
レッシュ終了命令を印加すれば、半導体メモリ装置１
２、１４はセルフリフレッシュモードから抜け出る。こ
のように、半導体メモリ装置１２がセルフリフレッシュ
モードで動作する間、第１制御部３０はリフレッシュ命
令を発生しない。したがって、半導体メモリ装置１２が
セルフリフレッシュモードにある間は第１カウント信号
ＣＮＴ１はイネーブルされず、結局、第１バンクアドレ
ス発生部３２はセルフリフレッシュ命令が発生する前の
アドレス値をそのまま維持する。
ラ１０がセルフリフレッシュ命令を印加すれば、半導体
メモリ装置１２、１４はセルフリフレッシュモードで動
作する。そして、メモリコントローラ１０がセルフリフ
レッシュ終了命令を印加すれば、半導体メモリ装置１
２、１４はセルフリフレッシュモードから抜け出る。こ
のように、半導体メモリ装置１２がセルフリフレッシュ
モードで動作する間、第１制御部３０はリフレッシュ命
令を発生しない。したがって、半導体メモリ装置１２が
セルフリフレッシュモードにある間は第１カウント信号
ＣＮＴ１はイネーブルされず、結局、第１バンクアドレ
ス発生部３２はセルフリフレッシュ命令が発生する前の
アドレス値をそのまま維持する。
【００２６】一方、半導体メモリ装置１２の第２制御部
４０はセルフリフレッシュ命令に応答して、周期的にイ
ネーブルされる第２カウント信号ＣＮＴ２を発生する。
すなわち、第２バンクアドレス発生部４４はセルフリフ
レッシュモードでも第２カウント信号ＣＮＴ２に応答し
て継続的に第２リフレッシュバンクアドレスＢＡＮＫ＿
ＡＤＤ２を発生してセルフリフレッシュを行う。
４０はセルフリフレッシュ命令に応答して、周期的にイ
ネーブルされる第２カウント信号ＣＮＴ２を発生する。
すなわち、第２バンクアドレス発生部４４はセルフリフ
レッシュモードでも第２カウント信号ＣＮＴ２に応答し
て継続的に第２リフレッシュバンクアドレスＢＡＮＫ＿
ＡＤＤ２を発生してセルフリフレッシュを行う。
【００２７】図２は、本発明の実施形態に従い、図１に
示した半導体メモリ装置で行われるセルフリフレッシュ
方法の一例を示すフローチャートである。半導体メモリ
装置１２、１４はメモリコントローラ１０で発生するセ
ルフリフレッシュ命令に応答してセルフリフレッシュモ
ードで動作し、セルフリフレッシュ終了命令に応答して
セルフリフレッシュ動作を終了する。
示した半導体メモリ装置で行われるセルフリフレッシュ
方法の一例を示すフローチャートである。半導体メモリ
装置１２、１４はメモリコントローラ１０で発生するセ
ルフリフレッシュ命令に応答してセルフリフレッシュモ
ードで動作し、セルフリフレッシュ終了命令に応答して
セルフリフレッシュ動作を終了する。
【００２８】以下、図１及び図２を参照して、図１に示
した半導体メモリ装置のセルフリフレッシュ動作を詳細
に説明する。まず、半導体メモリ装置１２、１４はメモ
リコントローラ１０からセルフリフレッシュ命令が印加
されたかどうかを持続的に判断する（ステップ１５
０）。
した半導体メモリ装置のセルフリフレッシュ動作を詳細
に説明する。まず、半導体メモリ装置１２、１４はメモ
リコントローラ１０からセルフリフレッシュ命令が印加
されたかどうかを持続的に判断する（ステップ１５
０）。
【００２９】ステップ１５０で、メモリコントローラ１
０の第１制御部３０でセルフリフレッシュ命令が発生す
れば、半導体メモリ装置１２、１４の各々は第２リフレ
ッシュバンクアドレスＢＡＮＫ＿ＡＤＤ２とリフレッシ
ュローアドレスＲＯＷ＿ＡＤＤとが指示するバンクのワ
ードラインをリフレッシュする（ステップ１５５）。
０の第１制御部３０でセルフリフレッシュ命令が発生す
れば、半導体メモリ装置１２、１４の各々は第２リフレ
ッシュバンクアドレスＢＡＮＫ＿ＡＤＤ２とリフレッシ
ュローアドレスＲＯＷ＿ＡＤＤとが指示するバンクのワ
ードラインをリフレッシュする（ステップ１５５）。
【００３０】ステップ１５５の後に、メモリコントロー
ラ１０からセルフリフレッシュ終了命令が印加されたか
どうかを判断し（ステップ１６０）、セルフリフレッシ
ュ終了命令が印加されていれば、メモリコントローラ１
０は第１リセット信号ＲＳＴ１を発生して第１及び第２
バンクアドレス発生部３２、４４を初期化し（ステップ
１９０）、セルフリフレッシュ動作を終了する。
ラ１０からセルフリフレッシュ終了命令が印加されたか
どうかを判断し（ステップ１６０）、セルフリフレッシ
ュ終了命令が印加されていれば、メモリコントローラ１
０は第１リセット信号ＲＳＴ１を発生して第１及び第２
バンクアドレス発生部３２、４４を初期化し（ステップ
１９０）、セルフリフレッシュ動作を終了する。
【００３１】ステップ１６０でセルフリフレッシュ終了
命令が印加されていなければ、半導体メモリ装置１２は
最終アドレスに該当するバンクがリフレッシュされたか
どうかを判断する（ステップ１６５）。ステップ１６５
で、最終アドレスに該当するバンク、すなわち、最後の
バンクｎがまだリフレッシュされていなければ、半導体
メモリ装置１２は、所定周期でイネーブルされる第２カ
ウント信号ＣＮＴ２に応答して、次にリフレッシュされ
る第２リフレッシュバンクアドレスＢＡＮＫ＿ＡＤＤ２
の新しい値を生成する（ステップ１７０）。一方、ステ
ップ１６５で最終アドレスに該当するバンクがリフレッ
シュされたならば、第２バンクアドレス発生部４４は最
終ローアドレスがリフレッシュされたかどうかを判断す
る（ステップ１７５）。
命令が印加されていなければ、半導体メモリ装置１２は
最終アドレスに該当するバンクがリフレッシュされたか
どうかを判断する（ステップ１６５）。ステップ１６５
で、最終アドレスに該当するバンク、すなわち、最後の
バンクｎがまだリフレッシュされていなければ、半導体
メモリ装置１２は、所定周期でイネーブルされる第２カ
ウント信号ＣＮＴ２に応答して、次にリフレッシュされ
る第２リフレッシュバンクアドレスＢＡＮＫ＿ＡＤＤ２
の新しい値を生成する（ステップ１７０）。一方、ステ
ップ１６５で最終アドレスに該当するバンクがリフレッ
シュされたならば、第２バンクアドレス発生部４４は最
終ローアドレスがリフレッシュされたかどうかを判断す
る（ステップ１７５）。
【００３２】ステップ１７５で、最終ローアドレスがリ
フレッシュされていなければ、第２バンクアドレス発生
部４４はリセットされると同時に第３カウント信号ＣＮ
Ｔ３を発生し、ローアドレス発生部４２は第３カウント
信号ＣＮＴ３に応答してリフレッシュするリフレッシュ
ローアドレスを生成する（ステップ１８０）。一方、ス
テップ１７５で最終ローアドレスがリフレッシュされた
ならば、第２バンクアドレス発生部４４とローアドレス
発生部４２とは各々初期化されて初期アドレス及び初期
ローアドレスを各々発生し（ステップ１８５）、ステッ
プ１５５に戻る。
フレッシュされていなければ、第２バンクアドレス発生
部４４はリセットされると同時に第３カウント信号ＣＮ
Ｔ３を発生し、ローアドレス発生部４２は第３カウント
信号ＣＮＴ３に応答してリフレッシュするリフレッシュ
ローアドレスを生成する（ステップ１８０）。一方、ス
テップ１７５で最終ローアドレスがリフレッシュされた
ならば、第２バンクアドレス発生部４４とローアドレス
発生部４２とは各々初期化されて初期アドレス及び初期
ローアドレスを各々発生し（ステップ１８５）、ステッ
プ１５５に戻る。
【００３３】図３は、図１に示された半導体メモリ装置
１２がセルフリフレッシュモードで動作する前後におけ
る、第１及び第２バンクアドレス発生部３２、４４の動
作を説明するための図面である。図３を参照して、第１
及び第３区間Ｔ１、Ｔ３はリフレッシュ命令に応答して
リフレッシュする区間であり、第２区間Ｔ２はセルフリ
フレッシュ命令に応答してセルフリフレッシュする区間
である。
１２がセルフリフレッシュモードで動作する前後におけ
る、第１及び第２バンクアドレス発生部３２、４４の動
作を説明するための図面である。図３を参照して、第１
及び第３区間Ｔ１、Ｔ３はリフレッシュ命令に応答して
リフレッシュする区間であり、第２区間Ｔ２はセルフリ
フレッシュ命令に応答してセルフリフレッシュする区間
である。
【００３４】図１及び図３を参照して、第１区間Ｔ１の
リフレッシュ区間では第１及び第２バンクアドレス発生
部３２、４４は互いに同期して動作し、したがって、図
３に示すように第１及び第２リフレッシュバンクアドレ
スＢＡＮＫ＿ＡＤＤ１、ＢＡＮＫ＿ＡＤＤ２はいずれも
バンク４のアドレスを示す。しかし、メモリコントロー
ラ１０からセルフリフレッシュ命令が発生すれば、半導
体メモリ装置１２はセルフリフレッシュモードになる。
このように、半導体メモリ装置１２がセルフリフレッシ
ュモードにある第２区間Ｔ２では、リフレッシュ命令が
発生しないために、第１バンクアドレス発生部３２はセ
ルフリフレッシュ命令が印加される前の第１リフレッシ
ュバンクアドレスをそのまま維持する。一方、第２バン
クアドレス発生部４４は第２制御部４０が所定周期で生
成する第２カウンタ信号ＣＮＴ２に応答して第２リフレ
ッシュバンクアドレスを発生し続ける。そして、メモリ
コントローラ１０でセルフリフレッシュ終了命令が発生
すると、メモリコントローラ１０及び半導体メモリ装置
１２はセルフリフレッシュ終了命令に応答して第１及び
第２リセット信号ＲＳＴ１、ＲＳＴ２を発生し、第１及
び第２バンクアドレス発生部３２、４４を初期化させ
る。図３に示すように、セルフリフレッシュモードから
抜け出た第３区間Ｔ３で、第１及び第２バンクアドレス
発生部３２、４４は初期化されて、初期アドレス（図３
では例えば、バンク０を初期アドレスとする）を第１及
び第２リフレッシュバンクアドレスＢＡＮＫ＿ＡＤＤ
１、ＢＡＮＫ＿ＡＤＤ２として発生する。
リフレッシュ区間では第１及び第２バンクアドレス発生
部３２、４４は互いに同期して動作し、したがって、図
３に示すように第１及び第２リフレッシュバンクアドレ
スＢＡＮＫ＿ＡＤＤ１、ＢＡＮＫ＿ＡＤＤ２はいずれも
バンク４のアドレスを示す。しかし、メモリコントロー
ラ１０からセルフリフレッシュ命令が発生すれば、半導
体メモリ装置１２はセルフリフレッシュモードになる。
このように、半導体メモリ装置１２がセルフリフレッシ
ュモードにある第２区間Ｔ２では、リフレッシュ命令が
発生しないために、第１バンクアドレス発生部３２はセ
ルフリフレッシュ命令が印加される前の第１リフレッシ
ュバンクアドレスをそのまま維持する。一方、第２バン
クアドレス発生部４４は第２制御部４０が所定周期で生
成する第２カウンタ信号ＣＮＴ２に応答して第２リフレ
ッシュバンクアドレスを発生し続ける。そして、メモリ
コントローラ１０でセルフリフレッシュ終了命令が発生
すると、メモリコントローラ１０及び半導体メモリ装置
１２はセルフリフレッシュ終了命令に応答して第１及び
第２リセット信号ＲＳＴ１、ＲＳＴ２を発生し、第１及
び第２バンクアドレス発生部３２、４４を初期化させ
る。図３に示すように、セルフリフレッシュモードから
抜け出た第３区間Ｔ３で、第１及び第２バンクアドレス
発生部３２、４４は初期化されて、初期アドレス（図３
では例えば、バンク０を初期アドレスとする）を第１及
び第２リフレッシュバンクアドレスＢＡＮＫ＿ＡＤＤ
１、ＢＡＮＫ＿ＡＤＤ２として発生する。
【００３５】すなわち、半導体メモリ装置１２がセルフ
リフレッシュモードで動作する間に第１及び第２バンク
アドレス発生部３２、４４は同期されずに相異なるリフ
レッシュバンクアドレスを発生する。そして、セルフリ
フレッシュモードを抜け出ると、第１及び第２バンクア
ドレス発生部３２、４４が同時にリセットされることに
よって、マニュアル受動リフレッシュモードで第１及び
第２バンクアドレス発生部３２、４４が同期される。
リフレッシュモードで動作する間に第１及び第２バンク
アドレス発生部３２、４４は同期されずに相異なるリフ
レッシュバンクアドレスを発生する。そして、セルフリ
フレッシュモードを抜け出ると、第１及び第２バンクア
ドレス発生部３２、４４が同時にリセットされることに
よって、マニュアル受動リフレッシュモードで第１及び
第２バンクアドレス発生部３２、４４が同期される。
【００３６】なお、上述した説明では、第１及び第２リ
フレッシュバンクアドレスＢＡＮＫ＿ＡＤＤ１、ＢＡＮ
Ｋ＿ＡＤＤ２は１つのバンクをアクセスするものとして
説明したが、２つ以上のバンクにアクセスすることが可
能である。すなわち、複数のバンクがいくつかのグルー
プに分割された場合、第１及び第２リフレッシュバンク
アドレスＢＡＮＫ＿ＡＤＤ１、ＢＡＮＫ＿ＡＤＤ２はこ
れらグループの各々をアクセスするためのアドレスとし
て使用できる。このようにして、各グループを構成する
複数のバンクを同時にアクセスするとともにリフレッシ
ュすることができる。
フレッシュバンクアドレスＢＡＮＫ＿ＡＤＤ１、ＢＡＮ
Ｋ＿ＡＤＤ２は１つのバンクをアクセスするものとして
説明したが、２つ以上のバンクにアクセスすることが可
能である。すなわち、複数のバンクがいくつかのグルー
プに分割された場合、第１及び第２リフレッシュバンク
アドレスＢＡＮＫ＿ＡＤＤ１、ＢＡＮＫ＿ＡＤＤ２はこ
れらグループの各々をアクセスするためのアドレスとし
て使用できる。このようにして、各グループを構成する
複数のバンクを同時にアクセスするとともにリフレッシ
ュすることができる。
【００３７】（第２の実施形態）図４は、メモリコント
ローラ２０と複数の半導体メモリモジュール２２、２４
とがメモリバス２６を通じて連結されている、本発明の
第２の実施形態によるメモリシステムを概略的に示すブ
ロック図である。ここで、メモリモジュール２２、２４
は、複数の半導体メモリ装置（図示せず）を含んで構成
され、半導体メモリ装置の各々は図１に示された半導体
メモリ装置１２と同じ構成を有し、同じ動作を行う。し
たがって、その詳細な説明を省略する。
ローラ２０と複数の半導体メモリモジュール２２、２４
とがメモリバス２６を通じて連結されている、本発明の
第２の実施形態によるメモリシステムを概略的に示すブ
ロック図である。ここで、メモリモジュール２２、２４
は、複数の半導体メモリ装置（図示せず）を含んで構成
され、半導体メモリ装置の各々は図１に示された半導体
メモリ装置１２と同じ構成を有し、同じ動作を行う。し
たがって、その詳細な説明を省略する。
【００３８】図４に示されたメモリシステムによれば、
メモリコントローラ２０はバンクアドレスを印加するこ
となく、リフレッシュ命令のみを印加して特定バンクを
選択的にリフレッシュでき、リフレッシュされない他の
バンクをアクセスしてリフレッシュ以外の他の動作を制
御できる。その結果、複数のバンクを含む半導体メモリ
装置において、リフレッシュ動作が実行されていないバ
ンクがリフレッシュ以外の動作を実行することが可能で
あり、半導体メモリ装置の利用効率が向上する。
メモリコントローラ２０はバンクアドレスを印加するこ
となく、リフレッシュ命令のみを印加して特定バンクを
選択的にリフレッシュでき、リフレッシュされない他の
バンクをアクセスしてリフレッシュ以外の他の動作を制
御できる。その結果、複数のバンクを含む半導体メモリ
装置において、リフレッシュ動作が実行されていないバ
ンクがリフレッシュ以外の動作を実行することが可能で
あり、半導体メモリ装置の利用効率が向上する。
【００３９】以上、本発明をその好適な実施形態に関し
て図示及び説明してきた。ここで特定の用語が使われた
が、これは単に本発明を説明するための目的で使われた
ものであって、意味の限定や特許請求の範囲に記載され
た本発明の範囲を制限するために使われたものではな
い。したがって当業者であればこれより多様な変形及び
均等な他の実施形態が可能であるという点を理解でき
る。したがって、本発明の真の技術的保護範囲は特許請
求の範囲の技術的思想により決まらねばならない。
て図示及び説明してきた。ここで特定の用語が使われた
が、これは単に本発明を説明するための目的で使われた
ものであって、意味の限定や特許請求の範囲に記載され
た本発明の範囲を制限するために使われたものではな
い。したがって当業者であればこれより多様な変形及び
均等な他の実施形態が可能であるという点を理解でき
る。したがって、本発明の真の技術的保護範囲は特許請
求の範囲の技術的思想により決まらねばならない。
【００４０】
【発明の効果】前述したように、半導体メモリの利用効
率を高める本発明によるメモリシステム及び前記半導体
メモリのリフレッシュ方法によれば、メモリコントロー
ラはバンクアドレスを印加せずにリフレッシュ命令だけ
印加して特定バンクを選択的にリフレッシュでき、リフ
レッシュしない他のバンクをアクセスしてリフレッシュ
以外の動作を制御できる。その結果、複数のバンクを含
む半導体メモリ装置において、リフレッシュ動作が実行
されていないバンクがリフレッシュ以外の動作を実行す
ることが可能であり、半導体メモリ装置の利用効率が向
上する。
率を高める本発明によるメモリシステム及び前記半導体
メモリのリフレッシュ方法によれば、メモリコントロー
ラはバンクアドレスを印加せずにリフレッシュ命令だけ
印加して特定バンクを選択的にリフレッシュでき、リフ
レッシュしない他のバンクをアクセスしてリフレッシュ
以外の動作を制御できる。その結果、複数のバンクを含
む半導体メモリ装置において、リフレッシュ動作が実行
されていないバンクがリフレッシュ以外の動作を実行す
ることが可能であり、半導体メモリ装置の利用効率が向
上する。
【図１】本発明の第１の実施形態に係るメモリシステム
を概略的に示すブロック図である。
を概略的に示すブロック図である。
【図２】図１のメモリシステムで行われるセルフリフレ
ッシュ方法の一例を示すフローチャートである。
ッシュ方法の一例を示すフローチャートである。
【図３】図１に示す半導体メモリ装置１２がセルフリフ
レッシュモードで動作する前後における、リフレッシュ
バンクアドレスの発生を説明するための図面である。
レッシュモードで動作する前後における、リフレッシュ
バンクアドレスの発生を説明するための図面である。
【図４】本発明の第２の実施形態に係るメモリシステム
を概略的に示すブロック図である。
を概略的に示すブロック図である。
１０ メモリコントローラ
１２、１４ 半導体メモリ装置
１６ メモリバス
３０ 第１制御部
３２ 第１バンクアドレス発生部
４０ 第２制御部
４２ ローアドレス発生部
４４ 第２バンクアドレス発生部
Claims (23)
- 【請求項１】 各々複数のバンクよりなり、リフレッシ
ュ命令に応答して次にリフレッシュされるバンクのアド
レス及びリフレッシュされるワードラインのアドレスを
第１リフレッシュバンクアドレス及びリフレッシュロー
アドレスとして生成し、前記第１リフレッシュバンクア
ドレス及び前記リフレッシュローアドレスに対応するバ
ンクのワードラインをリフレッシュする複数の半導体メ
モリ装置と、 前記複数の半導体メモリ装置にリフレッシュ命令を発生
し、前記リフレッシュ命令に応答して前記第１リフレッ
シュバンクアドレスと同じアドレスの第２リフレッシュ
バンクアドレスを生成するメモリコントローラとを含む
ことを特徴とする半導体メモリシステム。 - 【請求項２】 前記メモリコントローラは前記第２リフ
レッシュバンクアドレスに基づいて、リフレッシュされ
ないバンクの動作制御のための命令を前記複数の半導体
メモリ装置に印加することを特徴とする請求項１に記載
の半導体メモリシステム。 - 【請求項３】 前記複数の半導体メモリ装置の各々は、 前記リフレッシュ命令に応答して前記第１リフレッシュ
バンクアドレスを生成し、前記第１リフレッシュバンク
アドレスが最終アドレスに到達した場合、前記リフレッ
シュ命令に応答して前記第１リフレッシュバンクアドレ
スを初期アドレスに初期化すると同時に前記リフレッシ
ュローアドレスを生成することを特徴とする請求項１に
記載の半導体メモリシステム。 - 【請求項４】 前記メモリコントローラは、 第１カウント信号に応答して前記第２リフレッシュバン
クアドレスを発生する第１バンクアドレス発生部と、 前記リフレッシュ命令に応答してイネーブルされる前記
第１カウント信号を発生するとともに、前記第２リフレ
ッシュバンクアドレスを参照して前記多数の半導体メモ
リ装置に前記リフレッシュされないバンクの動作制御の
ための命令を印加する第１制御部とを含むことを特徴と
する請求項１に記載の半導体メモリシステム。 - 【請求項５】 前記第１制御部は前記半導体メモリ装置
にセルフリフレッシュ命令及びセルフリフレッシュ終了
命令を発生し、前記セルフリフレッシュ終了命令に応答
して前記第２リフレッシュバンクアドレスを初期アドレ
スに初期化する第１リセット信号を前記第１バンクアド
レス発生部に発生し、 前記複数のメモリ装置の各々は、前記セルフリフレッシ
ュ命令が印加されれば所定周期で前記第１リフレッシュ
バンクアドレスを発生し、前記第１リセット信号に応答
して前記第１リフレッシュバンクアドレスを前記初期ア
ドレスに初期化することを特徴とする請求項４に記載の
半導体メモリシステム。 - 【請求項６】 前記複数の半導体メモリ装置の各々は、 第２カウント信号に応答して前記第１リフレッシュバン
クアドレスを発生し、前記第２カウント信号に応答して
前記第１リフレッシュバンクアドレスが前記最終アドレ
スから前記初期アドレスに初期化されればイネーブルさ
れる第３カウント信号を発生する第２バンクアドレス発
生部と、 前記第３カウント信号に応答して前記リフレッシュロー
アドレスを発生するローアドレス発生部と、 前記リフレッシュ命令に応答してイネーブルされる前記
第２カウント信号を発生し、前記第１リフレッシュバン
クアドレス及び前記リフレッシュローアドレスに該当す
るバンクのワードラインをリフレッシュし、前記メモリ
コントローラから印加される命令によってリフレッシュ
を遂行しない他のバンクの動作を制御する第２制御部と
を含むことを特徴とする請求項１に記載の半導体メモリ
システム。 - 【請求項７】 前記第２制御部は前記メモリコントロー
ラから印加される前記セルフリフレッシュ命令に応答し
て所定の周期で前記第２カウント信号を提供し、前記セ
ルフリフレッシュ終了命令が印加されれば前記第１リフ
レッシュバンクアドレスを前記初期アドレスに初期化さ
せることを特徴とする請求項６に記載の半導体メモリシ
ステム。 - 【請求項８】 前記複数のバンクは２つ以上のグループ
に分割され、前記第１及び第２リフレッシュバンクアド
レスは前記グループのバンクをアクセスするためのアド
レスであることを特徴とする請求項１に記載の半導体メ
モリシステム。 - 【請求項９】 各々複数のバンク及びメモリコントロー
ラを具備する半導体メモリ装置のリフレッシュ方法にお
いて、 （ａ）前記メモリコントローラからリフレッシュ命令が
発生すると、リフレッシュしようとするバンクのアドレ
スを前記メモリコントローラは第１リフレッシュバンク
アドレスとして、前記半導体メモリ装置は第２リフレッ
シュバンクアドレスとして各々生成するステップと、 （ｂ）前記半導体メモリ装置は前記第２リフレッシュバ
ンクアドレスに対応するバンクをリフレッシュするステ
ップを有することを特徴とする半導体メモリ装置のリフ
レッシュ方法。 - 【請求項１０】 前記メモリコントローラは、前記第１
リフレッシュバンクアドレスを参照して、現在リフレッ
シュが行われていないバンクに、リフレッシュ命令では
ない制御命令を印加するステップをさらに含むことを特
徴とする請求項９に記載の半導体メモリ装置のリフレッ
シュ方法。 - 【請求項１１】 前記メモリコントローラが前記半導体
メモリ装置にセルフリフレッシュ命令を印加すると、前
記半導体メモリ装置が前記第２リフレッシュバンクアド
レスを所定周期で生成するステップと、 前記メモリコントローラが前記半導体メモリ装置にセル
フリフレッシュ終了命令を印加すると、前記メモリコン
トローラは前記第１リフレッシュバンクアドレスを、前
記半導体メモリ装置は前記第２リフレッシュバンクアド
レスを各々初期化するステップとをさらに含むことを特
徴とする請求項９に記載の半導体メモリ装置のリフレッ
シュ方法。 - 【請求項１２】 各々複数のバンクを具備する複数の半
導体メモリ装置と前記半導体メモリ装置を制御するメモ
リコントローラとを具備し、前記メモリコントローラと
前記半導体メモリ装置の各々は前記メモリコントローラ
で発生するリフレッシュ命令に応答してリフレッシュし
ようとするバンクのアドレスを示すリフレッシュバンク
アドレスを生成するメモリシステムにおける、前記半導
体メモリ装置のリフレッシュ方法において、 （ａ）前記リフレッシュバンクアドレスとリフレッシュ
しようとするリフレッシュローアドレスに該当するバン
クのワードラインをリフレッシュするステップと、 （ｂ）最終アドレスに対応するバンクがリフレッシュさ
れるかどうかを判断するステップと、 （ｃ）前記ステップ（ｂ）で前記最終アドレスのバンク
がまだリフレッシュされていなければ、前記リフレッシ
ュ命令に応答して次にリフレッシュするリフレッシュバ
ンクアドレスを生成して前記ステップ（ａ）に進行する
ステップと、 （ｄ）前記ステップ（ｂ）で前記最終アドレスのバンク
がリフレッシュされていれば、最終ローアドレスがリフ
レッシュされたかどうかを判断するステップと、 （ｅ）前記ステップ（ｄ）で前記最終ローアドレスがリ
フレッシュされていなければ、前記リフレッシュ命令に
応答して前記リフレッシュバンクアドレスを前記初期ア
ドレスに初期化して前記ステップ（ａ）に進行するステ
ップと、 （ｆ）前記ステップ（ｄ）で前記最終ローアドレスがリ
フレッシュされたと判断されれば、前記リフレッシュ命
令に応答して前記リフレッシュバンクアドレスを前記初
期アドレスに、前記リフレッシュローアドレスを前記初
期ローアドレスに初期化して前記ステップ（ａ）に進行
するステップとよりなることを特徴とするリフレッシュ
方法。 - 【請求項１３】前記複数のバンクは２つ以上のグループ
に分割され、、前記リフレッシュバンクアドレスは前記
グループのバンクをアクセスするためのアドレスである
ことを特徴とする請求項１２に記載のリフレッシュ方
法。 - 【請求項１４】 前記メモリコントローラは前記リフレ
ッシュバンクアドレスを参照して、リフレッシュが行わ
れないバンクの動作制御命令を前記半導体メモリ装置に
印加するステップをさらに含むことを特徴とする請求項
１２に記載のリフレッシュ方法。 - 【請求項１５】 （ｇ）前記メモリコントローラからの
セルフリフレッシュ命令によって、前記リフレッシュバ
ンクアドレスと前記リフレッシュローアドレスとが示す
バンクのワードラインをリフレッシュするステップと、 （ｈ）前記メモリコントローラから前記セルフリフレッ
シュ終了命令が印加されたかどうかを判断するステップ
と、 （ｉ）前記ステップ（ｈ）で前記セルフリフレッシュ終
了命令が印加されていなければ、前記最終アドレスのバ
ンクがリフレッシュされるかどうかを判断するステップ
と、 （ｊ）前記ステップ（ｉ）で前記最終アドレスのバンク
がリフレッシュされていなければ、次にセルフリフレッ
シュするバンクのアドレスを前記リフレッシュバンクア
ドレスとして生成して前記ステップ（ｇ）に進行するス
テップと、 （ｋ）前記ステップ（ｉ）で前記最終アドレスのバンク
がリフレッシュされたならば、最終ローアドレスがリフ
レッシュされたかどうかを判断するステップと、 （ｌ）前記ステップ（ｋ）で前記最終ローアドレスがリ
フレッシュされていなければ、前記リフレッシュバンク
アドレスを前記初期アドレスに初期化し、セルフリフレ
ッシュするローアドレスを前記リフレッシュローアドレ
スとして生成して前記ステップ（ｇ）に進行するステッ
プと、 （ｍ）前記ステップ（ｋ）で前記最終ローアドレスがリ
フレッシュされたならば、前記リフレッシュバンクアド
レスを前記初期アドレスに、前記リフレッシュローアド
レスを前記初期ローアドレスに初期化して前記ステップ
（ｇ）に進行するステップと、 （ｎ）前記ステップ（ｈ）で前記セルフリフレッシュ終
了命令が発生したならば、前記リフレッシュバンクアド
レスを前記初期アドレスに初期化するステップとをさら
に含むことを特徴とする請求項１２に記載のリフレッシ
ュ方法。 - 【請求項１６】 複数のバンクより構成されたメモリ装
置がリフレッシュ及びリフレッシュ以外の動作を同時に
行えるように制御するメモリ装置制御方法において、 （ａ）リフレッシュするバンクのアドレスは提供せず
に、前記メモリ装置のリフレッシュ動作を初期化するリ
フレッシュ命令を前記メモリ装置に提供するステップ
と、 （ｂ）次にリフレッシュを遂行しないバンクのうち少な
くとも一つのバンクを制御するための少なくとも一つの
リフレッシュ以外の命令を前記メモリ装置に提供するス
テップとを含むことを特徴とするメモリ装置制御方法。 - 【請求項１７】 前記複数のバンクのリフレッシュ動作
は所定の順序によって進行し、 （ｃ）前記メモリ装置で次にリフレッシュするバンクの
アドレスをリフレッシュバンクアドレスとして内部的に
生成するステップと、 （ｄ）前記メモリ装置で次にリフレッシュバンクのアド
レスをシャドーアドレスとして外部的に生成するステッ
プをさらに含み、 前記ステップ（ｂ）でリフレッシュ以外の命令を印加す
るバンクのアドレスは前記リフレッシュバンクアドレス
を参照して決定することを特徴とする請求項１６に記載
のメモリ装置制御方法。 - 【請求項１８】 前記ステップ（ｃ）及び前記ステップ
（ｄ）は実質的に同時に行われることを特徴とする請求
項１７に記載のメモリ装置制御方法。 - 【請求項１９】 前記ステップ（ｃ）のアドレス発生方
法は、前記ステップ（ｄ）のアドレス発生方法と実質的
に同じ方法を利用することを特徴とする請求項１７に記
載のメモリ装置制御方法。 - 【請求項２０】 複数のバンクよりなるメモリ装置と、 前記メモリ装置を制御するメモリコントローラとを含
み、 前記メモリコントローラは、 前記メモリ装置のリフレッシュ動作を初期化して前記複
数のバンクが順次リフレッシュ動作を行うように制御す
るリフレッシュ命令を、リフレッシュを遂行する初期バ
ンクアドレスなしに前記メモリ装置に提供し、 前記メモリ装置でリフレッシュを行わない少なくとも一
つのバンクで少なくとも一つのリフレッシュ以外の命令
を前記メモリ装置に提供して、前記メモリ装置がリフレ
ッシュ動作とリフレッシュ以外の動作とを実質的に同一
に遂行できるように制御することを特徴とするメモリシ
ステム。 - 【請求項２１】 前記複数のバンクのリフレッシュは所
定の順序によって遂行され、 前記メモリ装置は次にリフレッシュされるバンクアドレ
スを生成し、 前記メモリコントローラは前記次にリフレッシュされる
バンクアドレスに対応するアドレスを生成し、 前記メモリコントローラは前記次にリフレッシュされる
バンクアドレスに対応するアドレスを参照してリフレッ
シュ以外の動作を遂行するバンクのアドレスを決定でき
ることを特徴とする請求項２０に記載のメモリシステ
ム。 - 【請求項２２】 前記メモリ装置は、前記次にリフレッ
シュされるバンクアドレスを前記メモリコントローラに
より生成される前記次にリフレッシュされるバンクアド
レスに対応するアドレスと実質的に同時に生成すること
を特徴とする請求項２１に記載のメモリシステム。 - 【請求項２３】 前記メモリ装置は、前記メモリコント
ローラが前記次にリフレッシュされるバンクアドレスに
対応するアドレスを生成する方法と実質的に同じ方法で
前記次にリフレッシュされるバンクアドレスを生成する
ことを特徴とする請求項２１に記載のメモリシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-037051 | 2001-06-27 | ||
| KR10-2001-0037051A KR100429872B1 (ko) | 2001-06-27 | 2001-06-27 | 반도체 메모리 장치의 이용 효율을 높이는 메모리 시스템및 상기 반도체 메모리 장치의 리프레쉬 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003016782A true JP2003016782A (ja) | 2003-01-17 |
| JP3881289B2 JP3881289B2 (ja) | 2007-02-14 |
Family
ID=19711406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002188180A Expired - Fee Related JP3881289B2 (ja) | 2001-06-27 | 2002-06-27 | 半導体メモリ装置の利用効率を高めるメモリシステム及び半導体メモリ装置のリフレッシュ方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6570803B2 (ja) |
| JP (1) | JP3881289B2 (ja) |
| KR (1) | KR100429872B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7180809B2 (en) | 2004-12-30 | 2007-02-20 | Hynix Semiconductor Inc. | Refresh control circuit of pseudo SRAM |
| US7263021B2 (en) | 2005-03-31 | 2007-08-28 | Hynix Semiconductor Inc. | Refresh circuit for use in semiconductor memory device and operation method thereof |
| JP2008500679A (ja) * | 2004-05-27 | 2008-01-10 | クゥアルコム・インコーポレイテッド | 揮発性メモリについて、指示されたバンクをリフレッシュする方法及びシステム |
| JP2008525942A (ja) * | 2004-12-28 | 2008-07-17 | クゥアルコム・インコーポレイテッド | 有向自動リフレッシュ同期 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1408510A3 (en) * | 2002-05-17 | 2005-05-18 | Matsushita Electric Industrial Co., Ltd. | Memory control apparatus, method and program |
| KR100543914B1 (ko) * | 2003-04-30 | 2006-01-23 | 주식회사 하이닉스반도체 | 리프레쉬 동작시 피크 전류를 줄일 수 있는 반도체 메모리장치 |
| US7366819B2 (en) * | 2004-02-11 | 2008-04-29 | Infineon Technologies Ag | Fast unaligned cache access system and method |
| US7296134B2 (en) * | 2004-02-11 | 2007-11-13 | Infineon Technologies Ag | Fast unaligned memory access system and method |
| US7099221B2 (en) * | 2004-05-06 | 2006-08-29 | Micron Technology, Inc. | Memory controller method and system compensating for memory cell data losses |
| US7184350B2 (en) * | 2004-05-27 | 2007-02-27 | Qualcomm Incorporated | Method and system for providing independent bank refresh for volatile memories |
| KR20050112973A (ko) * | 2004-05-28 | 2005-12-01 | 삼성전자주식회사 | 다중 쓰레드 파이프라인 버스 시스템의 메모리 컨트롤러및 메모리 제어 방법 |
| US7116602B2 (en) * | 2004-07-15 | 2006-10-03 | Micron Technology, Inc. | Method and system for controlling refresh to avoid memory cell data losses |
| US7230850B2 (en) * | 2004-08-31 | 2007-06-12 | Micron Technology, Inc. | User configurable commands for flash memory |
| US7275131B2 (en) * | 2004-12-22 | 2007-09-25 | International Business Machines Corporation | Cache refresh algorithm and method |
| US7565479B2 (en) * | 2005-08-04 | 2009-07-21 | Rambus Inc. | Memory with refresh cycle donation to accommodate low-retention-storage rows |
| US7433261B2 (en) * | 2005-10-17 | 2008-10-07 | Infineon Technologies Ag | Directed auto-refresh for a dynamic random access memory |
| US20070086261A1 (en) * | 2005-10-17 | 2007-04-19 | Freebern Margaret C | Directed auto-refresh for a dynamic random access memory |
| JP4912718B2 (ja) * | 2006-03-30 | 2012-04-11 | 富士通セミコンダクター株式会社 | ダイナミック型半導体メモリ |
| US7894289B2 (en) | 2006-10-11 | 2011-02-22 | Micron Technology, Inc. | Memory system and method using partial ECC to achieve low power refresh and fast access to data |
| US7900120B2 (en) * | 2006-10-18 | 2011-03-01 | Micron Technology, Inc. | Memory system and method using ECC with flag bit to identify modified data |
| KR100803005B1 (ko) * | 2006-10-26 | 2008-02-14 | 삼성전자주식회사 | 메모리 인터페이싱 방법과 장치 |
| US8024513B2 (en) * | 2007-12-04 | 2011-09-20 | International Business Machines Corporation | Method and system for implementing dynamic refresh protocols for DRAM based cache |
| US8108609B2 (en) * | 2007-12-04 | 2012-01-31 | International Business Machines Corporation | Structure for implementing dynamic refresh protocols for DRAM based cache |
| KR101190680B1 (ko) | 2010-08-30 | 2012-10-16 | 에스케이하이닉스 주식회사 | 리프레시 제어회로 및 그를 이용한 반도체 메모리 장치 |
| KR101993794B1 (ko) | 2012-06-14 | 2019-06-27 | 삼성전자주식회사 | 메모리 장치, 이의 동작 방법, 및 이를 포함하는 메모리 시스템 |
| US8874973B2 (en) * | 2012-10-26 | 2014-10-28 | Lsi Corporation | Methods and structure to assure data integrity in a storage device cache in the presence of intermittent failures of cache memory subsystem |
| US9286964B2 (en) * | 2012-12-21 | 2016-03-15 | Intel Corporation | Method, apparatus and system for responding to a row hammer event |
| KR102373544B1 (ko) | 2015-11-06 | 2022-03-11 | 삼성전자주식회사 | 요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법 |
| US10318187B2 (en) * | 2016-08-11 | 2019-06-11 | SK Hynix Inc. | Memory controller and memory system including the same |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS586232B2 (ja) * | 1977-09-21 | 1983-02-03 | 株式会社日立製作所 | メモリ装置 |
| JPH04149892A (ja) * | 1990-10-11 | 1992-05-22 | Fujitsu Ltd | メモリ制御方法 |
| KR950014089B1 (ko) * | 1993-11-08 | 1995-11-21 | 현대전자산업주식회사 | 동기식 디램의 히든 셀프 리프레쉬 방법 및 장치 |
| JPH09180442A (ja) * | 1995-12-25 | 1997-07-11 | Fujitsu Ltd | 揮発性メモリ装置及びそのリフレッシュ方法 |
| US5627791A (en) * | 1996-02-16 | 1997-05-06 | Micron Technology, Inc. | Multiple bank memory with auto refresh to specified bank |
| JPH10247384A (ja) * | 1997-03-03 | 1998-09-14 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JPH1166843A (ja) * | 1997-08-08 | 1999-03-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5999481A (en) * | 1997-08-22 | 1999-12-07 | Micron Technology, Inc. | Method and apparatus for controlling the operation of an integrated circuit responsive to out-of-synchronism control signals |
| JP3490887B2 (ja) * | 1998-03-05 | 2004-01-26 | シャープ株式会社 | 同期型半導体記憶装置 |
-
2001
- 2001-06-27 KR KR10-2001-0037051A patent/KR100429872B1/ko active IP Right Grant
-
2002
- 2002-05-22 US US10/151,877 patent/US6570803B2/en not_active Expired - Lifetime
- 2002-06-27 JP JP2002188180A patent/JP3881289B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008500679A (ja) * | 2004-05-27 | 2008-01-10 | クゥアルコム・インコーポレイテッド | 揮発性メモリについて、指示されたバンクをリフレッシュする方法及びシステム |
| JP4699455B2 (ja) * | 2004-05-27 | 2011-06-08 | クゥアルコム・インコーポレイテッド | 揮発性メモリについて、指示されたバンクをリフレッシュする方法及びシステム |
| JP2008525942A (ja) * | 2004-12-28 | 2008-07-17 | クゥアルコム・インコーポレイテッド | 有向自動リフレッシュ同期 |
| JP2012089231A (ja) * | 2004-12-28 | 2012-05-10 | Qualcomm Inc | 有向自動リフレッシュ同期 |
| JP2016006713A (ja) * | 2004-12-28 | 2016-01-14 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 有向自動リフレッシュ同期 |
| JP2017117510A (ja) * | 2004-12-28 | 2017-06-29 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 有向自動リフレッシュ同期 |
| US7180809B2 (en) | 2004-12-30 | 2007-02-20 | Hynix Semiconductor Inc. | Refresh control circuit of pseudo SRAM |
| US7336555B2 (en) * | 2004-12-30 | 2008-02-26 | Hynix Semiconductor Inc. | Refresh control circuit of pseudo SRAM |
| US7263021B2 (en) | 2005-03-31 | 2007-08-28 | Hynix Semiconductor Inc. | Refresh circuit for use in semiconductor memory device and operation method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US6570803B2 (en) | 2003-05-27 |
| KR20030001710A (ko) | 2003-01-08 |
| KR100429872B1 (ko) | 2004-05-04 |
| JP3881289B2 (ja) | 2007-02-14 |
| US20030007406A1 (en) | 2003-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003016782A (ja) | 半導体メモリ装置の利用効率を高めるメモリシステム及び半導体メモリ装置のリフレッシュ方法 | |
| JP6396515B2 (ja) | 有向自動リフレッシュ同期 | |
| KR100615608B1 (ko) | 셀프 리프레쉬 모드에서 오토 리프레쉬를 수행하는 반도체메모리 장치 | |
| KR100608370B1 (ko) | 메모리 장치의 리프레쉬 수행 방법 | |
| EP1749300B1 (en) | Method and system for providing directed bank refresh for volatile memories | |
| EP1751769B1 (en) | Method and system for providing seamless self-refresh for directed bank refresh in volatile memories | |
| JPH0218780A (ja) | リフレッシュ回路 | |
| KR19990078379A (ko) | 디코딩 오토리프레시 모드를 가지는 디램 | |
| US20050268024A1 (en) | Memory controller for use in multi-thread pipeline bus system and memory control method | |
| JP2003007054A (ja) | 半導体記憶装置 | |
| US20020001894A1 (en) | Semiconductor memory device for reducing power consumption during refresh | |
| US20050213408A1 (en) | Ripple refresh circuit and method for sequentially refreshing a semiconductor memory system | |
| CN109767797A (zh) | 伪静态随机存取存储器及其刷新的方法 | |
| CN102855925A (zh) | 自我刷新控制电路和包含自我刷新控制电路的存储器 | |
| US8750067B2 (en) | Semiconductor device having reset function | |
| KR100652380B1 (ko) | 버퍼를 이용하여 리프레쉬하는 메모리 장치 및 그 방법 | |
| KR100396894B1 (ko) | 버스 효율을 향상시키는 메모리 시스템 및 반도체 메모리장치와 상기 반도체 메모리 장치의 리프레쉬 방법 | |
| JP2003217279A (ja) | 分割されたセルアレーを有する半導体メモリ装置及びこの装置のメモリセルアクセス方法 | |
| US20030086325A1 (en) | Dram partial refresh circuits and methods | |
| KR20150052967A (ko) | 반도체 메모리 장치 | |
| JP4559318B2 (ja) | 同期式メモリ装置及びその動作方法並びにメモリシステム | |
| KR20110131634A (ko) | 뱅크 그룹 리프레쉬 제어장치 | |
| KR20070093750A (ko) | 반도체 메모리 장치 및 그에 따른 시스템 | |
| KR970067350A (ko) | 동기식 반도체 메모리의 리프레쉬 제어회로 및 그 제어방법 | |
| KR20160041329A (ko) | 반도체 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060210 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060509 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061013 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061109 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |