JP2001351827A - 複合積層電子部品 - Google Patents

複合積層電子部品

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JP2001351827A JP2000172197A JP2000172197A JP2001351827A JP 2001351827 A JP2001351827 A JP 2001351827A JP 2000172197 A JP2000172197 A JP 2000172197A JP 2000172197 A JP2000172197 A JP 2000172197A JP 2001351827 A JP2001351827 A JP 2001351827A
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Abstract

(57)【要約】 【課題】 比誘電率が１０以下の低誘電率層からなる基
体層と、比誘電率が１５以上の高誘電率層および／また
は磁性体層からなる機能層とを積層してなる積層体、な
らびに配線導体を備え、これらが同時に焼成されること
によって得られた、複合積層電子部品において、異種材
料層間での接合性が良好で、かつクラックを生じにくく
する。 【解決手段】 基体層６，７が、ＳｉＯ2 、ＭｇＯ、Ａ
ｌ2 Ｏ3 およびＢ2 Ｏ3を主成分とする結晶化ガラス
と、熱膨張係数６．０ｐｐｍ／℃以上の酸化物セラミッ
クとを主成分とし、機能層８が、軟化点８００℃以下の
非晶質ガラスを主成分とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、異種材料からな
る未焼結材料層を積層し、焼成することによって一体焼
結した積層体を備える、複合積層電子部品に関するもの
で、特に、たとえば、コンデンサ、インダクタ等の受動
素子を内蔵した構造を有する、複合積層電子部品に関す
るものである。
【０００２】
【従来の技術】一般に、電子機器の小型化に伴い、電子
回路を構成する各種電子部品を実装した絶縁体セラミッ
ク基板が汎用されている。
【０００３】近年では、実装密度をさらに高め、かつ高
周波化に対応するため、比誘電率が１５以下の低誘電率
絶縁体セラミック層となるセラミックグリーンシート上
に、Ａｇ、Ａｇ−Ｐｄ、Ｃｕ、Ａｕ等の低抵抗導電成分
を含む導電性ペーストを用いて適宜にパターニングされ
た配線導体を形成し、これらセラミックグリーンシート
を積層し、得られた生の積層体を１０００℃以下の温度
で焼成することによって一体化された多層セラミック基
板が開発されている。
【０００４】今後、さらなる高密度化のためには、上述
の低誘電率絶縁体セラミック層に対して、誘電率の比較
的高い誘電体層、透磁率の異なる磁性体層あるいは抵抗
率の異なる抵抗体層などの機能層を組み合わせ、それに
よって、コンデンサ、インダクタあるいは抵抗といった
受動素子を有利に内蔵できる構造とされた、いわゆる異
種材料接合基板の実現が望まれるところである。
【０００５】前述の低誘電率絶縁体セラミック層を備え
る多層セラミック基板は、ＳｉまたはＧａ−Ａｓをもっ
て構成された大型ＩＣチップを搭載するパッケージや回
路基板を主な用途としており、熱ストレスによってＩＣ
チップと多層セラミック基板との接合部に欠陥が生じな
いようにするため、セラミック層を構成する低誘電率絶
縁体材料の熱膨張係数を、ＩＣチップの熱膨張係数（Ｓ
ｉ：３．６ｐｐｍ／℃、Ｇａ−Ａｓ：６．８ｐｐｍ／
℃）に近づけるようにしている。
【０００６】このため、上述の低誘電率絶縁体材料とし
ては、アルミナ、コージェライト、ムライト等のセラミ
ック材料に、ホウ珪酸ガラス、ホウ珪酸鉛ガラス、珪酸
鉛ガラス等のガラスを添加した複合材料が用いられ、こ
れによって、低誘電率絶縁体材料を、ＩＣチップの熱膨
張係数に近づけるとともに、１０００℃以下の温度で焼
結可能としている。
【０００７】また、今後は、高密度実装モジュールとし
て、ベアチップを複数個搭載した回路基板（パッケー
ジ）であるマルチチップモジュールタイプの実装基板が
求められて行くと考えられる。現在では、たとえばフリ
ップチップを実装基板に搭載する場合、Ｉ／Ｏインタフ
ェースとして半田が接合に使用されているが、フリップ
チップと実装基板とに接するインタフェース部（ランド
部）においては、半田と各材料との中間的な機械的特性
を持つ材料を付与して傾斜構造とし、さらに接合後、ア
ンダーフィルを充填して応力を緩和するようにしてい
る。また、Ｉ／Ｏのターミネーションを導電性接着剤で
構成し、それによって、応力を緩和する手法も実用化さ
れている。
【０００８】このようなことから、前述したＩＣチップ
と多層セラミック基板との接合部に熱ストレスによる欠
陥が生じるという問題については、一応の解決を見たと
することができる。
【０００９】
【発明が解決しようとする課題】他方、前述したような
異種材料接合基板において、誘電率の比較的高い誘電体
層または透磁率の異なる磁性体層において用いられる可
能性のある、たとえば、比誘電率が１５以上のＰｂＯ系
ペロブスカイト材料を除く高誘電率材料や磁性材料のフ
ェライトは、８ｐｐｍ／℃以上の熱膨張係数を示すもの
がほとんどであり、また、ＰｂＯ系ペロブスカイト材料
については、多量のＰｂＯを含むため、環境的に問題が
多い。
【００１０】このため、たとえば高誘電率材料や磁性材
料をもって構成されるコンデンサやインダクタのような
受動素子を多層セラミック基板内に２次元的あるいは３
次元的に内蔵しようとする場合、熱ストレスの問題は、
ＩＣチップとこれを実装する基板との間での熱ストレス
の問題よりも、一層深刻である。すなわち、多層セラミ
ック基板を異種材料接合基板として構成する場合には、
ＩＣチップと基板との間に比べて、異種材料間の接合面
積が大きく、また、接合部が多層セラミック基板の内部
に位置され、そのため、熱ストレスを緩和し難い状況に
あるためである。
【００１１】このようなことから、ＩＣチップ側に欠陥
が生じなくても、異種材料間の熱膨張係数の不一致か
ら、多層セラミック基板の異種材料接合部に関連して、
クラック等の欠陥が生じることが多い。
【００１２】そこで、この発明の目的は、上述したよう
な問題を解決し得る、異種材料を接合した構造を有する
複合積層電子部品を提供しようとすることである。
【００１３】
【課題を解決するための手段】この発明は、比誘電率が
１０以下の低誘電率層からなる基体層と、比誘電率が１
５以上の高誘電率層および／または磁性体層からなる機
能層とを積層してなる積層体、ならびに前記積層体に関
連して設けられる配線導体を備え、前記積層体と前記配
線導体とが同時に焼成工程に付されることによって得ら
れた、複合積層電子部品に向けられる。
【００１４】上述した技術的課題を解決するにあたって
は、この複合積層電子部品における基体層のための材料
として、高熱膨張係数を有する低誘電率材料がまず必要
である。また、このような低誘電率材料には、機械的強
度も要求される。
【００１５】これらの要求を満たすため、比較的強度の
高い結晶化ガラスを基体層において用いることが考えら
れる。しかし、結晶化ガラスを基体層において用いよう
とする場合、基体層と機能層との間といった異種材料間
の相互拡散や基体層中の材料間の濡れに伴い、所望の結
晶化物を得られないことがよくある。このため、所望の
高熱膨張係数の結晶相を効率良く析出できる結晶化ガラ
スが必要である。
【００１６】そこで、この発明では、基体層は、ＳｉＯ
2 、ＭｇＯ、Ａｌ2 Ｏ3 およびＢ2Ｏ3 を主成分とする
結晶化ガラスと、熱膨張係数６．０ｐｐｍ／℃以上の酸
化物セラミックとを主成分としていることを特徴として
いる。また、機能層は、軟化点８００℃以下の非晶質ガ
ラスを主成分としていることを特徴としている。
【００１７】このような複合積層電子部品において、接
合性は、基体層に含まれる結晶化ガラスと機能層に含ま
れる非晶質ガラスとによって得ようとしている。この接
合によれば、基体層と機能層とを焼結させるにあたっ
て、１０００℃以下の低温焼成が可能であるばかりでな
く、ガラスのガラス歪み点以上では残留応力を無視でき
るため、低軟化点ガラスを使用することにより、接合時
の熱膨張係数が互いに同じであれば、固相反応による接
合と比較して、接合界面にかかる応力（残留応力）を著
しく低減できる。
【００１８】この発明において、好ましくは、基体層に
含まれる結晶化ガラスは、ＳｉＯ2、ＭｇＯおよびＡｌ
2 Ｏ3 の重量組成比（ＳｉＯ2 ，ＭｇＯ，Ａｌ2 Ｏ3 ）
が、図２に示す３元組成図において、点Ａ（４４．０，
５５．０，１．０）、点Ｂ（３４．５，６４．５，１．
０）、点Ｃ（３５．０，３０．０，３５．０）、および
点Ｄ（４４．５，３０．０，２５．５）で囲まれた領域
内にあり、ＳｉＯ2 、ＭｇＯおよびＡｌ2 Ｏ3 の合計１
００重量部に対して、Ｂ2 Ｏ3 を２〜２０重量部含有す
るようにされる。
【００１９】また、より好ましくは、上述のＳｉＯ2 、
ＭｇＯおよびＡｌ2 Ｏ3 の重量組成比（ＳｉＯ2 ，Ｍｇ
Ｏ，Ａｌ2 Ｏ3 ）は、図２に示す３元組成図において、
点Ａ（４４．０，５５．０，１．０）、点Ｂ（３４．
５，６４．５，１．０）、点Ｅ（３５．０，４５．０，
２０．０）、および点Ｆ（４４．５，３５．５，２０．
０）で囲まれた領域内にあるように選ばれる。
【００２０】前述した基体層と機能層とを焼結させる際
の焼結温度と残留応力との関係は、主に、ガラスの軟化
点を代表的指標とするガラス粘度、ならびにガラスと誘
電体および磁性体等の材料との間での濡れ性によって決
定される。しかし、たとえばガラス粘度は、異種材料を
同時焼成して接合したときの相互拡散や配線導体材料の
拡散に大きな影響を与える。つまり、セラミックおよび
ガラスからなる複合材料におけるガラスの選択にあたっ
ては、残留応力の観点からだけではなく、相互拡散距離
や電気的特性等の多方面から検討することが好ましい。
また、残留応力の発生の起点となる温度を下げても、組
み合わせるセラミックとガラスとの各々の熱膨張係数や
ヤング率の差によっては、応力の緩和には限界がある。
【００２１】このため、この発明において、基体層に
は、ＢａＴｉＯ3 等の高誘電率材料の熱膨張係数に近い
熱膨張係数を示すフォルステライトやエンステタイトの
ような高い熱膨張係数を有する結晶相を析出させること
が好ましい。これによって、ガラス歪み点以下での残留
応力を低減することが可能になる。
【００２２】また、この発明において、機能層は、好ま
しくは、熱膨張係数が７ｐｐｍ／℃以上とされ、基体層
の熱膨張係数に近づけるようにされる。
【００２３】また、この発明に係る複合積層電子部品
は、１０００℃以下の温度で焼成されて得られることか
ら、配線導体を構成する材料として、Ａｇ、Ａｇ−Ｐｔ
合金、Ａｇ−Ｐｄ合金、Ａｕ、ＮｉおよびＣｕからなる
群から選ばれた少なくとも１種を主成分とするものを有
利に用いることができる。
【００２４】
【発明の実施の形態】図１は、この発明の一実施形態に
よる複合積層電子部品１を図解的に示す断面図である。
【００２５】複合積層電子部品１は、積層体２を備え、
この積層体２上には、半導体デバイスやチップコンデン
サ等の実装部品３、４および５が搭載されることによっ
て、セラミック多層モジュールを構成している。
【００２６】積層体２は、比誘電率が１０以下の低誘電
率層からなる基体層６および７と、基体層６および７の
間に位置する、比誘電率が１５以上の高誘電率層からな
る機能層８とを積層した構造を有している。これら基体
層６および７ならびに機能層８は、図１では、各々１つ
の層として図示されているが、通常、複数の低誘電率層
および複数の高誘電率層からそれぞれ構成される。
【００２７】積層体２に関連して、内部導体膜９および
１０、ビアホール導体１１ならびに外部導体膜１２が設
けられている。特に、高誘電率層からなる機能層８に関
連して設けられた内部導体膜１０によって、コンデンサ
Ｃ１およびＣ２がそれぞれ形成されている。また、内部
導体膜９および１０、ビアホール導体１１ならびに外部
導体膜１２は、配線導体を構成し、実装部品３〜５なら
びにコンデンサＣ１およびＣ２を相互に電気的に接続し
ている。
【００２８】積層体２は、たとえば、以下のようにして
作製されることができる。
【００２９】まず、基体層６および７の材料として、Ｓ
ｉＯ2 −ＭｇＯ−Ａｌ2 Ｏ3 −Ｂ2Ｏ3 を主成分とする
結晶化ガラスを準備し、これに、アルミナ等の熱膨張係
数が６．０ｐｐｍ／℃以上の酸化物セラミックを添加
し、これらを混合する。次いで、得られた混合粉末に、
有機バインダ、分散剤、可塑剤、有機溶剤等を適量添加
し、これらを混合することによって、低誘電率層用スラ
リーを作製する。その後、このスラリーを、ドクターブ
レード法等によってシート状に成形して、低誘電率層用
セラミックグリーンシートを得る。
【００３０】他方、機能層８の材料として、ＢａＯ−Ｔ
ｉＯ2 系誘電体材料を準備し、これを１０００℃で１時
間以上仮焼し、得られた仮焼原料を粉砕した後、この仮
焼原料に、軟化点８００℃以下の非晶質ガラス、たとえ
ばＭｅ2 Ｏ（Ｍｅはアルカリ金属）−ＭａＯ（Ｍａはア
ルカリ土類金属）−ＳｉＯ2 −ＣｕＯ系ガラスを混合し
て混合原料を作製した後、有機バインダ、分散剤、可塑
剤、有機溶剤等を適量添加し、これらを混合することに
よって、高誘電率層用スラリーを作製する。次いで、こ
のスラリーを、ドクターブレード法等によってシート状
に成形して、高誘電率層用セラミックグリーンシートを
得る。
【００３１】次いで、得られた低誘電率層用セラミック
グリーンシートおよび高誘電率層用セラミックグリーン
シートの各々の特定のものに、ビアホール導体１１のた
めの貫通孔を設け、これら貫通孔に、導電性ペーストま
たは導体粉を充填して、ビアホール導体１１を形成す
る。
【００３２】また、低誘電率層用セラミックグリーンシ
ートおよび高誘電率層用セラミックグリーンシートの各
々の特定のものに、導電性ペーストを用いて、内部導体
膜９および１０ならびに外部導体膜１２の各々を印刷に
より形成する。
【００３３】なお、これらビアホール導体１１、内部導
体膜９および１０ならびに外部導体膜１２を形成するた
めの導電性ペーストまたは導体粉は、導電成分として、
Ａｇ、Ａｇ−Ｐｔ合金、Ａｇ−Ｐｄ合金、Ａｕ、Ｎｉお
よびＣｕから選ばれた少なくとも１種を主成分とするも
のが有利に用いられる。
【００３４】次いで、上述した低誘電率層用セラミック
グリーンシートおよび高誘電率層用セラミックグリーン
シートを、それぞれ、所定の順序で所定枚数積層し、そ
の後、積層方向にプレスすることによって、積層体２と
なるべき積層体ブロックを作製する。なお、必要に応じ
て、この積層体ブロックを適当な大きさに切断してもよ
い。
【００３５】そして、この積層体ブロックを８００〜１
０００℃程度の温度で焼成することによって、図１に示
した積層体２を得る。
【００３６】次いで、積層体２の一方主面上に、実装部
品３〜５を搭載することによって、セラミック多層モジ
ュールとしての複合積層電子部品１を完成する。
【００３７】このような構成の複合積層電子部品１によ
れば、高誘電率層からなる機能層８においてコンデンサ
Ｃ１およびＣ２が形成されているので、これらコンデン
サＣ１およびＣ２の各容量を高くすることが容易であ
り、あるいは、コンデンサＣ１およびＣ２の占める体積
を小さくすることが容易であり、セラミック多層モジュ
ールとなる複合積層電子部品１の高性能化あるいは小型
化を容易に達成することが可能となる。
【００３８】図１に示した複合積層電子部品１に備える
積層体２において採用された積層構造は、単なる一例に
過ぎないものであると理解すべきである。たとえば、基
体層６および７の数ならびに機能層８の数は任意に変更
でき、また、積層順序も任意に変更することができる。
また、機能層８は、磁性体層からなるものに置き換えて
もよい。この場合、機能層８に関連して設けられる配線
導体は、たとえばインダクタを形成するような形態とさ
れる。また、機能層８として、高誘電率層からなるもの
と磁性体層からなるものとの双方を備えるようにしても
よい。
【００３９】前述したように、基体層６および７は、Ｓ
ｉＯ2 −ＭｇＯ−Ａｌ2 Ｏ3 −Ｂ2Ｏ3 を主成分とする
結晶化ガラスと、アルミナのように熱膨張係数が６．０
ｐｐｍ／℃以上の酸化物セラミックとを主成分とするも
のであるが、前者の結晶化ガラスは、好ましくは、次の
ような組成のものとされる。
【００４０】図２は、上述の結晶化ガラスに含まれるＳ
ｉＯ2 、ＭｇＯおよびＡｌ2 Ｏ3 の重量組成比を示す３
元組成図である。
【００４１】結晶化ガラスに含まれるＳｉＯ2 、ＭｇＯ
およびＡｌ2 Ｏ3 の重量組成比（ＳｉＯ2 ，ＭｇＯ，Ａ
ｌ2 Ｏ3 ）は、好ましくは、図２に示す３元組成図にお
いて、点Ａ（４４．０，５５．０，１．０）、点Ｂ（３
４．５，６４．５，１．０）、点Ｃ（３５．０，３０．
０，３５．０）、および点Ｄ（４４．５，３０．０，２
５．５）で囲まれた領域内にあるように選ばれる。ま
た、結晶化ガラスにおいて、好ましくは、ＳｉＯ2 、Ｍ
ｇＯおよびＡｌ2 Ｏ3 の合計１００重量部に対して、Ｂ
2 Ｏ3 は２〜２０重量部含有するようにされる。
【００４２】より好ましくは、上述したＳｉＯ2 、Ｍｇ
ＯおよびＡｌ2 Ｏ3 の重量組成比（ＳｉＯ2 ，ＭｇＯ，
Ａｌ2 Ｏ3 ）は、図２に示す３元組成図において、点Ａ
（４４．０，５５．０，１．０）、点Ｂ（３４．５，６
４．５，１．０）、点Ｅ（３５．０，４５．０，２０．
０）、および点Ｆ（４４．５，３５．５，２０．０）で
囲まれた領域内にあるように選ばれる。
【００４３】また、基体層６および７は、フォルステラ
イトの結晶相およびエンステタイトの結晶相の少なくと
も一方を析出していることが好ましい。これらフォルス
テライトやエンステタイトのような結晶相は、高い熱膨
張係数を有しているので、基体層６および７におけるガ
ラス歪み点以下での残留応力を低減することができる。
【００４４】また、機能層８は、熱膨張係数が７ｐｐｍ
／℃以上であることが好ましい。
【００４５】
【実施例】１．基体層 基体層を構成する低誘電率層について評価した。
【００４６】まず、結晶化ガラスの出発原料として、Ｓ
ｉＯ2 、ＭｇＣＯ3 、Ａｌ2 Ｏ3 およびＨ3 ＢＯ3 をそ
れぞれ用意し、ＳｉＯ2 、ＭｇＯ、Ａｌ2 Ｏ3 およびＢ
2 Ｏ 3 について表１に示すような重量組成比となるよう
に、ＳｉＯ2 、ＭｇＣＯ3 、Ａｌ2 Ｏ3 およびＨ3 ＢＯ
3 を混合し、得られた混合物を溶融させて、溶融ガラス
を作製した。この溶融ガラスを、純水中へ投入すること
によって急冷した後、粉砕して、結晶化ガラス粉末を得
た。
【００４７】
【表１】
【００４８】次に、これら結晶化ガラス粉末に、後述す
る酸化物セラミック粉末を１０重量％添加し、さらに有
機バインダおよび溶剤を添加し、これらを混合した後、
ボールミルで十分混練することによって、均一に分散さ
せ、次いで、減圧下で脱泡処理して、スラリーを作製し
た。
【００４９】なお、上述の酸化物セラミック粉末とし
て、試料Ｇ１〜Ｇ２５においては、熱膨張係数が６．０
ｐｐｍ／℃以上のアルミナ粉末（熱膨張係数が約７．５
ｐｐｍ／℃）を用い、試料Ｇ２６においては、熱膨張係
数が６．０ｐｐｍ／℃未満のコージェライト（熱膨張係
数が約５．５）を用いた。
【００５０】また、表１に示した試料Ｇ１〜Ｇ１２およ
びＧ２５の各々におけるＳｉＯ2 、ＭｇＯおよびＡｌ2
Ｏ3 の重量組成比については、図２の３元組成図中に、
各試料番号を示す符号における「Ｇ」を除いた数字
「１」〜「１２」および「２５」をもってそれぞれ示さ
れている。
【００５１】なお、試料Ｇ１３〜Ｇ２４およびＧ２６に
ついては、その数字「１３」〜「２４」および「２６」
が図２に表示されていないが、ＳｉＯ2 、ＭｇＯおよび
Ａｌ 2 Ｏ3 の重量組成比に関しては、試料Ｇ１３〜Ｇ１
６は試料Ｇ２と同様であり、試料Ｇ１７〜Ｇ２０は試料
Ｇ７と同様であり、試料Ｇ２１〜Ｇ２４およびＧ２６は
試料Ｇ３と同様である。
【００５２】また、表１において、試料Ｇ１〜Ｇ６につ
いては、各備考欄に、図２の３元組成図中のＡ〜Ｆのう
ちの対応する記号が記載されている。
【００５３】表１に示した試料Ｇ１〜Ｇ２６の各々に係
る結晶化ガラス粉末を含むように作製された前述のスラ
リーから、ドクターブレードを用いたキャスティング法
によって、キャリアフィルム上で厚み０．２ｍｍのセラ
ミックグリーンシートを成形し、このセラミックグリー
ンシートを乾燥させた後、キャリアフィルムから剥が
し、これを打ち抜いて、所定の大きさのセラミックグリ
ーンシートとした。そして、このセラミックグリーンシ
ートを複数枚積層し、プレス成形することによって、セ
ラミック成形体を得た。
【００５４】次に、これらの成形体を、２００℃／時間
の速度で昇温し、９５０℃で２時間焼成し、セラミック
焼結体を得た。
【００５５】これら各試料に係るセラミック焼結体につ
いて、比誘電率、絶縁抵抗値、熱膨張係数、焼結度合い
および結晶相を評価した。
【００５６】なお、比誘電率および絶縁抵抗値について
は、１０ｍｍ×１０ｍｍ×０．５ｍｍの試料の両面に、
８ｍｍ×８ｍｍのＡｇ系電極を塗布および焼き付けによ
って形成し、これら両面の電極を介して、ＬＣＲメータ
にて、周波数１ＭＨｚ、電圧１Ｖｒｍｓ、温度２５℃の
条件で静電容量を測定し、この測定された静電容量から
比誘電率を算出し、また、５０Ｖの直流電圧を印加して
６０秒後に、絶縁抵抗値を測定した。
【００５７】また、熱膨張係数については、２ｍｍ×２
ｍｍ×１０ｍｍの試料を用い、３０℃〜４００℃の温度
範囲における平均熱膨張係数を求めた。
【００５８】また、結晶相については、Ｘ線回折を行な
い、評価試料表面のＸ線回折パターンにより同定した。
【００５９】これらの評価結果が、以下の表２に示され
ている。
【００６０】
【表２】
【００６１】表２に示された評価結果を見る限り、試料
Ｇ１〜Ｇ８、Ｇ１４〜Ｇ１６、Ｇ１８〜Ｇ２０、Ｇ２２
およびＧ２３については、９５０℃といった比較的低い
温度で焼成しても、焼結性が良好で、低誘電率であり、
高い絶縁抵抗値を示し、かつ高い熱膨張係数を示し、ま
た、フォルステライトおよびエンステタイトの双方の結
晶相を析出している。
【００６２】これに対して、試料Ｇ９〜Ｇ１２では、用
いられた結晶化ガラスのＳｉＯ2 、ＭｇＯおよびＡｌ2
Ｏ3 の重量組成比が、図２の３元組成図において、点
Ａ、点Ｂ、点Ｃおよび点Ｄで囲まれた領域から外れてい
るため、焼結度合いが不十分であったり、フォルステラ
イトの結晶相が析出されなかったり、熱膨張係数が低く
なったりしている。
【００６３】また、試料Ｇ１３、Ｇ１７、Ｇ２１につい
ては、用いられた結晶化ガラスがＢ 2 Ｏ3 を含有せず、
試料Ｇ２５については、Ａｌ2 Ｏ3 およびＢ2 Ｏ3 の双
方を含有していないので、良好な焼結姓を得ることがで
きなかった。
【００６４】２．機能層 機能層を構成する高誘電率層および磁性体層について評
価した。
【００６５】高誘電率層のための誘電率が１５以上の誘
電体材料として、ＢａＴｉＯ3 系材料を用いた。また、
このＢａＴｉＯ3 系材料に添加する非晶質ガラスとして
は、軟化点６７０℃のＬｉ2 Ｏ−ＢａＯ−ＣａＯ−Ｓｒ
Ｏ−ＳｉＯ2 −ＣｕＯ系非晶質ガラスを用いた。
【００６６】また、磁性体層のための磁性体材料とし
て、Ｎｉ−Ｚｎフェライト材料を用いた。このＮｉ−Ｚ
ｎフェライト材料に添加する非晶質ガラスとしては、上
述の誘電体材料の場合と同様の非晶質ガラスを用いた。
【００６７】ＢａＴｉＯ3 系材料に、表３に示す重量比
率をもって、上述の非晶質ガラスを添加し、さらに有機
バインダおよび溶剤を添加し、これらを混合した後、ボ
ールミルによって十分混練することによって、均一に分
散させ、次いで、減圧下で脱泡処理して、スラリーを作
製した。
【００６８】
【表３】
【００６９】他方、Ｎｉ−Ｚｎフェライト材料について
も、表４に示す重量比率をもって、非晶質ガラスを添加
し、上述の場合と同様の処理を施し、スラリーを作製し
た。
【００７０】
【表４】
【００７１】次いで、各スラリーから、ドクターブレー
ドを用いたキャスティング法によって、フィルム上に厚
み０．２ｍｍのセラミックグリーンシートを成形し、こ
のセラミックグリーンシートを乾燥させた後、フィルム
から剥がし、これを打ち抜いて、所定の寸法のセラミッ
クグリーンシートとした。そして、これらセラミックグ
リーンシートを複数枚積層し、プレス成形して、セラミ
ック成形体を得た。
【００７２】次に、これらのセラミック成形体を、２０
０℃／時間の速度で昇温し、９５０℃で２時間焼成する
ことによって、セラミック焼結体を得た。
【００７３】これらの各試料に係るセラミック焼結体に
ついて、熱膨張係数を評価した。すなわち、２ｍｍ×２
ｍｍ×１０ｍｍの寸法の試料を用い、３０℃〜４００℃
の温度範囲における平均熱膨張係数を測定した。これら
の評価結果が、以下の表５および表６に示されている。
【００７４】
【表５】
【００７５】
【表６】
【００７６】３．積層体 図３に示すように、低誘電率層２１、高誘電率層２２お
よび磁性体層２３を積層した構造を有する積層体２４
を、以下の方法によって作製した。
【００７７】低誘電率層２１を形成するため、表１およ
び表２に示した試料Ｇ１〜Ｇ２６の各々に係る低誘電率
グリーンシートを用い、高誘電率層２２を形成するた
め、表３および表５に示す試料Ｂ１〜Ｂ４の各々に係る
高誘電率グリーンシートを用い、磁性体層２３を形成す
るため、表４および表６に示す試料Ｆ１〜Ｆ４の各々に
係る磁性体グリーンシートを用いた。
【００７８】これらグリーンシートを、フィルムから剥
がし、打ち抜くことによって、縦１２ｍｍおよび横１２
ｍｍの寸法となるようにした。
【００７９】次に、低誘電率グリーンシート、高誘電率
グリーンシートおよび磁性体グリーンシートを、表７に
示すように組み合わせながら、図３に示すような順序を
もって低誘電率層２１と高誘電率層２２と磁性体層２３
とが積層された積層体２４が得られるように、重ねあわ
せ、全体として３ｍｍの厚みとなるように圧着した。
【００８０】このようにして得られた積層体ブロック
を、９５０℃で３０分間焼成し、それによって、図３に
示すような積層体２４を得た。
【００８１】このようにして得られた積層体２４の焼結
性、接合性および接合界面でのクラックの有無を評価し
た。表７には、これらの評価結果が示されている。
【００８２】
【表７】
【００８３】表７に示すように、試料１〜８、１４、１
５、１８、１９、２２および２３によれば、得られた積
層体２４において、焼結性および接合性が良好であり、
また、接合界面にクラックが生じなかった。
【００８４】これに対して、試料１０、１１および２４
によれば、得られた積層体２４において、接合界面に微
細なクラックが生じた。
【００８５】また、試料９、１２、１３、１７、２１お
よび２５によれば、得られた積層体２４において、焼結
性が低下し、接合性もやや低下し、接合界面に微細なク
ラックが生じた。
【００８６】また、試料２６によれば、得られた積層体
２４において、接合状態が得られなかった。
【００８７】試料１６および２０は、Ｂ2 Ｏ3 量が多い
ので、耐候性（耐湿性）がやや低下する傾向があった。
【００８８】
【発明の効果】以上のように、この発明によれば、１０
００℃以下の温度で焼成されることによって得られ、ま
た、基体層と機能層といった異種材料間において良好な
接合性が得られ、また、クラック等の欠陥が生じにくく
することができるので、信頼性の高い複合積層電子部品
を得ることができる。
【図面の簡単な説明】
【図１】この発明の一実施形態による複合積層電子部品
１を図解的に示す断面図である。
【図２】図１に示した基体層６および７に含まれる結晶
化ガラスにおけるＳｉＯ2 、ＭｇＯおよびＡｌ2 Ｏ3 の
重量組成比を示す３元組成図である。
【図３】この発明に係る実施例において作製された積層
体２４を図解的に示す断面図である。
【符号の説明】
１ 複合積層電子部品 ２，２４ 積層体 ６，７ 基体層 ８ 機能層 ９，１０ 内部導体膜（配線導体） １１ ビアホール導体（配線導体） １２ 外部導体膜（配線導体） ２１ 低誘電率層 ２２ 高誘電率層 ２３ 磁性体層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｇ 4/40 Ｈ０１Ｇ 4/40 ３２１Ａ Ｆターム(参考） 4G062 AA11 AA15 BB01 BB05 BB06 DA05 DB03 DB04 DB05 DC03 DC04 DD01 DE01 DF01 EA01 EB01 EC01 ED03 ED04 ED05 ED06 EE01 EF01 EG01 FA01 FA10 FB01 FC01 FD01 FE01 FF01 FG01 FH01 FJ01 FK01 FL01 GA01 GA10 GB01 GC01 GD01 GE01 HH01 HH03 HH05 HH07 HH09 HH11 HH13 HH15 HH17 HH20 JJ01 JJ03 JJ05 JJ07 JJ10 KK01 KK03 KK05 KK07 KK10 MM27 NN26 NN29 PP03 QQ06 5E001 AB03 AE00 AH09 AJ02 5E070 AA05 AB01 BA12 CB01 CB11 CB17 5E082 AB03 CC03 DD08 EE04 EE11 EE23 EE35 FF05 FG06 FG26 KK07 KK08 LL13 LL15 PP01 PP03 PP06 PP10

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 比誘電率が１０以下の低誘電率層からな
    る基体層と、比誘電率が１５以上の高誘電率層および／
    または磁性体層からなる機能層とを積層してなる積層
    体、ならびに前記積層体に関連して設けられる配線導体
    を備え、前記積層体と前記配線導体とが同時に焼成工程
    に付されることによって得られた、複合積層電子部品で
    あって、 前記基体層は、ＳｉＯ2 、ＭｇＯ、Ａｌ2 Ｏ3 およびＢ
    2 Ｏ3 を主成分とする結晶化ガラスと、熱膨張係数６．
    ０ｐｐｍ／℃以上の酸化物セラミックとを主成分として
    おり、かつ前記機能層は、軟化点８００℃以下の非晶質
    ガラスを主成分としていることを特徴とする、複合積層
    電子部品。
  2. 【請求項２】 前記結晶化ガラスは、前記ＳｉＯ2 、Ｍ
    ｇＯおよびＡｌ2 Ｏ 3 の重量組成比（ＳｉＯ2 ，Ｍｇ
    Ｏ，Ａｌ2 Ｏ3 ）が、添付の図２に示す３元組成図にお
    いて、点Ａ（４４．０，５５．０，１．０）、点Ｂ（３
    ４．５，６４．５，１．０）、点Ｃ（３５．０，３０．
    ０，３５．０）、および点Ｄ（４４．５，３０．０，２
    ５．５）で囲まれた領域内にあり、前記ＳｉＯ2 、Ｍｇ
    ＯおよびＡｌ2 Ｏ3 の合計１００重量部に対して、Ｂ2
    Ｏ3 を２〜２０重量部含有する、請求項１に記載の複合
    積層電子部品。
  3. 【請求項３】 前記ＳｉＯ2 、ＭｇＯおよびＡｌ2 Ｏ3
    の重量組成比（ＳｉＯ2 ，ＭｇＯ，Ａｌ2 Ｏ3 ）が、添
    付の図２に示す３元組成図において、点Ａ（４４．０，
    ５５．０，１．０）、点Ｂ（３４．５，６４．５，１．
    ０）、点Ｅ（３５．０，４５．０，２０．０）、および
    点Ｆ（４４．５，３５．５，２０．０）で囲まれた領域
    内にある、請求項２に記載の複合積層電子部品。
  4. 【請求項４】 前記基体層は、フォルステライトの結晶
    相および／またはエンステタイトの結晶相を析出してい
    る、請求項１ないし３のいずれかに記載の複合積層電子
    部品。
  5. 【請求項５】 前記機能層は、熱膨張係数が７ｐｐｍ／
    ℃以上である、請求項１ないし４のいずれかに記載の複
    合積層電子部品。
  6. 【請求項６】 前記配線導体は、Ａｇ、Ａｇ−Ｐｔ合
    金、Ａｇ−Ｐｄ合金、Ａｕ、ＮｉおよびＣｕからなる群
    から選ばれた少なくとも１種を主成分とする、請求項１
    ないし５のいずれかに記載の複合積層電子部品。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005203723A (ja) * 2003-10-24 2005-07-28 Kyocera Corp ガラスセラミック基板およびその製造方法
JP2006525663A (ja) * 2003-03-21 2006-11-09 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 補償共振回路を有する多層積層体
JP2010251709A (ja) * 2009-03-27 2010-11-04 Kyocera Corp セラミック積層体およびこれを備えた電子装置
JP2011187843A (ja) * 2010-03-10 2011-09-22 Denso Corp 多層回路基板の製造方法
JP2011199312A (ja) * 2005-10-20 2011-10-06 Epcos Ag 電気モジュール
WO2013027577A1 (ja) * 2011-08-19 2013-02-28 株式会社村田製作所 電子部品
WO2013035516A1 (ja) * 2011-09-07 2013-03-14 Tdk株式会社 積層型コイル部品
WO2013035515A1 (ja) * 2011-09-07 2013-03-14 Tdk株式会社 積層型コイル部品
JP2013058538A (ja) * 2011-09-07 2013-03-28 Tdk Corp 積層型コイル部品
JP2013183007A (ja) * 2012-03-01 2013-09-12 Tdk Corp 積層型コイル部品
JP2013183008A (ja) * 2012-03-01 2013-09-12 Tdk Corp 積層型コイル部品
WO2013179330A1 (ja) * 2012-05-28 2013-12-05 ニチアス株式会社 Ｓｉ－Ｍｇ系無機繊維及びその組成物
JP2020030127A (ja) * 2018-08-23 2020-02-27 日本特殊陶業株式会社 電気検査用基板およびその製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570469B2 (en) * 2000-06-27 2003-05-27 Matsushita Electric Industrial Co., Ltd. Multilayer ceramic device including two ceramic layers with multilayer circuit patterns that can support semiconductor and saw chips
JP3591437B2 (ja) * 2000-09-07 2004-11-17 株式会社村田製作所 多層セラミック基板およびその製造方法ならびに電子装置
JP2002111222A (ja) * 2000-10-02 2002-04-12 Matsushita Electric Ind Co Ltd 多層基板
JP2002204072A (ja) * 2000-12-28 2002-07-19 Sanyo Electric Co Ltd 複合積層セラミック基板およびその製造方法
CN1258871C (zh) * 2001-02-14 2006-06-07 三洋电机株式会社 层叠型复合器件及其制造方法
JP3836367B2 (ja) * 2001-12-21 2006-10-25 アルプス電気株式会社 高周波モジュール
KR100481216B1 (ko) * 2002-06-07 2005-04-08 엘지전자 주식회사 볼 그리드 어레이 패키지 및 그의 제조 방법
JP2004096388A (ja) * 2002-08-30 2004-03-25 Matsushita Electric Ind Co Ltd 高周波積層デバイス
US20040231885A1 (en) * 2003-03-07 2004-11-25 Borland William J. Printed wiring boards having capacitors and methods of making thereof
JP3855947B2 (ja) * 2003-03-10 2006-12-13 株式会社村田製作所 電子部品装置およびその製造方法
US8569142B2 (en) * 2003-11-28 2013-10-29 Blackberry Limited Multi-level thin film capacitor on a ceramic substrate and method of manufacturing the same
WO2005067359A1 (ja) 2003-12-26 2005-07-21 Murata Manufacturing Co., Ltd. セラミック多層基板
US7221050B2 (en) * 2004-09-02 2007-05-22 Intel Corporation Substrate having a functionally gradient coefficient of thermal expansion
US7687137B2 (en) * 2005-02-28 2010-03-30 Kyocera Corporation Insulating substrate and manufacturing method therefor, and multilayer wiring board and manufacturing method therefor
US7279911B2 (en) * 2005-05-03 2007-10-09 Sv Probe Pte Ltd. Probe card assembly with dielectric structure
JP4546415B2 (ja) 2005-09-01 2010-09-15 日本特殊陶業株式会社 配線基板、セラミックキャパシタ
JP4838068B2 (ja) 2005-09-01 2011-12-14 日本特殊陶業株式会社 配線基板
CN1925720B (zh) * 2005-09-01 2010-04-14 日本特殊陶业株式会社 布线基板、电容器
US8049340B2 (en) * 2006-03-22 2011-11-01 Lsi Corporation Device for avoiding parasitic capacitance in an integrated circuit package
JP4840447B2 (ja) * 2006-06-14 2011-12-21 株式会社村田製作所 積層型セラミック電子部品
CN101473387B (zh) * 2006-06-23 2011-07-27 株式会社村田制作所 层叠型陶瓷电子元件
US8154114B2 (en) * 2007-08-06 2012-04-10 Infineon Technologies Ag Power semiconductor module
US8018047B2 (en) * 2007-08-06 2011-09-13 Infineon Technologies Ag Power semiconductor module including a multilayer substrate
JP4840935B2 (ja) * 2007-09-28 2011-12-21 双信電機株式会社 セラミック多層基板
US7998561B2 (en) * 2008-10-23 2011-08-16 Samsung Electro-Mechanics Co., Ltd. Ceramic laminate and method of manufacturing ceramic sintered body
US8207453B2 (en) 2009-12-17 2012-06-26 Intel Corporation Glass core substrate for integrated circuit devices and methods of making the same
US9420707B2 (en) 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
JP2011155149A (ja) * 2010-01-27 2011-08-11 Shinko Electric Ind Co Ltd 配線基板及びその製造方法並びに半導体パッケージ
US10596369B2 (en) 2011-03-01 2020-03-24 Greatbatch Ltd. Low equivalent series resistance RF filter for an active implantable medical device
US11198014B2 (en) 2011-03-01 2021-12-14 Greatbatch Ltd. Hermetically sealed filtered feedthrough assembly having a capacitor with an oxide resistant electrical connection to an active implantable medical device housing
EP2698798B1 (en) * 2011-04-11 2018-04-25 Murata Manufacturing Co., Ltd. Laminated inductor element and method of manufacturing same
JP2013021299A (ja) * 2011-06-16 2013-01-31 Murata Mfg Co Ltd 積層セラミック電子部品
US10420949B2 (en) 2012-01-16 2019-09-24 Greatbatch Ltd. Method of manufacturing a feedthrough insulator for an active implantable medical device incorporating a post conductive paste filled pressing step
EP2628504A1 (en) 2012-01-16 2013-08-21 Greatbatch Ltd. EMI filtered co-connected hermetic feedthrough, feedthrough capacitor and leadwire assembly for an active implantable medical device
US9889306B2 (en) 2012-01-16 2018-02-13 Greatbatch Ltd. Hermetically sealed feedthrough with co-fired filled via and conductive insert for an active implantable medical device
US10881867B2 (en) 2012-01-16 2021-01-05 Greatbatch Ltd. Method for providing a hermetically sealed feedthrough with co-fired filled via for an active implantable medical device
US10046166B2 (en) 2012-01-16 2018-08-14 Greatbatch Ltd. EMI filtered co-connected hermetic feedthrough, feedthrough capacitor and leadwire assembly for an active implantable medical device
US9445496B2 (en) * 2012-03-07 2016-09-13 Intel Corporation Glass clad microelectronic substrate
USRE46699E1 (en) 2013-01-16 2018-02-06 Greatbatch Ltd. Low impedance oxide resistant grounded capacitor for an AIMD
US10249415B2 (en) 2017-01-06 2019-04-02 Greatbatch Ltd. Process for manufacturing a leadless feedthrough for an active implantable medical device
JP6593556B2 (ja) * 2017-01-27 2019-10-23 株式会社村田製作所 インターポーザ基板、回路モジュール、インターポーザ基板の製造方法
JP6828555B2 (ja) 2017-03-29 2021-02-10 Tdk株式会社 コイル部品およびその製造方法
FR3117267B1 (fr) * 2020-12-04 2023-03-03 St Microelectronics Alps Sas Puce électronique
CN115831905A (zh) * 2021-09-17 2023-03-21 群创光电股份有限公司 电子元件及其制造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0634452B2 (ja) * 1985-08-05 1994-05-02 株式会社日立製作所 セラミツクス回路基板
JP2507418B2 (ja) * 1986-05-02 1996-06-12 旭硝子株式会社 回路基板用組成物
JPS62287658A (ja) * 1986-06-06 1987-12-14 Hitachi Ltd セラミックス多層回路板
US4775596A (en) * 1987-02-18 1988-10-04 Corning Glass Works Composite substrate for integrated circuits
JP2681216B2 (ja) * 1989-05-31 1997-11-26 京セラ株式会社 コンデンサー内蔵複合回路基板
US5024975A (en) * 1989-10-19 1991-06-18 E. I. Du Pont De Nemours And Co., Inc. Crystallizable, low dielectric constant, low dielectric loss composition
US5212121A (en) * 1990-06-13 1993-05-18 Mitsui Mining Company, Limited Raw batches for ceramic substrates, substrates produced from the raw batches, and production process of the substrates
US5206190A (en) * 1990-09-04 1993-04-27 Aluminum Company Of America Dielectric composition containing cordierite and glass
JPH0723252B2 (ja) * 1991-07-31 1995-03-15 日本電気株式会社 低温焼結性低誘電率無機組成物
US5242867A (en) * 1992-03-04 1993-09-07 Industrial Technology Research Institute Composition for making multilayer ceramic substrates and dielectric materials with low firing temperature
JPH05254923A (ja) * 1992-03-10 1993-10-05 Hitachi Ltd セラミック組成物及びセラミック回路基板
US5578533A (en) * 1993-10-01 1996-11-26 Asahi Glass Company Ltd. Ceramic color composition and process for producing a curved surface glass sheet employing it
EP1083600B1 (en) * 1994-08-19 2007-02-14 Hitachi, Ltd. Multilayered circuit substrate
JP3067580B2 (ja) * 1995-04-04 2000-07-17 株式会社村田製作所 絶縁ペースト及びそれを用いた厚膜印刷多層回路
DE19638380B4 (de) * 1995-09-22 2004-11-04 Murata Manufacturing Co., Ltd., Nagaokakyo Verwendung einer Glasmasse mit einer niedrigen Dielektrizitätskonstante für Hochfrequenzstromkreise
US5821181A (en) * 1996-04-08 1998-10-13 Motorola Inc. Ceramic composition
JP3454065B2 (ja) * 1997-01-29 2003-10-06 株式会社村田製作所 誘電体ペーストおよびそれを用いた厚膜コンデンサ
JP3419291B2 (ja) * 1997-03-04 2003-06-23 株式会社村田製作所 低温焼結磁器組成物及びそれを用いた多層セラミック基板
US6241838B1 (en) * 1997-09-08 2001-06-05 Murata Manufacturing Co., Ltd. Method of producing a multi-layer ceramic substrate
JP3287303B2 (ja) * 1998-02-27 2002-06-04 株式会社村田製作所 誘電体磁器組成物およびそれを用いたセラミック電子部品
US6228196B1 (en) * 1998-06-05 2001-05-08 Murata Manufacturing Co., Ltd. Method of producing a multi-layer ceramic substrate
JP3511895B2 (ja) * 1998-06-05 2004-03-29 株式会社村田製作所 セラミック多層基板の製造方法
CN100540494C (zh) * 1998-10-16 2009-09-16 株式会社村田制作所 用于电路板中的结晶玻璃合成物以及烧结结晶玻璃
JP3680684B2 (ja) * 2000-03-06 2005-08-10 株式会社村田製作所 絶縁体磁器、セラミック多層基板、セラミック電子部品及び積層セラミック電子部品

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006525663A (ja) * 2003-03-21 2006-11-09 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 補償共振回路を有する多層積層体
JP2005203723A (ja) * 2003-10-24 2005-07-28 Kyocera Corp ガラスセラミック基板およびその製造方法
JP4619026B2 (ja) * 2003-10-24 2011-01-26 京セラ株式会社 ガラスセラミック基板およびその製造方法
JP2011199312A (ja) * 2005-10-20 2011-10-06 Epcos Ag 電気モジュール
US8730648B2 (en) 2005-10-20 2014-05-20 Epcos Ag Electrical component
JP2010251709A (ja) * 2009-03-27 2010-11-04 Kyocera Corp セラミック積層体およびこれを備えた電子装置
JP2011187843A (ja) * 2010-03-10 2011-09-22 Denso Corp 多層回路基板の製造方法
WO2013027577A1 (ja) * 2011-08-19 2013-02-28 株式会社村田製作所 電子部品
WO2013035515A1 (ja) * 2011-09-07 2013-03-14 Tdk株式会社 積層型コイル部品
JP2013058539A (ja) * 2011-09-07 2013-03-28 Tdk Corp 積層型コイル部品
JP2013058538A (ja) * 2011-09-07 2013-03-28 Tdk Corp 積層型コイル部品
WO2013035516A1 (ja) * 2011-09-07 2013-03-14 Tdk株式会社 積層型コイル部品
KR101550591B1 (ko) * 2011-09-07 2015-09-07 티디케이가부시기가이샤 적층형 코일 부품
US10043608B2 (en) 2011-09-07 2018-08-07 Tdk Corporation Laminated coil component
US10600540B2 (en) 2011-09-07 2020-03-24 Tdk Corporation Laminated coil component
JP2013183007A (ja) * 2012-03-01 2013-09-12 Tdk Corp 積層型コイル部品
JP2013183008A (ja) * 2012-03-01 2013-09-12 Tdk Corp 積層型コイル部品
WO2013179330A1 (ja) * 2012-05-28 2013-12-05 ニチアス株式会社 Ｓｉ－Ｍｇ系無機繊維及びその組成物
JP2020030127A (ja) * 2018-08-23 2020-02-27 日本特殊陶業株式会社 電気検査用基板およびその製造方法

Also Published As

Publication number Publication date
GB0108343D0 (en) 2001-05-23
US20020027282A1 (en) 2002-03-07
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GB2367425A (en) 2002-04-03

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