JP2000208901A - フレキシブル膜の両面に微細構造体層を形成する回路基板の製造方法 - Google Patents
フレキシブル膜の両面に微細構造体層を形成する回路基板の製造方法Info
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Abstract
(57)【要約】
【課題】 本発明は、フレキシブル基板の両面に形成さ
れた回路素子間に適切なアライメントが保たれた導電性
バイアを作成する方法の提供を目的とする。 【解決手段】 本発明によれば、フレキシブル膜の両面
に銅層が設けられ、両面の銅層にフォトレジスト層が塗
布され、一方の銅層及び基板を通る閉じたバイアがレー
ザー穿孔され、フォトレジスト層がパターニング（露
光）され、導電性材料でバイアを充填するためめっき処
理が行われ、次に、レジストが現像され、銅表面上のラ
イン及びパッド構造体がめっきされ、最後にフォトレジ
スト層が除去される。レーザー穿孔の前に露光してもよ
く、或いは、閉じたバイアの代わりにスルーホールを穿
孔してもよいが、露光プロセスとレーザー穿孔プロセス
の間に基板の寸法に影響を与えるプロセスは介在しな
い。
れた回路素子間に適切なアライメントが保たれた導電性
バイアを作成する方法の提供を目的とする。 【解決手段】 本発明によれば、フレキシブル膜の両面
に銅層が設けられ、両面の銅層にフォトレジスト層が塗
布され、一方の銅層及び基板を通る閉じたバイアがレー
ザー穿孔され、フォトレジスト層がパターニング（露
光）され、導電性材料でバイアを充填するためめっき処
理が行われ、次に、レジストが現像され、銅表面上のラ
イン及びパッド構造体がめっきされ、最後にフォトレジ
スト層が除去される。レーザー穿孔の前に露光してもよ
く、或いは、閉じたバイアの代わりにスルーホールを穿
孔してもよいが、露光プロセスとレーザー穿孔プロセス
の間に基板の寸法に影響を与えるプロセスは介在しな
い。
Description
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、両面多層プリント
回路基板の製造に係り、特に、膜を通るバイアと膜の両
面上の導電性パッドとの間の整列を維持するフレキシブ
ル膜基板を用いてこのような構造体を製造する方法に関
する。
回路基板の製造に係り、特に、膜を通るバイアと膜の両
面上の導電性パッドとの間の整列を維持するフレキシブ
ル膜基板を用いてこのような構造体を製造する方法に関
する。
【０００２】
【従来の技術】両面多層回路基板は、集積回路の実装密
度を増大するため半導体産業に普及している。このよう
な回路基板は、典型的に、両面に印刷回路を有する平面
状基板から作成される。基板の表面上の導電層は、基板
の中を通して作成された導電性バイアにより相互連結さ
れる。典型的なプロセスフローにおいて、バイア（基板
を貫通するときにはスルーホールとも呼ばれる）は、基
板にドリル又はパンチによって穿孔し、次に、孔の非導
電性表面に金属が無電解堆積させられる。バイアのいず
れかの端に接続された導電性パッドは、フォトレジスト
層を露光することによって画成され、次に、めっき工程
が続けられる。
度を増大するため半導体産業に普及している。このよう
な回路基板は、典型的に、両面に印刷回路を有する平面
状基板から作成される。基板の表面上の導電層は、基板
の中を通して作成された導電性バイアにより相互連結さ
れる。典型的なプロセスフローにおいて、バイア（基板
を貫通するときにはスルーホールとも呼ばれる）は、基
板にドリル又はパンチによって穿孔し、次に、孔の非導
電性表面に金属が無電解堆積させられる。バイアのいず
れかの端に接続された導電性パッドは、フォトレジスト
層を露光することによって画成され、次に、めっき工程
が続けられる。
【０００３】ポリイミド膜から作成されたフレキシブル
基板は、両面多層印刷回路基板を作成するため使用され
るタイプの基板である。このようにして製作されたフレ
キシブル回路は、薄いフレキシブル誘電膜（例えば、ポ
リイミド）に接合された導体の配列である。このような
構造体は３次元構造回路の特性を有し、多平面構造に成
形され、特定の領域で硬化され、特定用途のためのバッ
カーボードに成形され得る。相互連結として使用される
ときに、フレキシブル回路ベースの相互連結が従来のケ
ーブル配線に対し主な有利な点は、信頼性の向上と、寸
法及び重量の低減と、機械的コネクタの除去と、配線間
違いの除去と、インピーダンス制御及び信号品質の向上
と、回路の簡略化と、動作温度範囲の拡大と、回路の高
密度化である。殆どのアプリケーションにおいて、コス
トの低下はフレキシブル回路を使用する別の利点であ
る。一般的に、フレキシブル回路は、標準的な剛性プリ
ント回路基板に対し、軽量化と回路の高密度化の利点が
ある。
基板は、両面多層印刷回路基板を作成するため使用され
るタイプの基板である。このようにして製作されたフレ
キシブル回路は、薄いフレキシブル誘電膜（例えば、ポ
リイミド）に接合された導体の配列である。このような
構造体は３次元構造回路の特性を有し、多平面構造に成
形され、特定の領域で硬化され、特定用途のためのバッ
カーボードに成形され得る。相互連結として使用される
ときに、フレキシブル回路ベースの相互連結が従来のケ
ーブル配線に対し主な有利な点は、信頼性の向上と、寸
法及び重量の低減と、機械的コネクタの除去と、配線間
違いの除去と、インピーダンス制御及び信号品質の向上
と、回路の簡略化と、動作温度範囲の拡大と、回路の高
密度化である。殆どのアプリケーションにおいて、コス
トの低下はフレキシブル回路を使用する別の利点であ
る。一般的に、フレキシブル回路は、標準的な剛性プリ
ント回路基板に対し、軽量化と回路の高密度化の利点が
ある。
【０００４】フレキシブル回路基板には上記のような利
点があるにもかかわらず、フレキシブル基板が両面実装
回路の作成中に使用されるとき、ある種の問題点を生ず
る。特に、このような構造体を作成するため使用されて
いる従来のプロセスフローは、基板に作成されたバイア
（又は、スルーホール）と、基板の表面に作成された導
電性パッドとの間の正確なアライメントを保つことが困
難である。その理由は、基板膜が典型的に回路の製作中
に収縮又は膨張するため、すなわち、膜寸法が導電性バ
イア及び膜上のパッドを作成するため使用されるプロセ
ス中に不安定だからである。微細な構造体プロセスの場
合（すなわち、１００ミクロン未満の寸法及び５０ミク
ロン未満のラインピッチを有する導電性パッドを作成す
るため使用されるプロセスの場合）、基板の寸法の僅か
な変化でもバイアとパッドのアライメントミスを生じ
る。バイアとパッドのサイズがより高密度の回路を実現
するため縮小されると共に、バイアとパッドのアライメ
ントに対する要求を満たすことが、特に、フレキシブル
基板材料の場合に一層困難になる。その上、従来のプロ
セスフローは、多少複雑であり、２回のフォトレジスト
の塗布及び露光を必要とする。
点があるにもかかわらず、フレキシブル基板が両面実装
回路の作成中に使用されるとき、ある種の問題点を生ず
る。特に、このような構造体を作成するため使用されて
いる従来のプロセスフローは、基板に作成されたバイア
（又は、スルーホール）と、基板の表面に作成された導
電性パッドとの間の正確なアライメントを保つことが困
難である。その理由は、基板膜が典型的に回路の製作中
に収縮又は膨張するため、すなわち、膜寸法が導電性バ
イア及び膜上のパッドを作成するため使用されるプロセ
ス中に不安定だからである。微細な構造体プロセスの場
合（すなわち、１００ミクロン未満の寸法及び５０ミク
ロン未満のラインピッチを有する導電性パッドを作成す
るため使用されるプロセスの場合）、基板の寸法の僅か
な変化でもバイアとパッドのアライメントミスを生じ
る。バイアとパッドのサイズがより高密度の回路を実現
するため縮小されると共に、バイアとパッドのアライメ
ントに対する要求を満たすことが、特に、フレキシブル
基板材料の場合に一層困難になる。その上、従来のプロ
セスフローは、多少複雑であり、２回のフォトレジスト
の塗布及び露光を必要とする。
【０００５】バイア及びパッドを作成する従来の第１の
方法において、バイア作成工程と、トレース／パッドパ
ターニング工程は、メタライゼーションのような中間プ
ロセス工程によって分離される。中間工程は、基板膜の
寸法を著しく変化させ、バイアとパッドの間の不整合を
生じさせる。例えば、「半加算的」プロセスと呼ばれる
従来のプロセスには、（１）原材料（すなわち、銅クラ
ッド付き又は銅クラッド無しの誘電膜）の調製、（２）
バイア又はスルーホールの作成、（３）バイア又はスル
ーホールの洗浄、（４）薄いメタライゼーション層（例
えば、スパッタリング又は無電解めっきされたシード
層）の形成、（５）フォトレジストによる基板の被覆と
パターニング、（６）画成されたパッド領域のめっき、
（７）レジストの除去、及び、（８）シードエッチング
の実行が含まれる。このプロセスフローにおいて、バイ
ア作成工程とパターニング工程は、フレキシブル基板に
著しい寸法の変化を生じさせるメタライゼーション工程
によって分離されている。
方法において、バイア作成工程と、トレース／パッドパ
ターニング工程は、メタライゼーションのような中間プ
ロセス工程によって分離される。中間工程は、基板膜の
寸法を著しく変化させ、バイアとパッドの間の不整合を
生じさせる。例えば、「半加算的」プロセスと呼ばれる
従来のプロセスには、（１）原材料（すなわち、銅クラ
ッド付き又は銅クラッド無しの誘電膜）の調製、（２）
バイア又はスルーホールの作成、（３）バイア又はスル
ーホールの洗浄、（４）薄いメタライゼーション層（例
えば、スパッタリング又は無電解めっきされたシード
層）の形成、（５）フォトレジストによる基板の被覆と
パターニング、（６）画成されたパッド領域のめっき、
（７）レジストの除去、及び、（８）シードエッチング
の実行が含まれる。このプロセスフローにおいて、バイ
ア作成工程とパターニング工程は、フレキシブル基板に
著しい寸法の変化を生じさせるメタライゼーション工程
によって分離されている。
【０００６】バイア及びパッドを作成するための「減算
的」プロセスと呼ばれる従来の第２の方法は、（１）原
材料（例えば、銅クラッド付き又は銅クラッド無しの誘
電膜）の調製、（２）バイア又はスルーホールの作成、
（３）薄いメタライゼーション層の作成、（４）基板表
面の全体的な電気めっき、（５）フォトレジストによる
基板の被覆とパターニング、及び、（６）パッド及びラ
インを形成するためのパターニングされた領域のエッチ
ングを含む。しかし、この第２の方法によるプロセス
は、バイア／パッドの位置合わせが２回のメタライゼー
ション工程による影響を受け、基板の寸法、すなわち、
パッドとバイアの間のアライメントに悪影響を与えると
いう問題を生じる。
的」プロセスと呼ばれる従来の第２の方法は、（１）原
材料（例えば、銅クラッド付き又は銅クラッド無しの誘
電膜）の調製、（２）バイア又はスルーホールの作成、
（３）薄いメタライゼーション層の作成、（４）基板表
面の全体的な電気めっき、（５）フォトレジストによる
基板の被覆とパターニング、及び、（６）パッド及びラ
インを形成するためのパターニングされた領域のエッチ
ングを含む。しかし、この第２の方法によるプロセス
は、バイア／パッドの位置合わせが２回のメタライゼー
ション工程による影響を受け、基板の寸法、すなわち、
パッドとバイアの間のアライメントに悪影響を与えると
いう問題を生じる。
【０００７】
【発明が解決しようとする課題】したがって、本発明
は、上記の従来の方法の欠点が解決され、微細構造素子
の製作に適した、フレキシブル基板の両面上の導電性物
の間に適切に整列された導電性バイアを作成する方法の
提供を目的とする。
は、上記の従来の方法の欠点が解決され、微細構造素子
の製作に適した、フレキシブル基板の両面上の導電性物
の間に適切に整列された導電性バイアを作成する方法の
提供を目的とする。
【０００８】
【課題を解決するための手段】本発明は、フレキシブル
基板の両面に作成された回路素子の間に導電性バイアを
形成する方法を取り扱う。本発明の一実施例において、
プロセスは、両面に銅層が設けられたフレキシブル膜ポ
リイミド基板から始まる。両面の銅はフォトレジストで
被覆される。制御されたレーザードリルを使用して非貫
通バイアが上部銅層及び基板を通して穿孔される。次
に、フォトレジストが露光（パターニング）される。め
っき処理は、導電性材料でバイアを充填するため使用さ
れる。続いて、レジストが現像され、銅層の表面上のラ
イン及びパッドはめっきされる。フォトレジストは除去
される。本実施例の一変形例では、フォトレジストはレ
ーザーを用いてバイアを穿孔する前に露光される。本発
明のプロセスの他の一実施例では、非貫通バイアの代わ
りにスルーホールが穿孔される。次に、フォトレジスト
層が露光される。続いて、スルーホール側壁がメタライ
ゼーション処理される。レジストが現像され、銅層の表
面上のライン及びパッド構造体はめっきされる。この実
施例の一変形例では、フォトレジストがスルーホールを
穿孔する前に露光される。いずれの実施例の場合でも、
レジストの露光と、バイア又はスルーホールのレーザー
穿孔との間には、基板の寸法に悪影響を与えるプロセス
工程が介在しない。これは、プロセスの間にフレキシブ
ル基板の寸法に変化を生じさせないために役立ち、導電
性バイアと、銅層に作成されたパッドとの間の適切なア
ライメントが保たれる。
基板の両面に作成された回路素子の間に導電性バイアを
形成する方法を取り扱う。本発明の一実施例において、
プロセスは、両面に銅層が設けられたフレキシブル膜ポ
リイミド基板から始まる。両面の銅はフォトレジストで
被覆される。制御されたレーザードリルを使用して非貫
通バイアが上部銅層及び基板を通して穿孔される。次
に、フォトレジストが露光（パターニング）される。め
っき処理は、導電性材料でバイアを充填するため使用さ
れる。続いて、レジストが現像され、銅層の表面上のラ
イン及びパッドはめっきされる。フォトレジストは除去
される。本実施例の一変形例では、フォトレジストはレ
ーザーを用いてバイアを穿孔する前に露光される。本発
明のプロセスの他の一実施例では、非貫通バイアの代わ
りにスルーホールが穿孔される。次に、フォトレジスト
層が露光される。続いて、スルーホール側壁がメタライ
ゼーション処理される。レジストが現像され、銅層の表
面上のライン及びパッド構造体はめっきされる。この実
施例の一変形例では、フォトレジストがスルーホールを
穿孔する前に露光される。いずれの実施例の場合でも、
レジストの露光と、バイア又はスルーホールのレーザー
穿孔との間には、基板の寸法に悪影響を与えるプロセス
工程が介在しない。これは、プロセスの間にフレキシブ
ル基板の寸法に変化を生じさせないために役立ち、導電
性バイアと、銅層に作成されたパッドとの間の適切なア
ライメントが保たれる。
【０００９】請求項１に係る発明は、導電層が両面に設
けられた誘電性基板からフレキシブル回路基板を製造す
る方法であって、上記誘電性基板の一方の面に設けられ
た第１の導電層にフォトレジスト層を形成する工程と、
上記フォトレジスト層、上記第１の導電層、及び、上記
誘電性基板を通るアパーチャを形成する第１工程、化学
線のパターンで上記フォトレジスト層を露光する第２工
程、並びに、上記アパーチャ内に導電性材料のバイアを
形成する第３工程を行う工程と、上記第１の導電層の一
部分を露出させるため上記露光されたフォトレジスト層
を現像する工程と、上記現像されたフォトレジスト層を
マスクとして用いて、上記第１の導電性層に上記バイア
と連結された少なくとも１本の導電性トレースを画成す
る工程と、上記フォトレジスト層を除去する工程とを有
し、上記第１工程、上記第２工程、並びに、上記第３工
程を行う工程において、上記第１工程が上記第３工程よ
りも先に行われる。すなわち、請求項２に係る発明で
は、第１工程、第２工程、第３工程の順番に行われ、請
求項３に係る発明では、第２工程、第１工程、第３工程
の順番に行われ、請求項４に係る発明では、第１工程、
第３工程、第２工程の順番に行われる。
けられた誘電性基板からフレキシブル回路基板を製造す
る方法であって、上記誘電性基板の一方の面に設けられ
た第１の導電層にフォトレジスト層を形成する工程と、
上記フォトレジスト層、上記第１の導電層、及び、上記
誘電性基板を通るアパーチャを形成する第１工程、化学
線のパターンで上記フォトレジスト層を露光する第２工
程、並びに、上記アパーチャ内に導電性材料のバイアを
形成する第３工程を行う工程と、上記第１の導電層の一
部分を露出させるため上記露光されたフォトレジスト層
を現像する工程と、上記現像されたフォトレジスト層を
マスクとして用いて、上記第１の導電性層に上記バイア
と連結された少なくとも１本の導電性トレースを画成す
る工程と、上記フォトレジスト層を除去する工程とを有
し、上記第１工程、上記第２工程、並びに、上記第３工
程を行う工程において、上記第１工程が上記第３工程よ
りも先に行われる。すなわち、請求項２に係る発明で
は、第１工程、第２工程、第３工程の順番に行われ、請
求項３に係る発明では、第２工程、第１工程、第３工程
の順番に行われ、請求項４に係る発明では、第１工程、
第３工程、第２工程の順番に行われる。
【００１０】また、請求項５に係る発明では、上記フォ
トレジスト層を形成する工程は、上記誘電性基板の他方
の面に設けられた第２の導電層に第２のフォトレジスト
層を形成する工程を含み、上記フォトレジスト層を露光
する工程は、化学線のパターンで上記第２のフォトレジ
スト層を露光する工程を含み、上記フォトレジスト層を
現像する工程は、上記第２のフォトレジスト層を現像す
る工程を含み、上記導電性トレースを画成する工程は、
上記現像された第２のフォトレジスト層をマスクとして
用いて、上記第２のフォトレジスト層の下側にある上記
第２の導電性層に導電性トレースを画成する工程を含
む。
トレジスト層を形成する工程は、上記誘電性基板の他方
の面に設けられた第２の導電層に第２のフォトレジスト
層を形成する工程を含み、上記フォトレジスト層を露光
する工程は、化学線のパターンで上記第２のフォトレジ
スト層を露光する工程を含み、上記フォトレジスト層を
現像する工程は、上記第２のフォトレジスト層を現像す
る工程を含み、上記導電性トレースを画成する工程は、
上記現像された第２のフォトレジスト層をマスクとして
用いて、上記第２のフォトレジスト層の下側にある上記
第２の導電性層に導電性トレースを画成する工程を含
む。
【００１１】請求項６に係る発明は、導電層が両面に設
けられた誘電性基板からフレキシブル回路基板を製造す
る方法であって、上記誘電性基板の一方の面に設けられ
た第１の導電層にフォトレジスト層を形成する工程と、
上記フォトレジスト層、上記第１の導電層、上記誘電性
基板、及び、上記誘電性基板の他方の面に設けられた第
２の導電層を通るアパーチャを形成する第１工程、化学
線のパターンで上記フォトレジスト層を露光する第２工
程、並びに、上記アパーチャ内に導電性材料のバイアを
形成する第３工程を行う工程と、上記第１の導電層の一
部分を露出させるため上記露光されたフォトレジスト層
を現像する工程と、上記現像されたフォトレジスト層を
マスクとして用いて、上記第１の導電性層に上記バイア
と連結された少なくとも１本の導電性トレースを画成す
る工程と、上記フォトレジスト層を除去する工程とを有
し、上記第１工程、上記第２工程、並びに、上記第３工
程を行う工程において、上記第１工程が上記第３工程よ
りも先に行われ、すなわち、第１工程、第２工程、第３
工程の順番、第２工程、第１工程、第３工程の順番、又
は、第１工程、第３工程、第２工程の順番に行われる。
けられた誘電性基板からフレキシブル回路基板を製造す
る方法であって、上記誘電性基板の一方の面に設けられ
た第１の導電層にフォトレジスト層を形成する工程と、
上記フォトレジスト層、上記第１の導電層、上記誘電性
基板、及び、上記誘電性基板の他方の面に設けられた第
２の導電層を通るアパーチャを形成する第１工程、化学
線のパターンで上記フォトレジスト層を露光する第２工
程、並びに、上記アパーチャ内に導電性材料のバイアを
形成する第３工程を行う工程と、上記第１の導電層の一
部分を露出させるため上記露光されたフォトレジスト層
を現像する工程と、上記現像されたフォトレジスト層を
マスクとして用いて、上記第１の導電性層に上記バイア
と連結された少なくとも１本の導電性トレースを画成す
る工程と、上記フォトレジスト層を除去する工程とを有
し、上記第１工程、上記第２工程、並びに、上記第３工
程を行う工程において、上記第１工程が上記第３工程よ
りも先に行われ、すなわち、第１工程、第２工程、第３
工程の順番、第２工程、第１工程、第３工程の順番、又
は、第１工程、第３工程、第２工程の順番に行われる。
【００１２】また、上記フォトレジスト層を形成する工
程は、上記誘電性基板の他方の面に設けられた上記第２
の導電層に第２のフォトレジスト層を形成する工程を含
み、上記アパーチャを形成する工程により形成される上
記アパーチャは上記第２のフォトレジスト層を貫通し、
上記フォトレジスト層を露光する工程は、化学線のパタ
ーンで上記第２のフォトレジスト層を露光する工程を含
み、上記フォトレジスト層を現像する工程は、上記第２
のフォトレジスト層を現像する工程を含み、上記導電性
トレースを画成する工程は、上記現像された第２のフォ
トレジスト層をマスクとして用いて、上記第２のフォト
レジスト層の下側にある上記第２の導電性層に導電性ト
レースを画成する工程を含む。
程は、上記誘電性基板の他方の面に設けられた上記第２
の導電層に第２のフォトレジスト層を形成する工程を含
み、上記アパーチャを形成する工程により形成される上
記アパーチャは上記第２のフォトレジスト層を貫通し、
上記フォトレジスト層を露光する工程は、化学線のパタ
ーンで上記第２のフォトレジスト層を露光する工程を含
み、上記フォトレジスト層を現像する工程は、上記第２
のフォトレジスト層を現像する工程を含み、上記導電性
トレースを画成する工程は、上記現像された第２のフォ
トレジスト層をマスクとして用いて、上記第２のフォト
レジスト層の下側にある上記第２の導電性層に導電性ト
レースを画成する工程を含む。
【００１３】
【発明の実施の形態】本発明は、フレキシブル基板の両
面に、導電性バイア又はスルーホールによって接続され
た微細な構造体を作成するプロセスを取り扱う。本発明
の方法は、基板表面上に作成された導電性パッドと、バ
イアとの間に適切なアライメントを維持することができ
る。このアライメントの維持は、バイア穿孔工程と、導
電性パッドのためのフォトレジストパターニング工程
を、時間的に相互に接近させて実行すること、すなわ
ち、基板に寸法的な変化を生じさせ得る他の工程を介在
させないで実行することによって達成される。
面に、導電性バイア又はスルーホールによって接続され
た微細な構造体を作成するプロセスを取り扱う。本発明
の方法は、基板表面上に作成された導電性パッドと、バ
イアとの間に適切なアライメントを維持することができ
る。このアライメントの維持は、バイア穿孔工程と、導
電性パッドのためのフォトレジストパターニング工程
を、時間的に相互に接近させて実行すること、すなわ
ち、基板に寸法的な変化を生じさせ得る他の工程を介在
させないで実行することによって達成される。
【００１４】本発明は、典型的に、フレキシブルポリマ
ー膜（例えば、ポリイミド）から作成された基板の両面
に導電性ライン及びパッドを備えた微細な構造体層の対
を製作する場合に特に有効である。両面上のパッドは、
導電性材料で充填されたバイアによって電気的に接続さ
れる。ライン及びパッドは、所望のアプリケーションに
応じて、寸法と間隔が異なる。
ー膜（例えば、ポリイミド）から作成された基板の両面
に導電性ライン及びパッドを備えた微細な構造体層の対
を製作する場合に特に有効である。両面上のパッドは、
導電性材料で充填されたバイアによって電気的に接続さ
れる。ライン及びパッドは、所望のアプリケーションに
応じて、寸法と間隔が異なる。
【００１５】図１の（Ａ）乃至（Ｅ）には、本発明の方
法の第１の実施例に従って、微細な構造体層の対を作成
するプロセスフローが示されている。図１の（Ａ）に示
されるように、最初の構造体は、両面に導電層１２（典
型的に銅）が作成されたポリイミド基板１０である。典
型的な一例では、基板１０は５０ミクロンの厚さであ
り、２０乃至１００ミクロンの範囲内の厚さの誘電層を
使用してもよい。導電層１２は、典型的に０．２ミクロ
ンから数ミクロンの厚さを有するが、１０ミクロン以上
の厚さの導電層を使用してもよい。導電層は、適当な従
来公知のプロセス、例えば、積層法、スパッタリング
法、堆積法、めっき法などを用いて基板に塗布される。
法の第１の実施例に従って、微細な構造体層の対を作成
するプロセスフローが示されている。図１の（Ａ）に示
されるように、最初の構造体は、両面に導電層１２（典
型的に銅）が作成されたポリイミド基板１０である。典
型的な一例では、基板１０は５０ミクロンの厚さであ
り、２０乃至１００ミクロンの範囲内の厚さの誘電層を
使用してもよい。導電層１２は、典型的に０．２ミクロ
ンから数ミクロンの厚さを有するが、１０ミクロン以上
の厚さの導電層を使用してもよい。導電層は、適当な従
来公知のプロセス、例えば、積層法、スパッタリング
法、堆積法、めっき法などを用いて基板に塗布される。
【００１６】フォトレジスト層１４及び１５（図１の
（Ｂ））は、基板１０の両面に、すなわち、各導電層１
２の上部に塗布される。フォトレジスト層１４及び１５
は、作成されるデバイスの要求条件に依存して、液体フ
ォトレジスト（一般的にポジレジスト）タイプ、又は、
乾燥膜フォトレジスト（一般的にネガレジスト）タイプ
である。典型的に、液体レジストは、微細なライン構造
体（すなわち、ピッチが３０ミクロン未満の構造体）を
作成するため使用される。このようなレジストの一例
は、ＡＺＰ ４６２０であり、AZ Electronic Materia
l，615 Palomar Ave.,Sunnyvale，CA 94086から入手可
能である。適当な乾燥膜レジストには、Riston、MacDer
mid及びMortonの乾燥膜レジストが含まれる。乾燥膜レ
ジストは、典型的に、表面に積層され、一方、液体レジ
ストは（小さいパネルの場合には）スピンコーティング
され、浸漬コーティング、押出しコーティング、又は、
その他の適当なコーティング手段を用いて塗布すること
ができる。
（Ｂ））は、基板１０の両面に、すなわち、各導電層１
２の上部に塗布される。フォトレジスト層１４及び１５
は、作成されるデバイスの要求条件に依存して、液体フ
ォトレジスト（一般的にポジレジスト）タイプ、又は、
乾燥膜フォトレジスト（一般的にネガレジスト）タイプ
である。典型的に、液体レジストは、微細なライン構造
体（すなわち、ピッチが３０ミクロン未満の構造体）を
作成するため使用される。このようなレジストの一例
は、ＡＺＰ ４６２０であり、AZ Electronic Materia
l，615 Palomar Ave.,Sunnyvale，CA 94086から入手可
能である。適当な乾燥膜レジストには、Riston、MacDer
mid及びMortonの乾燥膜レジストが含まれる。乾燥膜レ
ジストは、典型的に、表面に積層され、一方、液体レジ
ストは（小さいパネルの場合には）スピンコーティング
され、浸漬コーティング、押出しコーティング、又は、
その他の適当なコーティング手段を用いて塗布すること
ができる。
【００１７】フォトレジスト層は、次に、半導体産業の
分野で周知のフォトリソグラフィ技術を用いて映像化
（露光）される。レジスト層はこの段階では現像されな
いことに注意する必要がある。非貫通バイア１６は、上
部フォトレジスト層１４と、上部導電層１２と、基板１
０を通して穿孔され、下部導電層で止められる。制御さ
れたレーザー穿孔又は他の適当な手段がこの目的のため
使用される。これにより得られた構造体が図１の（Ｂ）
に示されている。
分野で周知のフォトリソグラフィ技術を用いて映像化
（露光）される。レジスト層はこの段階では現像されな
いことに注意する必要がある。非貫通バイア１６は、上
部フォトレジスト層１４と、上部導電層１２と、基板１
０を通して穿孔され、下部導電層で止められる。制御さ
れたレーザー穿孔又は他の適当な手段がこの目的のため
使用される。これにより得られた構造体が図１の（Ｂ）
に示されている。
【００１８】次に、バイアの側壁は洗浄される。これ
は、湿式化学的洗浄、プラズマ洗浄、或いは、その外の
適当な方法によって行われる。例えば、バイア側壁は、
湿式化学的手段及びＣＦ４／Ｏ２プラズマを用いて行わ
れる。硫酸、クロム酸、又は、過マンガン酸カリウム
は、化学的洗浄剤として使用され、硫酸又はクロム酸が
好ましい。めっきプロセスは、導電性材料１８、典型的
には銅でバイア１６を充填する。バイアめっきは、下部
導電層をシード層として使用し、バイアを充填するまで
堆積させることによって行われる。このような状況で
は、上部導電層は、バイアが上部シード層に到達するま
でめっき中に電気的に接続されない。このようなバイア
めっき方法の利点は、バイア側壁が電気めっきの前にメ
タライゼーション処理されなくてもよい点である。この
目的のため使用され得る電気めっき方法は、本願の基礎
出願と同日に出願され、本願出願人に譲受され、参考の
ためここに引用された米国特許出願“METHOD FOR ELCTR
OPLATING VIAS OR THROUGH HOLES IN SUBSTRATES HAVIN
G CONDUCTORS ＯＮ BOTH SIDES”に記載されている。こ
のプロセスによって得られた構造体は図１の（Ｃ）に示
されている。
は、湿式化学的洗浄、プラズマ洗浄、或いは、その外の
適当な方法によって行われる。例えば、バイア側壁は、
湿式化学的手段及びＣＦ４／Ｏ２プラズマを用いて行わ
れる。硫酸、クロム酸、又は、過マンガン酸カリウム
は、化学的洗浄剤として使用され、硫酸又はクロム酸が
好ましい。めっきプロセスは、導電性材料１８、典型的
には銅でバイア１６を充填する。バイアめっきは、下部
導電層をシード層として使用し、バイアを充填するまで
堆積させることによって行われる。このような状況で
は、上部導電層は、バイアが上部シード層に到達するま
でめっき中に電気的に接続されない。このようなバイア
めっき方法の利点は、バイア側壁が電気めっきの前にメ
タライゼーション処理されなくてもよい点である。この
目的のため使用され得る電気めっき方法は、本願の基礎
出願と同日に出願され、本願出願人に譲受され、参考の
ためここに引用された米国特許出願“METHOD FOR ELCTR
OPLATING VIAS OR THROUGH HOLES IN SUBSTRATES HAVIN
G CONDUCTORS ＯＮ BOTH SIDES”に記載されている。こ
のプロセスによって得られた構造体は図１の（Ｃ）に示
されている。
【００１９】次に、導電性ライン及び導電性パッドが求
められる上部導電性表面及び下部導電性表面１２に領域
を画成するため、フォトレジストが現像される。めっき
プロセスは、導電性ライン及びパッド２０を作成するた
め使用される。めっきプロセスは、上部表面１２の導電
性構造体を充填されたバイア１６に電気的に接続するた
めにも作用する。これにより得られた構造体は図１の
（Ｄ）に示されている。
められる上部導電性表面及び下部導電性表面１２に領域
を画成するため、フォトレジストが現像される。めっき
プロセスは、導電性ライン及びパッド２０を作成するた
め使用される。めっきプロセスは、上部表面１２の導電
性構造体を充填されたバイア１６に電気的に接続するた
めにも作用する。これにより得られた構造体は図１の
（Ｄ）に示されている。
【００２０】次に、残りのフォトレジストが除去され、
シードエッチングプロセスが行われる。過硫酸アンモニ
アは銅シードをエッチングするため使用できる。他の銅
腐食剤を使用してもよい。過マンガン酸カリウムは、誘
電膜への粘着性を高めるべくＣｒ層が銅シード堆積の前
にスパッタリングされている場合に、Ｃｒシードをエッ
チングするため使用される。これにより得られた構造体
は図１の（Ｅ）に示されている。
シードエッチングプロセスが行われる。過硫酸アンモニ
アは銅シードをエッチングするため使用できる。他の銅
腐食剤を使用してもよい。過マンガン酸カリウムは、誘
電膜への粘着性を高めるべくＣｒ層が銅シード堆積の前
にスパッタリングされている場合に、Ｃｒシードをエッ
チングするため使用される。これにより得られた構造体
は図１の（Ｅ）に示されている。
【００２１】フォトレジスト露光工程とレーザーバイア
穿孔工程は、開示されたプロセスフローの中で入れ替え
ても良いことに注意する必要がある。しかし、本発明の
重要な局面は、フォトレジスト露光工程とレーザーバイ
ア穿孔工程の間に、バイアと、フォトレジスト露光によ
って画成された導電性パッドとの間のアライメントに影
響を与え得る他のプロセス工程が介在しないことであ
る。
穿孔工程は、開示されたプロセスフローの中で入れ替え
ても良いことに注意する必要がある。しかし、本発明の
重要な局面は、フォトレジスト露光工程とレーザーバイ
ア穿孔工程の間に、バイアと、フォトレジスト露光によ
って画成された導電性パッドとの間のアライメントに影
響を与え得る他のプロセス工程が介在しないことであ
る。
【００２２】上部レジスト層にパターニングされた形状
と、下部レジスト層にパターニングされた形状との間の
アライメントを保つため、アライメントマークが使用さ
れる。このようなマークは、バイアをドリルで穿孔する
時に使用されるレーザー出力とは異なるレーザー出力を
使用して膜に穿孔される。例えば、アライメントマーク
は、バイアを穿孔するために使用されるレーザー出力よ
りも高いレーザー出力を使用してドリル加工される。レ
ーザードリルのプログラマブルな特質のため、図１に示
されたような閉鎖したバイアを穿孔することが可能であ
る。閉鎖バイアを穿孔する場合に、レーザーは、前半の
レーザーパルスが上部導電層を穿孔し、後半のレーザー
パルス（低出力）は誘電体だけに穿孔し、下部導電層を
貫通しないようにプログラムされる。かくして、異なる
出力を備えた多種類のパルスが閉鎖バイアを穿孔するた
め使用され得る。
と、下部レジスト層にパターニングされた形状との間の
アライメントを保つため、アライメントマークが使用さ
れる。このようなマークは、バイアをドリルで穿孔する
時に使用されるレーザー出力とは異なるレーザー出力を
使用して膜に穿孔される。例えば、アライメントマーク
は、バイアを穿孔するために使用されるレーザー出力よ
りも高いレーザー出力を使用してドリル加工される。レ
ーザードリルのプログラマブルな特質のため、図１に示
されたような閉鎖したバイアを穿孔することが可能であ
る。閉鎖バイアを穿孔する場合に、レーザーは、前半の
レーザーパルスが上部導電層を穿孔し、後半のレーザー
パルス（低出力）は誘電体だけに穿孔し、下部導電層を
貫通しないようにプログラムされる。かくして、異なる
出力を備えた多種類のパルスが閉鎖バイアを穿孔するた
め使用され得る。
【００２３】図２の（Ａ）乃至（Ｄ）には、本発明の方
法の第２の実施例に従って、微細な構造体層の対を作成
するプロセスフローが示されている。図２の（Ａ）に示
されるように、最初の構造体は、両面に導電層１２（典
型的に銅）が作成されたポリイミド基板１０である。図
１に示された実施例と同様に、基板１０は、典型的に５
０ミクロンの厚さであり、電層１２は、０．２ミクロン
から数ミクロンの厚さを有する。導電層は、適当な従来
公知のプロセスを用いて基板に塗布される。
法の第２の実施例に従って、微細な構造体層の対を作成
するプロセスフローが示されている。図２の（Ａ）に示
されるように、最初の構造体は、両面に導電層１２（典
型的に銅）が作成されたポリイミド基板１０である。図
１に示された実施例と同様に、基板１０は、典型的に５
０ミクロンの厚さであり、電層１２は、０．２ミクロン
から数ミクロンの厚さを有する。導電層は、適当な従来
公知のプロセスを用いて基板に塗布される。
【００２４】フォトレジスト層１４及び１５（図２の
（Ｂ））は、基板１０の両面に、すなわち、各導電層１
２の上部に塗布される。フォトレジスト層１４及び１５
は、作成されるデバイスの要求条件に依存して、液体フ
ォトレジスト（一般的にポジレジスト）タイプ、又は、
乾燥膜フォトレジスト（一般的にネガレジスト）タイプ
である。上述のごとく、典型的に、液体レジストは、微
細なライン構造体（すなわち、ピッチが３０ミクロン未
満の構造体）を作成するため使用される。フォトレジス
ト層は、次に、半導体産業の分野で周知のフォトリソグ
ラフィ技術を用いて映像化（露光）される。レジスト層
はこの段階では現像されないことに注意する必要があ
る。スルーホール１７は、上部フォトレジスト層１４
と、上部導電層１２と、基板１０と、下部導電層１２
と、下部フォトレジスト層１２を通して穿孔される。レ
ーザードリル、機械加工パンチ、又は、プラズマ若しく
は湿式エッチングのような他の適当な方法がスルーホー
ルを作成するため使用される。レーザー穿孔工程の後
に、スルーホールの側壁を洗浄するため、洗浄工程が使
用される。次に、無電解めっき又は直接めっきがスルー
ホール１７の側壁に金属層を作成するため使用される。
これにより得られた構造体が図２の（Ｂ）に示されてい
る。
（Ｂ））は、基板１０の両面に、すなわち、各導電層１
２の上部に塗布される。フォトレジスト層１４及び１５
は、作成されるデバイスの要求条件に依存して、液体フ
ォトレジスト（一般的にポジレジスト）タイプ、又は、
乾燥膜フォトレジスト（一般的にネガレジスト）タイプ
である。上述のごとく、典型的に、液体レジストは、微
細なライン構造体（すなわち、ピッチが３０ミクロン未
満の構造体）を作成するため使用される。フォトレジス
ト層は、次に、半導体産業の分野で周知のフォトリソグ
ラフィ技術を用いて映像化（露光）される。レジスト層
はこの段階では現像されないことに注意する必要があ
る。スルーホール１７は、上部フォトレジスト層１４
と、上部導電層１２と、基板１０と、下部導電層１２
と、下部フォトレジスト層１２を通して穿孔される。レ
ーザードリル、機械加工パンチ、又は、プラズマ若しく
は湿式エッチングのような他の適当な方法がスルーホー
ルを作成するため使用される。レーザー穿孔工程の後
に、スルーホールの側壁を洗浄するため、洗浄工程が使
用される。次に、無電解めっき又は直接めっきがスルー
ホール１７の側壁に金属層を作成するため使用される。
これにより得られた構造体が図２の（Ｂ）に示されてい
る。
【００２５】次に、導電性ライン及び導電性パッドが求
められる上部導電性表面及び下部導電性表面１２に領域
を画成するため、フォトレジストが現像される。側壁金
属層の作成中に、レジストの上部に作成された金属は、
この工程中に除去される。これにより、スルーホールを
充填するため使用される後段のめっき工程でレジスト上
に金属層が作成されないことが保証される。次に、めっ
きプロセスは、導電性ライン及びパッド２０を作成し、
導電性材料１８でスルーホール１７を充填するため使用
される。好ましいめっきプロセスは、基板の両面が同時
にめっきされる両面めっき処理であるが、片面めっき処
理を使用しても構わない。これにより得られた構造体は
図２の（Ｃ）に示される。この状況で使用するために適
した片面めっき処理は、上記の米国特許出願“METHOD F
OR ELCTROPLATING VIAS OR THROUGH HOLES IN SUBSTRAT
ES HAVING CONDUCTORS ＯＮ BOTH SIDES”に記載されて
いる。
められる上部導電性表面及び下部導電性表面１２に領域
を画成するため、フォトレジストが現像される。側壁金
属層の作成中に、レジストの上部に作成された金属は、
この工程中に除去される。これにより、スルーホールを
充填するため使用される後段のめっき工程でレジスト上
に金属層が作成されないことが保証される。次に、めっ
きプロセスは、導電性ライン及びパッド２０を作成し、
導電性材料１８でスルーホール１７を充填するため使用
される。好ましいめっきプロセスは、基板の両面が同時
にめっきされる両面めっき処理であるが、片面めっき処
理を使用しても構わない。これにより得られた構造体は
図２の（Ｃ）に示される。この状況で使用するために適
した片面めっき処理は、上記の米国特許出願“METHOD F
OR ELCTROPLATING VIAS OR THROUGH HOLES IN SUBSTRAT
ES HAVING CONDUCTORS ＯＮ BOTH SIDES”に記載されて
いる。
【００２６】スルーホールは、スルーホールの寸法とめ
っきされた材料の厚さとに応じて、めっきされた材料で
完全に充填され、又は、完全には充填されない。必要に
応じて、付加的なめっき工程がスルーホールを充填する
ため使用される。残りのフォトレジストが除去され、シ
ードエッチングプロセスが行われる。得られた構造体は
図２の（Ｄ）に示されている。図１を参照して説明した
本発明の第１の実施例と同様に、フォトレジストパター
ニング（露光）工程と、バイア穿孔工程は、互いに時間
的に接近した時点で行われ、フレキシブル膜に歪みを生
じさせ得る介在工程は用いられない。この結果として、
パターニングされた導電性ライン又はパッドと、スルー
ホールとの間で所望のアライメントが保たれる。
っきされた材料の厚さとに応じて、めっきされた材料で
完全に充填され、又は、完全には充填されない。必要に
応じて、付加的なめっき工程がスルーホールを充填する
ため使用される。残りのフォトレジストが除去され、シ
ードエッチングプロセスが行われる。得られた構造体は
図２の（Ｄ）に示されている。図１を参照して説明した
本発明の第１の実施例と同様に、フォトレジストパター
ニング（露光）工程と、バイア穿孔工程は、互いに時間
的に接近した時点で行われ、フレキシブル膜に歪みを生
じさせ得る介在工程は用いられない。この結果として、
パターニングされた導電性ライン又はパッドと、スルー
ホールとの間で所望のアライメントが保たれる。
【００２７】上記の説明で使用された用語及び表現は、
本発明を制限するためではなく、本発明を説明するため
に使用されたものであり、このような用語及び表現を用
いることによって、開示、説明された特徴、或いは、特
徴の一部の均等物を除外する意図は無く、特許請求の範
囲に記載された事項を逸脱することなく、種々の変形を
なし得ることが認められる。
本発明を制限するためではなく、本発明を説明するため
に使用されたものであり、このような用語及び表現を用
いることによって、開示、説明された特徴、或いは、特
徴の一部の均等物を除外する意図は無く、特許請求の範
囲に記載された事項を逸脱することなく、種々の変形を
なし得ることが認められる。
【００２８】
【発明の効果】上記の説明の通り、微細構造素子の製作
に適した、フレキシブル基板の両面上の導電性物の間に
適切に整列された導電性バイアを作成するための本発明
の回路基板の製造方法によれば、レジストの露光と、バ
イア又はスルーホールのレーザー穿孔との間には、基板
の寸法に悪影響を与えるプロセス工程が介在しない。し
たがって、レジスト露光プロセスと、バイア又はスルー
ホール作成プロセスとの間にフレキシブル基板の寸法に
変化が生じないので、導電性バイアと、銅層に作成され
たパッドとの間の適切なアライメントが保たれる。
に適した、フレキシブル基板の両面上の導電性物の間に
適切に整列された導電性バイアを作成するための本発明
の回路基板の製造方法によれば、レジストの露光と、バ
イア又はスルーホールのレーザー穿孔との間には、基板
の寸法に悪影響を与えるプロセス工程が介在しない。し
たがって、レジスト露光プロセスと、バイア又はスルー
ホール作成プロセスとの間にフレキシブル基板の寸法に
変化が生じないので、導電性バイアと、銅層に作成され
たパッドとの間の適切なアライメントが保たれる。
【図１】（Ａ）乃至（Ｅ）は、本発明の方法の第１の実
施例に従って、微細な構造体層の対を作成するプロセス
フローを示す図である。
施例に従って、微細な構造体層の対を作成するプロセス
フローを示す図である。
【図２】（Ａ）乃至（Ｄ）は、本発明の方法の第２の実
施例に従って、微細な構造体層の対を作成するプロセス
フローを示す図である。
施例に従って、微細な構造体層の対を作成するプロセス
フローを示す図である。
１０ 基板 １２ 導電層 １４ フォトレジスト層 １５ フォトレジスト層 １６ バイア １７ スルーホール １８ 導電性材料 ２０ 導電性ライン及びパッド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム チョウ アメリカ合衆国，カリフォルニア 95014, クパティーノ，レイク・スプリング 11551番 (72)発明者 マイケル ジー ピーターズ アメリカ合衆国，カリフォルニア 95051, サンタ・クララ，ジャンニニ・ドライヴ 485番 (72)発明者 ソロモン アイ ベイリン アメリカ合衆国，カリフォルニア 94070, サン・カルロス，クラブ・ドライヴ 83番
Claims (6)
- 【請求項１】 導電層が両面に設けられた誘電性基板か
らフレキシブル回路基板を製造する方法であって、 上記誘電性基板の一方の面に設けられた第１の導電層に
フォトレジスト層を形成する工程と、 上記フォトレジスト層、上記第１の導電層、及び、上記
誘電性基板を通るアパーチャを形成する第１工程、化学
線のパターンで上記フォトレジスト層を露光する第２工
程、並びに、上記アパーチャ内に導電性材料のバイアを
形成する第３工程を行う工程と、 上記第１の導電層の一部分を露出させるため上記露光さ
れたフォトレジスト層を現像する工程と、 上記現像されたフォトレジスト層をマスクとして用い
て、上記第１の導電性層に上記バイアと連結された少な
くとも１本の導電性トレースを画成する工程と、 上記フォトレジスト層を除去する工程とを有し、 上記第１工程、上記第２工程、並びに、上記第３工程を
行う工程において、上記第１工程が上記第３工程よりも
先に行われることを特徴とする方法。 - 【請求項２】 導電層が両面に設けられた誘電性基板か
らフレキシブル回路基板を製造する方法であって、 上記誘電性基板の一方の面に設けられた第１の導電層に
フォトレジスト層を形成する工程と、 上記フォトレジスト層、上記第１の導電層、及び、上記
誘電性基板を通るアパーチャを形成する工程と、 化学線のパターンで上記フォトレジスト層を露光する工
程と、 上記アパーチャ内に導電性材料のバイアを形成する工程
と、 上記第１の導電層の一部分を露出させるため上記露光さ
れたフォトレジスト層を現像する工程と、 上記現像されたフォトレジスト層をマスクとして用い
て、上記第１の導電性層に上記バイアと連結された少な
くとも１本の導電性トレースを画成する工程と、上記フ
ォトレジスト層を除去する工程とを有する方法。 - 【請求項３】 導電層が両面に設けられた誘電性基板か
らフレキシブル回路基板を製造する方法であって、 上記誘電性基板の一方の面に設けられた第１の導電層に
フォトレジスト層を形成する工程と、 化学線のパターンで上記フォトレジスト層を露光する工
程と、 上記フォトレジスト層、上記第１の導電層、及び、上記
誘電性基板を通るアパーチャを形成する工程と、 上記アパーチャ内に導電性材料のバイアを形成する工程
と、 上記第１の導電層の一部分を露出させるため上記露光さ
れたフォトレジスト層を現像する工程と、 上記現像されたフォトレジスト層をマスクとして用い
て、上記第１の導電性層に上記バイアと連結された少な
くとも１本の導電性トレースを画成する工程と、 上記フォトレジスト層を除去する工程とを有する方法。 - 【請求項４】 導電層が両面に設けられた誘電性基板か
らフレキシブル回路基板を製造する方法であって、 上記誘電性基板の一方の面に設けられた第１の導電層に
フォトレジスト層を形成する工程と、 上記フォトレジスト層、上記第１の導電層、及び、上記
誘電性基板を通るアパーチャを形成する工程と、 上記アパーチャ内に導電性材料のバイアを形成する工程
と、 化学線のパターンで上記フォトレジスト層を露光する工
程と、 上記第１の導電層の一部分を露出させるため上記露光さ
れたフォトレジスト層を現像する工程と、 上記現像されたフォトレジスト層をマスクとして用い
て、上記第１の導電性層に上記バイアと連結された少な
くとも１本の導電性トレースを画成する工程と、 上記フォトレジスト層を除去する工程とを有する方法。 - 【請求項５】 上記フォトレジスト層を形成する工程
は、上記誘電性基板の他方の面に設けられた第２の導電
層に第２のフォトレジスト層を形成する工程を含み、 上記フォトレジスト層を露光する工程は、化学線のパタ
ーンで上記第２のフォトレジスト層を露光する工程を含
み、 上記フォトレジスト層を現像する工程は、上記第２のフ
ォトレジスト層を現像する工程を含み、 上記導電性トレースを画成する工程は、上記現像された
第２のフォトレジスト層をマスクとして用いて、上記第
２のフォトレジスト層の下側にある上記第２の導電性層
に導電性トレースを画成する工程を含む、請求項１乃至
４のうちいずれか一項記載の方法。 - 【請求項６】 導電層が両面に設けられた誘電性基板か
らフレキシブル回路基板を製造する方法であって、 上記誘電性基板の一方の面に設けられた第１の導電層に
フォトレジスト層を形成する工程と、 上記フォトレジスト層、上記第１の導電層、上記誘電性
基板、及び、上記誘電性基板の他方の面に設けられた第
２の導電層を通るアパーチャを形成する第１工程、化学
線のパターンで上記フォトレジスト層を露光する第２工
程、並びに、上記アパーチャ内に導電性材料のバイアを
形成する第３工程を行う工程と、 上記第１の導電層の一部分を露出させるため上記露光さ
れたフォトレジスト層を現像する工程と、 上記現像されたフォトレジスト層をマスクとして用い
て、上記第１の導電性層に上記バイアと連結された少な
くとも１本の導電性トレースを画成する工程と、 上記フォトレジスト層を除去する工程とを有し、 上記第１工程、上記第２工程、並びに、上記第３工程を
行う工程において、上記第１工程が上記第３工程よりも
先に行われることを特徴とする方法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100576652B1 (ko) | 2004-07-15 | 2006-05-08 | 엘지마이크론 주식회사 | 양면 배선기판의 제조방법 |
Families Citing this family (76)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6908770B1 (en) * | 1998-07-16 | 2005-06-21 | Board Of Regents, The University Of Texas System | Fluid based analysis of multiple analytes by a sensor array |
| US6197664B1 (en) * | 1999-01-12 | 2001-03-06 | Fujitsu Limited | Method for electroplating vias or through holes in substrates having conductors on both sides |
| US6939474B2 (en) * | 1999-07-30 | 2005-09-06 | Formfactor, Inc. | Method for forming microelectronic spring structures on a substrate |
| JP2001358442A (ja) * | 2000-06-14 | 2001-12-26 | Nec Corp | 半導体パッケージの実装構造 |
| AU2001214479A1 (en) * | 2000-06-29 | 2002-01-14 | 3M Innovative Properties Company | Multi-metal layer circuit |
| JP2002232135A (ja) * | 2001-01-30 | 2002-08-16 | Matsushita Electric Ind Co Ltd | 積層用両面回路基板とその製造方法及びそれを用いた多層プリント配線板 |
| TWI228951B (en) * | 2001-04-27 | 2005-03-01 | Benq Corp | A manufacturing method of flexible circuit board |
| US7115986B2 (en) * | 2001-05-02 | 2006-10-03 | Micron Technology, Inc. | Flexible ball grid array chip scale packages |
| JP4053257B2 (ja) * | 2001-06-14 | 2008-02-27 | 新光電気工業株式会社 | 半導体装置の製造方法 |
| US6930256B1 (en) | 2002-05-01 | 2005-08-16 | Amkor Technology, Inc. | Integrated circuit substrate having laser-embedded conductive patterns and method therefor |
| TWI312166B (en) * | 2001-09-28 | 2009-07-11 | Toppan Printing Co Ltd | Multi-layer circuit board, integrated circuit package, and manufacturing method for multi-layer circuit board |
| WO2003028949A2 (en) * | 2001-10-01 | 2003-04-10 | Xsil Technology Limited | Method of machining substrates |
| SG104293A1 (en) | 2002-01-09 | 2004-06-21 | Micron Technology Inc | Elimination of rdl using tape base flip chip on flex for die stacking |
| US6770822B2 (en) * | 2002-02-22 | 2004-08-03 | Bridgewave Communications, Inc. | High frequency device packages and methods |
| US6975035B2 (en) * | 2002-03-04 | 2005-12-13 | Micron Technology, Inc. | Method and apparatus for dielectric filling of flip chip on interposer assembly |
| SG121707A1 (en) * | 2002-03-04 | 2006-05-26 | Micron Technology Inc | Method and apparatus for flip-chip packaging providing testing capability |
| SG115455A1 (en) | 2002-03-04 | 2005-10-28 | Micron Technology Inc | Methods for assembly and packaging of flip chip configured dice with interposer |
| SG111935A1 (en) * | 2002-03-04 | 2005-06-29 | Micron Technology Inc | Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods |
| SG115459A1 (en) * | 2002-03-04 | 2005-10-28 | Micron Technology Inc | Flip chip packaging using recessed interposer terminals |
| SG115456A1 (en) | 2002-03-04 | 2005-10-28 | Micron Technology Inc | Semiconductor die packages with recessed interconnecting structures and methods for assembling the same |
| US20030178388A1 (en) * | 2002-03-22 | 2003-09-25 | Phillips Kenneth L. | Inverted micro-vias |
| US9691635B1 (en) | 2002-05-01 | 2017-06-27 | Amkor Technology, Inc. | Buildup dielectric layer having metallization pattern semiconductor package fabrication method |
| US7548430B1 (en) | 2002-05-01 | 2009-06-16 | Amkor Technology, Inc. | Buildup dielectric and metallization process and semiconductor package |
| US7670962B2 (en) * | 2002-05-01 | 2010-03-02 | Amkor Technology, Inc. | Substrate having stiffener fabrication method |
| US20040036170A1 (en) * | 2002-08-20 | 2004-02-26 | Lee Teck Kheng | Double bumping of flexible substrate for first and second level interconnects |
| US7071419B2 (en) * | 2003-10-08 | 2006-07-04 | Motorola, Inc. | Tear resistant flexible substrate |
| JP2005150263A (ja) * | 2003-11-13 | 2005-06-09 | Nitto Denko Corp | 両面配線回路基板 |
| US8101431B2 (en) * | 2004-02-27 | 2012-01-24 | Board Of Regents, The University Of Texas System | Integration of fluids and reagents into self-contained cartridges containing sensor elements and reagent delivery systems |
| US10811277B2 (en) | 2004-03-23 | 2020-10-20 | Amkor Technology, Inc. | Encapsulated semiconductor package |
| US11081370B2 (en) | 2004-03-23 | 2021-08-03 | Amkor Technology Singapore Holding Pte. Ltd. | Methods of manufacturing an encapsulated semiconductor device |
| JP3751625B2 (ja) * | 2004-06-29 | 2006-03-01 | 新光電気工業株式会社 | 貫通電極の製造方法 |
| US8826531B1 (en) | 2005-04-05 | 2014-09-09 | Amkor Technology, Inc. | Method for making an integrated circuit substrate having laminated laser-embedded circuit layers |
| EP1910824A4 (en) | 2005-05-31 | 2012-11-21 | Labnow Inc | METHOD AND COMPOSITIONS RELATED TO THE PREPARATION AND USE OF A WHITE BLOOD IMAGE |
| DE102005042072A1 (de) * | 2005-06-01 | 2006-12-14 | Forschungsverbund Berlin E.V. | Verfahren zur Erzeugung von vertikalen elektrischen Kontaktverbindungen in Halbleiterwafern |
| JP4698296B2 (ja) * | 2005-06-17 | 2011-06-08 | 新光電気工業株式会社 | 貫通電極を有する半導体装置の製造方法 |
| KR100599088B1 (ko) * | 2005-06-20 | 2006-07-12 | 삼성전자주식회사 | 반도체 소자 패키지용 캡 및 그 제조방법 |
| US20090215646A1 (en) * | 2005-07-01 | 2009-08-27 | The Board Of Regents Of The University Of Texas Sy | System and method of analyte detection using differential receptors |
| CN100471362C (zh) * | 2005-09-21 | 2009-03-18 | 富葵精密组件(深圳)有限公司 | 柔性电路板的制作方法 |
| US7589398B1 (en) | 2006-10-04 | 2009-09-15 | Amkor Technology, Inc. | Embedded metal features structure |
| US7557304B2 (en) * | 2006-11-08 | 2009-07-07 | Motorola, Inc. | Printed circuit board having closed vias |
| US7427562B2 (en) * | 2006-11-08 | 2008-09-23 | Motorla, Inc. | Method for fabricating closed vias in a printed circuit board |
| DE102006060205B3 (de) | 2006-12-18 | 2008-04-17 | Forschungszentrum Jülich GmbH | Verfahren zur Herstellung von Durchkontaktierungen und Leiterbahnen |
| US7752752B1 (en) * | 2007-01-09 | 2010-07-13 | Amkor Technology, Inc. | Method of fabricating an embedded circuit pattern |
| CN101389184B (zh) * | 2007-09-10 | 2010-08-25 | 英业达股份有限公司 | 印刷电路板的组合式贯孔结构 |
| KR100916646B1 (ko) * | 2007-11-26 | 2009-09-08 | 삼성전기주식회사 | 인쇄회로기판의 제조방법 |
| CN101657072B (zh) * | 2008-08-19 | 2011-12-21 | 富葵精密组件(深圳)有限公司 | 电路板制作方法 |
| KR101006603B1 (ko) * | 2009-01-09 | 2011-01-07 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
| US8872329B1 (en) | 2009-01-09 | 2014-10-28 | Amkor Technology, Inc. | Extended landing pad substrate package structure and method |
| JP5565950B2 (ja) * | 2010-08-23 | 2014-08-06 | 京セラＳｌｃテクノロジー株式会社 | 配線基板の製造方法 |
| JP2014220330A (ja) * | 2013-05-07 | 2014-11-20 | 日立金属株式会社 | 光配線基板、光配線基板の製造方法、及び光モジュール |
| RU2543518C1 (ru) * | 2013-10-03 | 2015-03-10 | Общество с ограниченной ответственностью "Компания РМТ"(ООО"РМТ") | Способ изготовления двусторонней печатной платы |
| CN104105361B (zh) * | 2014-05-07 | 2018-08-31 | 深圳市环基实业有限公司 | 一种电路板选择性电镀导电孔的方法 |
| KR102268385B1 (ko) * | 2014-08-14 | 2021-06-23 | 삼성전기주식회사 | 인쇄회로기판 및 인쇄회로기판의 제조 방법 |
| TWI594671B (zh) * | 2014-12-17 | 2017-08-01 | Flexible circuit board micro-aperture conductive through-hole structure and manufacturing method | |
| US9543224B1 (en) * | 2015-12-09 | 2017-01-10 | Intel IP Corporation | Hybrid exposure for semiconductor devices |
| TWI645483B (zh) * | 2017-06-30 | 2018-12-21 | 同泰電子科技股份有限公司 | 適於形成包括通孔的基板結構的製作方法 |
| US11342256B2 (en) * | 2019-01-24 | 2022-05-24 | Applied Materials, Inc. | Method of fine redistribution interconnect formation for advanced packaging applications |
| IT201900006740A1 (it) | 2019-05-10 | 2020-11-10 | Applied Materials Inc | Procedimenti di strutturazione di substrati |
| IT201900006736A1 (it) | 2019-05-10 | 2020-11-10 | Applied Materials Inc | Procedimenti di fabbricazione di package |
| US11931855B2 (en) | 2019-06-17 | 2024-03-19 | Applied Materials, Inc. | Planarization methods for packaging substrates |
| CN110446372B (zh) * | 2019-08-29 | 2021-07-27 | 江苏上达电子有限公司 | 一种改进型多层精细线路板的制作方法 |
| CN110430697B (zh) * | 2019-08-29 | 2021-07-13 | 江苏上达电子有限公司 | 一种新型多层精细线路板的制作方法 |
| US11862546B2 (en) | 2019-11-27 | 2024-01-02 | Applied Materials, Inc. | Package core assembly and fabrication methods |
| US11257790B2 (en) | 2020-03-10 | 2022-02-22 | Applied Materials, Inc. | High connectivity device stacking |
| US11454884B2 (en) | 2020-04-15 | 2022-09-27 | Applied Materials, Inc. | Fluoropolymer stamp fabrication method |
| US11400545B2 (en) | 2020-05-11 | 2022-08-02 | Applied Materials, Inc. | Laser ablation for package fabrication |
| US11232951B1 (en) | 2020-07-14 | 2022-01-25 | Applied Materials, Inc. | Method and apparatus for laser drilling blind vias |
| US11676832B2 (en) | 2020-07-24 | 2023-06-13 | Applied Materials, Inc. | Laser ablation system for package fabrication |
| TWI740716B (zh) * | 2020-11-16 | 2021-09-21 | 旭德科技股份有限公司 | 基板結構 |
| US11521937B2 (en) | 2020-11-16 | 2022-12-06 | Applied Materials, Inc. | Package structures with built-in EMI shielding |
| US11404318B2 (en) | 2020-11-20 | 2022-08-02 | Applied Materials, Inc. | Methods of forming through-silicon vias in substrates for advanced packaging |
| CN114980497A (zh) * | 2021-02-20 | 2022-08-30 | 嘉联益电子(昆山)有限公司 | 具导通孔的电路板线路结构的制作方法及所制成的具导通孔的电路板线路结构 |
| CN114980567B (zh) * | 2021-02-20 | 2024-03-19 | 嘉联益电子(昆山)有限公司 | 具导通孔的电路板线路结构制作方法及所制成的具导通孔的电路板线路结构 |
| JP2022170766A (ja) * | 2021-04-29 | 2022-11-11 | 株式会社デンソー | 半導体チップおよびその製造方法 |
| US11705365B2 (en) | 2021-05-18 | 2023-07-18 | Applied Materials, Inc. | Methods of micro-via formation for advanced packaging |
| US20240222141A1 (en) * | 2021-11-26 | 2024-07-04 | Beijing Boe Technology Development Co., Ltd. | Methods for forming via hole and filling via hole in flexible substrate |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE66498T1 (de) * | 1986-08-06 | 1991-09-15 | Macdermid Inc | Verfahren zur herstellung von gedruckten schaltungsbrettern. |
| US5252195A (en) * | 1990-08-20 | 1993-10-12 | Mitsubishi Rayon Company Ltd. | Process for producing a printed wiring board |
| US5386627A (en) * | 1992-09-29 | 1995-02-07 | International Business Machines Corporation | Method of fabricating a multi-layer integrated circuit chip interposer |
| US5355283A (en) * | 1993-04-14 | 1994-10-11 | Amkor Electronics, Inc. | Ball grid array with via interconnection |
| US5831828A (en) * | 1993-06-03 | 1998-11-03 | International Business Machines Corporation | Flexible circuit board and common heat spreader assembly |
| US5567329A (en) * | 1995-01-27 | 1996-10-22 | Martin Marietta Corporation | Method and system for fabricating a multilayer laminate for a printed wiring board, and a printed wiring board formed thereby |
| EP0762813A1 (en) * | 1995-08-25 | 1997-03-12 | Macdermid Incorporated | Method for the manufacture of printed circuit boards |
-
1999
- 1999-01-12 US US09/229,502 patent/US6039889A/en not_active Expired - Lifetime
-
2000
- 2000-01-11 JP JP2000003021A patent/JP3786554B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100576652B1 (ko) | 2004-07-15 | 2006-05-08 | 엘지마이크론 주식회사 | 양면 배선기판의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3786554B2 (ja) | 2006-06-14 |
| US6039889A (en) | 2000-03-21 |
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