JP2000089193A - 液晶表示装置の残像除去装置及びその方法。（ＡｐｐａｒａｔｕｓａｎｄＭｅｔｈｏｄｆｏｒＥｌｉｍｉｎａｔｉｎｇＲｅｓｉｄｕａｌｉｍａｇｅｉｎａＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙＤｅｖｉｃｅ） - Google Patents
液晶表示装置の残像除去装置及びその方法。（ＡｐｐａｒａｔｕｓａｎｄＭｅｔｈｏｄｆｏｒＥｌｉｍｉｎａｔｉｎｇＲｅｓｉｄｕａｌｉｍａｇｅｉｎａＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙＤｅｖｉｃｅ）Info
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Abstract
(57)【要約】
【課題】画素セルに蓄積された電荷によって電源がオフ
された後に画面上に表れる残像を除去するのに適した液
晶表示装置の残像除去装置及びその方法を開示する。 【解決手段】残像除去及びその方法では電源オン時に薄
膜トランジスタをターンオフさせるための第１電位がゲ
ートラインに印加される。電源オフ時には、より高い電
位がゲートラインに供給される。この時、ゲートライン
上の電圧はＴＦＴにチャンネルが開通されることができ
る電位まで増圧されて画素に充電された電荷がソースラ
イン側に放電される。この結果、電源オフ時には残像が
液晶表示パネル上に表れるようにならなくなる。
された後に画面上に表れる残像を除去するのに適した液
晶表示装置の残像除去装置及びその方法を開示する。 【解決手段】残像除去及びその方法では電源オン時に薄
膜トランジスタをターンオフさせるための第１電位がゲ
ートラインに印加される。電源オフ時には、より高い電
位がゲートラインに供給される。この時、ゲートライン
上の電圧はＴＦＴにチャンネルが開通されることができ
る電位まで増圧されて画素に充電された電荷がソースラ
イン側に放電される。この結果、電源オフ時には残像が
液晶表示パネル上に表れるようにならなくなる。
Description
【０００１】
【発明が属する技術分野】本発明は液晶の光透過率を利
用して画像を表示する液晶表示装置に関し、特に電源が
オフされた後にも画素セルに蓄積された残留電荷によっ
て画面上に表れる残像を除去する残像除去装置及びその
方法に関する。
用して画像を表示する液晶表示装置に関し、特に電源が
オフされた後にも画素セルに蓄積された残留電荷によっ
て画面上に表れる残像を除去する残像除去装置及びその
方法に関する。
【０００２】
【従来の技術】アクティブマトリックス駆動方式の平板
表示装置、例えばスイッチング素子としてＴＦＴを利用
した液晶表示装置の開発が行われている。このような液
晶表示装置はCRTに比べて小形化が可能で、携帯用テレ
ビ、ポータブルパーソナルコンピュータの表示装置とし
て商品化されている。
表示装置、例えばスイッチング素子としてＴＦＴを利用
した液晶表示装置の開発が行われている。このような液
晶表示装置はCRTに比べて小形化が可能で、携帯用テレ
ビ、ポータブルパーソナルコンピュータの表示装置とし
て商品化されている。
【０００３】図１には、ゲートライン（１１）に接続さ
れたゲートと、データライン（１３）に接続されたソー
スを有するＴＦＴ（１０）と、このＴＦＴ（１０）のド
レーンと共通電源（ＶＣＯＭ）の間に並列接続された液
晶セル（１２）と補助キャパシタ（１４）とから構成さ
れる液晶表示パネルの画素セルが図示されている。ＴＦ
Ｔ（１０）は画像を表示する時にゲートに印加される閾
値電圧以上の電圧によってターンオン（Turn-on）され
てデータライン（１３）を液晶セル（１２）及び補助キ
ャパシタ（１４）に接続する。液晶セル（１２）と補助
キャパシタ（１４）はＴＦＴ（１０）がターンオンされ
る時にデータライン（１３）からの映像信号（Ｖｄ）の
電圧を蓄積して、またＴＦＴ（１０）がターンオンされ
る時まで蓄積された電圧を維持する。ラインインバージ
ョン駆動の時、共通電圧（ＶＣＯＭ）はゲートライン
（１１）によって極性反転されることで隣接したゲート
ラインに互いに相反された極性の共通電圧（ＶＣＯＭ）
が供給される。
れたゲートと、データライン（１３）に接続されたソー
スを有するＴＦＴ（１０）と、このＴＦＴ（１０）のド
レーンと共通電源（ＶＣＯＭ）の間に並列接続された液
晶セル（１２）と補助キャパシタ（１４）とから構成さ
れる液晶表示パネルの画素セルが図示されている。ＴＦ
Ｔ（１０）は画像を表示する時にゲートに印加される閾
値電圧以上の電圧によってターンオン（Turn-on）され
てデータライン（１３）を液晶セル（１２）及び補助キ
ャパシタ（１４）に接続する。液晶セル（１２）と補助
キャパシタ（１４）はＴＦＴ（１０）がターンオンされ
る時にデータライン（１３）からの映像信号（Ｖｄ）の
電圧を蓄積して、またＴＦＴ（１０）がターンオンされ
る時まで蓄積された電圧を維持する。ラインインバージ
ョン駆動の時、共通電圧（ＶＣＯＭ）はゲートライン
（１１）によって極性反転されることで隣接したゲート
ラインに互いに相反された極性の共通電圧（ＶＣＯＭ）
が供給される。
【０００４】液晶表示パネルの電源がターンオンされた
場合、映像信号（Ｖｄ）が印加されるゲートラインを除
いたゲートライン（１１）にはゲート閾値電圧（Ｖｔ
ｈ）以下の電位であるゲートロー電圧（Ｖｇｌ）が印加
されている。このゲートロー電圧（Ｖｇｌ）は映像信号
（Ｖｄ）の最小値よりさらに小さく設定される。反面、
液晶表示パネルの電源がターンオフ（Turn-off）される
と、ゲートロー電圧（Ｖｇｌ）、映像信号（Ｖｄ）及び
共通電圧（ＶＣＯＭ）はすべて特性電位（一般的に、液
晶表示パネル動作時に供給される基底電圧に該当する電
圧レベル、以下基底電位（（ＧＮＤ）という）に収斂す
る。この時、ゲートロー電圧（Ｖｇｌ）は図２に示した
ように変化する。一般的に、液晶表示装置は液晶表示パ
ネルの電源がターンオフ（turn-off）された後、ゲート
ロー電圧（Ｖｇｌ）を基底電位（ＧＮＤ）まで収斂させ
ることで残像を除去する残像除去装置とを具備する。
場合、映像信号（Ｖｄ）が印加されるゲートラインを除
いたゲートライン（１１）にはゲート閾値電圧（Ｖｔ
ｈ）以下の電位であるゲートロー電圧（Ｖｇｌ）が印加
されている。このゲートロー電圧（Ｖｇｌ）は映像信号
（Ｖｄ）の最小値よりさらに小さく設定される。反面、
液晶表示パネルの電源がターンオフ（Turn-off）される
と、ゲートロー電圧（Ｖｇｌ）、映像信号（Ｖｄ）及び
共通電圧（ＶＣＯＭ）はすべて特性電位（一般的に、液
晶表示パネル動作時に供給される基底電圧に該当する電
圧レベル、以下基底電位（（ＧＮＤ）という）に収斂す
る。この時、ゲートロー電圧（Ｖｇｌ）は図２に示した
ように変化する。一般的に、液晶表示装置は液晶表示パ
ネルの電源がターンオフ（turn-off）された後、ゲート
ロー電圧（Ｖｇｌ）を基底電位（ＧＮＤ）まで収斂させ
ることで残像を除去する残像除去装置とを具備する。
【０００５】残像除去装置は図３に示したようにゲート
ライン（１１）に供給されるゲートロー電圧（Ｖｇｌ）
を一定のレベルに維持するためのツェナーダイオード
（ＺＤ）と、液晶表示パネルの電源がターンオフされた
時にゲートロー電圧（Ｖｇｌ）を基底電位（ＧＮＤ）に
まで収斂させるための電流パスを切り換えるトランジス
タ（Ｑ１）とを具備する。また、残像除去装置は正の電
圧ライン（ＰＶＬ）とトランジスタ（Ｑ１）のベースの
間に接続されたキャパシタ（Ｃ１）とを具備する。ツェ
ナーダイオード（ＺＤ）はゲートロー電圧ライン（ＶＧ
ＬＬ）とトランジスタ（Ｑ１）のエミッタに共通に接続
されて負の電圧ライン（ＮＶＬ）からの負の電圧（ＶＥ
Ｅ）を、常に降伏電圧（Breakdown Voltage）にまで低下
させて、低下した電圧をゲートライン（１１）に供給す
る。例えば、負の電位（ＶＥＥ）が−５Ｖであり、ツェ
ナーダイオード（ＺＤ）の降伏電圧が１Ｖであれば、ゲ
ートロー電圧（Ｖｇｌ）は−６Ｖになる。トランジスタ
（Ｑ１）はＰＮＰ型トランジスタであり、液晶表示パネ
ルの電源がターンオンされた場合にキャパシタ（Ｃ１）
を通して正のライン（ＰＶＬ）から正のレベル（５Ｖま
たは３.３Ｖ）電圧（ＶＤＤ）をベース側に受信する。
この時、トランジスタ（Ｑ１）のエミッタとコレクタの
間にはほとんど無限大（∞）の抵抗が存在するのでツェ
ナーダイオード（ＺＤ）とトランジスタ（Ｑ１）との接
点上のゲートロー電圧（Ｖｇｌ）は基底電位（ＧＮＤ）
側にバイパスされずにゲートロー電圧ライン（ＶＧＬ
Ｌ）に供給される。この場合、キャパシタ（Ｃ１）は正
の電圧ライン（ＰＶＬ）からの正の電圧（ＶＤＤ）を印
加する。
ライン（１１）に供給されるゲートロー電圧（Ｖｇｌ）
を一定のレベルに維持するためのツェナーダイオード
（ＺＤ）と、液晶表示パネルの電源がターンオフされた
時にゲートロー電圧（Ｖｇｌ）を基底電位（ＧＮＤ）に
まで収斂させるための電流パスを切り換えるトランジス
タ（Ｑ１）とを具備する。また、残像除去装置は正の電
圧ライン（ＰＶＬ）とトランジスタ（Ｑ１）のベースの
間に接続されたキャパシタ（Ｃ１）とを具備する。ツェ
ナーダイオード（ＺＤ）はゲートロー電圧ライン（ＶＧ
ＬＬ）とトランジスタ（Ｑ１）のエミッタに共通に接続
されて負の電圧ライン（ＮＶＬ）からの負の電圧（ＶＥ
Ｅ）を、常に降伏電圧（Breakdown Voltage）にまで低下
させて、低下した電圧をゲートライン（１１）に供給す
る。例えば、負の電位（ＶＥＥ）が−５Ｖであり、ツェ
ナーダイオード（ＺＤ）の降伏電圧が１Ｖであれば、ゲ
ートロー電圧（Ｖｇｌ）は−６Ｖになる。トランジスタ
（Ｑ１）はＰＮＰ型トランジスタであり、液晶表示パネ
ルの電源がターンオンされた場合にキャパシタ（Ｃ１）
を通して正のライン（ＰＶＬ）から正のレベル（５Ｖま
たは３.３Ｖ）電圧（ＶＤＤ）をベース側に受信する。
この時、トランジスタ（Ｑ１）のエミッタとコレクタの
間にはほとんど無限大（∞）の抵抗が存在するのでツェ
ナーダイオード（ＺＤ）とトランジスタ（Ｑ１）との接
点上のゲートロー電圧（Ｖｇｌ）は基底電位（ＧＮＤ）
側にバイパスされずにゲートロー電圧ライン（ＶＧＬ
Ｌ）に供給される。この場合、キャパシタ（Ｃ１）は正
の電圧ライン（ＰＶＬ）からの正の電圧（ＶＤＤ）を印
加する。
【０００６】液晶表示パネルの電源がターンオフされる
と、基底電位（ＧＮＤ）は負の電圧ライン（ＮＶＬ）と
正の電圧ライン（ＰＶＬ）それぞれに表れる。同時に、
キャパシタ（Ｃ１）はトランジスタのベースに負の電圧
（−ＶＤＤ）を充電された電荷によって供給する。そう
すると、トランジスタ（Ｑ１）は、正の電圧（ＶＤＤ）
が基底電位（ＧＮＤ）で収斂してターンオンされること
によってエミッタとコレクタを接続させる。ゲートロー
電圧（Ｖｇｌ）はトランジスタ（Ｑ１）がターンオンさ
れることによって基底電位（ＧＮＤ）に収斂する。そし
てツェナーダイオード（ＺＤ）は負の電位（ＶＥＥ）と
ゲートロー電圧（Ｖｇｌ）が基底電位（ＧＮＤ）に収斂
することによってターンオンされる。
と、基底電位（ＧＮＤ）は負の電圧ライン（ＮＶＬ）と
正の電圧ライン（ＰＶＬ）それぞれに表れる。同時に、
キャパシタ（Ｃ１）はトランジスタのベースに負の電圧
（−ＶＤＤ）を充電された電荷によって供給する。そう
すると、トランジスタ（Ｑ１）は、正の電圧（ＶＤＤ）
が基底電位（ＧＮＤ）で収斂してターンオンされること
によってエミッタとコレクタを接続させる。ゲートロー
電圧（Ｖｇｌ）はトランジスタ（Ｑ１）がターンオンさ
れることによって基底電位（ＧＮＤ）に収斂する。そし
てツェナーダイオード（ＺＤ）は負の電位（ＶＥＥ）と
ゲートロー電圧（Ｖｇｌ）が基底電位（ＧＮＤ）に収斂
することによってターンオンされる。
【０００７】一方、ラインインバージョン駆動時の共通
電圧（ＶＣＯＭ）は、図４のような交流の形態で液晶セ
ル（１２）及び補助キャパシタ（１４）に供給される。
ラインインパージョン駆動の時は、ゲートロー電圧（Ｖ
ｇｌ）は交流電源（ＡＣ）とカップリングキャパシタ
（Ｃｃ）によって共通電圧（ＶＣＯＭ）に同期した交流
としてゲートライン（１１）に供給される。液晶表示パ
ネルの電源がターンオフされた場合、共通電圧（ＶＣＯ
Ｍ）は基底電位（ＧＮＤ）に収斂する。この時、液晶表
示パネルでは基底電位（ＧＮＤ）に対して負のレベルで
充電されたＡ側の画素と基底電位（ＧＮＤ）に対して正
のレベルで充電されたＢ側の画素が存在する。液晶表示
パネルの電源がターンオフされると、映像信号（Ｖ
ｄ）、ゲートロー電圧（Ｖｇｌ）及び共通電圧（ＶＣＯ
Ｍ）は基底電位（ＧＮＤ）に収斂することと併せてＡ側
の画素に基底電位（ＧＮＤ）に対して負の電圧が充電さ
れているためにＴＦＴのチャンネルがターンオンされ
る。これによって、Ａ側の画素に充電された電圧は基底
電位（ＧＮＤ）に収斂する。即ち、基底電位（ＧＮＤ）
を基準に負の（−）の電圧が液晶セル（１２）に充電さ
れた場合にはＴＦＴ（１０）のゲートに印加される電圧
が画素充電電圧（Ｖｐ）より高くなる。従って、液晶セ
ル（１２）に充電された電荷がデータライン（１３）側
にバイパスされて該当ラインでは残像が表れなくなる。
電圧（ＶＣＯＭ）は、図４のような交流の形態で液晶セ
ル（１２）及び補助キャパシタ（１４）に供給される。
ラインインパージョン駆動の時は、ゲートロー電圧（Ｖ
ｇｌ）は交流電源（ＡＣ）とカップリングキャパシタ
（Ｃｃ）によって共通電圧（ＶＣＯＭ）に同期した交流
としてゲートライン（１１）に供給される。液晶表示パ
ネルの電源がターンオフされた場合、共通電圧（ＶＣＯ
Ｍ）は基底電位（ＧＮＤ）に収斂する。この時、液晶表
示パネルでは基底電位（ＧＮＤ）に対して負のレベルで
充電されたＡ側の画素と基底電位（ＧＮＤ）に対して正
のレベルで充電されたＢ側の画素が存在する。液晶表示
パネルの電源がターンオフされると、映像信号（Ｖ
ｄ）、ゲートロー電圧（Ｖｇｌ）及び共通電圧（ＶＣＯ
Ｍ）は基底電位（ＧＮＤ）に収斂することと併せてＡ側
の画素に基底電位（ＧＮＤ）に対して負の電圧が充電さ
れているためにＴＦＴのチャンネルがターンオンされ
る。これによって、Ａ側の画素に充電された電圧は基底
電位（ＧＮＤ）に収斂する。即ち、基底電位（ＧＮＤ）
を基準に負の（−）の電圧が液晶セル（１２）に充電さ
れた場合にはＴＦＴ（１０）のゲートに印加される電圧
が画素充電電圧（Ｖｐ）より高くなる。従って、液晶セ
ル（１２）に充電された電荷がデータライン（１３）側
にバイパスされて該当ラインでは残像が表れなくなる。
【０００８】反対に、基底電位（ＧＮＤ）に対して正の
電荷が充電されたＢ側の画素に接続されたＴＦＴは、チ
ャンネルがターンオフされるので、画素電圧（Ｖｐ）は
徐々に基底電位（ＧＮＤ）に収斂する。即ち、電源がタ
ーンオフされる前に基底電位（ＧＮＤ）を基準に正の電
圧が充電された液晶セル（１２）の場合にはＴＦＴ（１
０）のゲートに印加される電圧が画素充電電圧（Ｖｐ）
より低くなる。
電荷が充電されたＢ側の画素に接続されたＴＦＴは、チ
ャンネルがターンオフされるので、画素電圧（Ｖｐ）は
徐々に基底電位（ＧＮＤ）に収斂する。即ち、電源がタ
ーンオフされる前に基底電位（ＧＮＤ）を基準に正の電
圧が充電された液晶セル（１２）の場合にはＴＦＴ（１
０）のゲートに印加される電圧が画素充電電圧（Ｖｐ）
より低くなる。
【０００９】
【発明が解決しようとする課題】上記に示したように、
液晶表示パネルの電源がターンオフされても画面（即
ち、液晶表示パネル）上に残像が表れ、ラインインバー
ジョン方式で駆動される場合には奇数番目ゲートライン
（１１）または偶数番目ゲートライン（１１）に残像が
表れ。この残像が消滅するには相当な時間（一般的に、
大略１分以上）が必要である。
液晶表示パネルの電源がターンオフされても画面（即
ち、液晶表示パネル）上に残像が表れ、ラインインバー
ジョン方式で駆動される場合には奇数番目ゲートライン
（１１）または偶数番目ゲートライン（１１）に残像が
表れ。この残像が消滅するには相当な時間（一般的に、
大略１分以上）が必要である。
【００１０】従って、本発明の目的は液晶表示パネルに
おいて電源供給が遮断された後に画素セルに存在する残
留電荷によって表れる残像を除去する残像除去装置及び
残像除去方法を提供することである。
おいて電源供給が遮断された後に画素セルに存在する残
留電荷によって表れる残像を除去する残像除去装置及び
残像除去方法を提供することである。
【００１１】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明の残像除去装置は互いに直交する複数のゲ
ートラインと複数のソースラインと、ゲートラインとソ
ースラインに接続されて液晶セルに供給される映像信号
を切り換えるための薄膜トランジスタとを具備する液晶
表示パネルと；電源オン時に電源電位と基底電位の印加
を受けて薄膜トランジスタをターンオフさせるための第
１電位がゲートラインに印加されるようにして、電源オ
フ時には基底電位より高い電位がゲートラインに供給さ
れるようにするレベルシフティング手段とを具備する。
めに、本発明の残像除去装置は互いに直交する複数のゲ
ートラインと複数のソースラインと、ゲートラインとソ
ースラインに接続されて液晶セルに供給される映像信号
を切り換えるための薄膜トランジスタとを具備する液晶
表示パネルと；電源オン時に電源電位と基底電位の印加
を受けて薄膜トランジスタをターンオフさせるための第
１電位がゲートラインに印加されるようにして、電源オ
フ時には基底電位より高い電位がゲートラインに供給さ
れるようにするレベルシフティング手段とを具備する。
【００１２】本発明による残像除去方法は電源オン時に
電源電位と基底電位の印加を受けて薄膜トランジスタを
ターンオフさせるための第１電位がゲートラインに印加
されるようにする閾値と；電源オフ時には基底電位より
高い電位がゲートラインに供給されるようにする閾値と
を有する。
電源電位と基底電位の印加を受けて薄膜トランジスタを
ターンオフさせるための第１電位がゲートラインに印加
されるようにする閾値と；電源オフ時には基底電位より
高い電位がゲートラインに供給されるようにする閾値と
を有する。
【００１３】
【作用】本発明による液晶表示装置の残像除去装置及び
その方法によれば、液晶表示パネルの電源がターンオフ
された時に、ゲートライン上の電圧を一定期間の間ＴＦ
Ｔのチャンネルが開通される電位に維持することで液晶
セルに充電された電荷がソースライン側に放電される。
これによって、本発明による液晶表示装置の残像除去装
置及びその方法では、液晶表示パネルの電源がターンオ
フされた時に残像が速やかに消滅する。この結果、本発
明による液晶表示装置の残像除去装置及びその方法では
残像が効果的に除去される。
その方法によれば、液晶表示パネルの電源がターンオフ
された時に、ゲートライン上の電圧を一定期間の間ＴＦ
Ｔのチャンネルが開通される電位に維持することで液晶
セルに充電された電荷がソースライン側に放電される。
これによって、本発明による液晶表示装置の残像除去装
置及びその方法では、液晶表示パネルの電源がターンオ
フされた時に残像が速やかに消滅する。この結果、本発
明による液晶表示装置の残像除去装置及びその方法では
残像が効果的に除去される。
【００１４】
【発明の実施態様】図６は本発明の実施例による液晶表
示装置を表す。図６の液晶表示装置は互いに交差するｍ
個のゲートライン（１１）及びｎ個のデータライン（１
３）と、共通電極（１５）が形成された液晶表示パネル
（４０）を含む。ゲートライン（１１）、それぞれがＴ
ＦＴ（ＭＮ）のゲート端子に接続されたデータライン
（１３）、それぞれがＴＦＴ（ＭＮ）のソース端子に接
続される。ＴＦＴ（ＭＮ）のドレーン端子と共通電極
（１５）の間には、液晶セル（１２）と補助キャパシタ
（１４）が並列接続されている。補助キャパシタ（Ｃ
１）は共通電極（１５）の代わりに隣接したゲートライ
ン（１１）に接続されていてもよい。共通電極（１５）
はゲートライン（１１）及びソースライン（１３）が形
成されたガラス基板（図示しない）と平行なガラス基板
（図示しない）上に形成された平面電極である。異なる
方法では、共通電極（１５）はＩＰＳ（In Plain Switc
hing mode）ＬＣＤのようにゲートライン（１１）また
はソースライン（１３）と並んで平行に形成された多数
の共通電圧ラインで具現されることもできる。
示装置を表す。図６の液晶表示装置は互いに交差するｍ
個のゲートライン（１１）及びｎ個のデータライン（１
３）と、共通電極（１５）が形成された液晶表示パネル
（４０）を含む。ゲートライン（１１）、それぞれがＴ
ＦＴ（ＭＮ）のゲート端子に接続されたデータライン
（１３）、それぞれがＴＦＴ（ＭＮ）のソース端子に接
続される。ＴＦＴ（ＭＮ）のドレーン端子と共通電極
（１５）の間には、液晶セル（１２）と補助キャパシタ
（１４）が並列接続されている。補助キャパシタ（Ｃ
１）は共通電極（１５）の代わりに隣接したゲートライ
ン（１１）に接続されていてもよい。共通電極（１５）
はゲートライン（１１）及びソースライン（１３）が形
成されたガラス基板（図示しない）と平行なガラス基板
（図示しない）上に形成された平面電極である。異なる
方法では、共通電極（１５）はＩＰＳ（In Plain Switc
hing mode）ＬＣＤのようにゲートライン（１１）また
はソースライン（１３）と並んで平行に形成された多数
の共通電圧ラインで具現されることもできる。
【００１５】液晶補表示装置はゲートライン（１１）と
接続されたゲートラインドライバ（２０）と、データラ
イン（１３）に接続されたデータドライバ（３０）と、
基底電位（ＧＮＤ）と供給電源電圧（ＶＤＤ）を供給す
るための電源供給部（２）と、電源供給部（２）とゲー
トドライバ（２０）の間に接続されてゲートドライバ
（２０）に互いに異なる電圧レベルのゲート電圧（Ｖｇ
ｌ、Ｖｇｈ）を供給するためのゲートロー電圧発生部
（４）及びゲートハイ電圧発生部（６）と、電源供給部
（２）と共通電極（１５）の間に接続されて共通電極
（１５）に共通電圧（ＶＣＯＭ）を供給するための共通
電圧発生部（８）とを具備する。ゲートドライバ（２
０）は走査パルスをｍ個のゲートライン（１１）に順次
供給することで液晶表示パネル（４０）上の画素を１ラ
インずつ順次駆動する。
接続されたゲートラインドライバ（２０）と、データラ
イン（１３）に接続されたデータドライバ（３０）と、
基底電位（ＧＮＤ）と供給電源電圧（ＶＤＤ）を供給す
るための電源供給部（２）と、電源供給部（２）とゲー
トドライバ（２０）の間に接続されてゲートドライバ
（２０）に互いに異なる電圧レベルのゲート電圧（Ｖｇ
ｌ、Ｖｇｈ）を供給するためのゲートロー電圧発生部
（４）及びゲートハイ電圧発生部（６）と、電源供給部
（２）と共通電極（１５）の間に接続されて共通電極
（１５）に共通電圧（ＶＣＯＭ）を供給するための共通
電圧発生部（８）とを具備する。ゲートドライバ（２
０）は走査パルスをｍ個のゲートライン（１１）に順次
供給することで液晶表示パネル（４０）上の画素を１ラ
インずつ順次駆動する。
【００１６】データドライバ（３０）は走査パルスに同
期してｎ個のデータライン（１３）それぞれに赤
（Ｒ）、緑（Ｇ）、青（Ｂ）のビデオデータの論理値に
該当する映像信号（Ｖｄ）を供給する。ゲートロー電圧
発生部（４）は供給電源が遮断される時にゲートロー電
圧（Ｖｇｌ）を基底電位（ＧＮＤ）以上にレベルシフテ
ィングしてＴＦＴ（ＭＮ）のチャンネルを形成させるこ
とで液晶セル（１２）と補助キャパシタ（１４）に充電
された電荷がＴＦＴ（ＭＮ）のドレーンとソースを経由
してソースライン（１３）側に放電されるようにする。
ここで、ゲートロー電圧（Ｖｇｌ）はゲートロー電圧発
生部（４）の基底電圧入力ライン（ＧＮＤＬ）での電圧
とゲートロー電圧発生部（４）の出力ライン（ＶＧＬ
Ｌ）（またはゲートドライバ（２０）の出力ラインであ
るゲートライン（１１）上の任意の点（ｃ））での電圧
との電位差である。このゲートロー電圧（Ｖｇｌ）は電
圧計（図示しない）の探針が前記した二つの点（ａ及び
ｂ、またはａ及びｃ）にそれぞれ接続されることによっ
て検出される。
期してｎ個のデータライン（１３）それぞれに赤
（Ｒ）、緑（Ｇ）、青（Ｂ）のビデオデータの論理値に
該当する映像信号（Ｖｄ）を供給する。ゲートロー電圧
発生部（４）は供給電源が遮断される時にゲートロー電
圧（Ｖｇｌ）を基底電位（ＧＮＤ）以上にレベルシフテ
ィングしてＴＦＴ（ＭＮ）のチャンネルを形成させるこ
とで液晶セル（１２）と補助キャパシタ（１４）に充電
された電荷がＴＦＴ（ＭＮ）のドレーンとソースを経由
してソースライン（１３）側に放電されるようにする。
ここで、ゲートロー電圧（Ｖｇｌ）はゲートロー電圧発
生部（４）の基底電圧入力ライン（ＧＮＤＬ）での電圧
とゲートロー電圧発生部（４）の出力ライン（ＶＧＬ
Ｌ）（またはゲートドライバ（２０）の出力ラインであ
るゲートライン（１１）上の任意の点（ｃ））での電圧
との電位差である。このゲートロー電圧（Ｖｇｌ）は電
圧計（図示しない）の探針が前記した二つの点（ａ及び
ｂ、またはａ及びｃ）にそれぞれ接続されることによっ
て検出される。
【００１７】ゲートハイ電圧発生部（６）は電源供給部
（２）から供給電圧ライン（ＶＤＤＬ）を通して供給さ
れる供給電圧（ＶＤＤ）を利用してＴＦＴ（ＭＮ）の閾
値電圧より高い電位を有するゲートハイ電圧（Ｖｇｈ）
を発生してそのゲートハイ電圧（Ｖｇｈ）をゲートハイ
電圧ライン（ＶＧＨＬ）を通してゲートドライバ（２
０）に供給する。共通電圧発生部（８）は偶数番目と奇
数番目ゲートライン（１１）に接続された液晶セル（１
２）及び補助キャパシタ（１４）に相反する極性の共通
電圧（ＶＣＯＭ）を供給する。
（２）から供給電圧ライン（ＶＤＤＬ）を通して供給さ
れる供給電圧（ＶＤＤ）を利用してＴＦＴ（ＭＮ）の閾
値電圧より高い電位を有するゲートハイ電圧（Ｖｇｈ）
を発生してそのゲートハイ電圧（Ｖｇｈ）をゲートハイ
電圧ライン（ＶＧＨＬ）を通してゲートドライバ（２
０）に供給する。共通電圧発生部（８）は偶数番目と奇
数番目ゲートライン（１１）に接続された液晶セル（１
２）及び補助キャパシタ（１４）に相反する極性の共通
電圧（ＶＣＯＭ）を供給する。
【００１８】図７は図６に図示されたゲートロー電圧発
生部（４）の第１実施例を表すブロック図である。図７
において、ゲートロー電圧発生部（４）は直流または交
流形態の負の電圧（ＶＥＥ）を発生するための負の電圧
発生部（５２）と、電荷を蓄積する電荷蓄積部（５６）
と、負の電圧発生部（５２）及び電荷蓄積部（５６）に
接続されて供給電源のターンオフ時に一時的に基底電位
（ＧＮＤ）以上のゲートロー電位（Ｖｇｌ）を有して液
晶パネルに映像を表示する間基底電位（ＧＮＤ）より低
い電圧を有するゲートロー電圧ライン（ＶＧＬＬ）に供
給するためのゲートロー電圧選択部（５４）とを具備す
る。
生部（４）の第１実施例を表すブロック図である。図７
において、ゲートロー電圧発生部（４）は直流または交
流形態の負の電圧（ＶＥＥ）を発生するための負の電圧
発生部（５２）と、電荷を蓄積する電荷蓄積部（５６）
と、負の電圧発生部（５２）及び電荷蓄積部（５６）に
接続されて供給電源のターンオフ時に一時的に基底電位
（ＧＮＤ）以上のゲートロー電位（Ｖｇｌ）を有して液
晶パネルに映像を表示する間基底電位（ＧＮＤ）より低
い電圧を有するゲートロー電圧ライン（ＶＧＬＬ）に供
給するためのゲートロー電圧選択部（５４）とを具備す
る。
【００１９】負の電圧発生部（５２）は電源供給部
（２）とゲートロー電圧選択部（５４）の間に接続され
て供給電圧ライン（ＶＤＤＬ）を通して入力される正の
電位を有する供給電圧（ＶＤＤ）の極性反転させ負の電
圧ライン（ＮＶＬ）に負の電圧（ＶＥＥ）（例えば、−
５Ｖ）を発生する。また、負の電圧発生部（５２）は供
給電圧（ＶＤＤ）の極性を反転させることと併せて反転
された供給電圧の電位を調節することで交流信号の形態
で負の電圧（ＶＥＥ）を発生することもできる。このよ
うに発生された負の電圧（ＶＥＥ）は負の電圧ライン
（ＮＶＬ）を通してゲートロー電圧選択部（５４）に供
給される。
（２）とゲートロー電圧選択部（５４）の間に接続され
て供給電圧ライン（ＶＤＤＬ）を通して入力される正の
電位を有する供給電圧（ＶＤＤ）の極性反転させ負の電
圧ライン（ＮＶＬ）に負の電圧（ＶＥＥ）（例えば、−
５Ｖ）を発生する。また、負の電圧発生部（５２）は供
給電圧（ＶＤＤ）の極性を反転させることと併せて反転
された供給電圧の電位を調節することで交流信号の形態
で負の電圧（ＶＥＥ）を発生することもできる。このよ
うに発生された負の電圧（ＶＥＥ）は負の電圧ライン
（ＮＶＬ）を通してゲートロー電圧選択部（５４）に供
給される。
【００２０】電荷蓄積部（５６）はゲートハイ電圧発生
部（６）及び／または電源供給部（２）に接続されるこ
とと併せてゲートロー電圧選択部（５４）に接続されて
供給電圧（ＶＤＤ）が正の電圧を有する時に、ハイ電圧
ライン（ＶＧＨＬ）を通して供給されるゲートハイ電圧
発生部（６）からの電荷を充電する。ゲート供給電圧
（ＶＤＤ）が基底電位に下がるとき、即ち、液晶表示パ
ネルの電源がターンオフされる時（ゲートロー電圧選択
部（５４）に供給される液晶表示パネルの電源がターン
オフされる時）電荷蓄積部（５６）はゲートドライバ
（２０）に電荷を放電する。負極正電圧発生部９５２）
と電荷蓄積部（５６）の間に接続されたゲートロー電圧
選択部（５４）は供給電圧（ＶＤＤ）が基底電位に下が
る時に電荷蓄積部９５６）から供給される電荷によって
ゲートロー電圧（Ｖｇｌ）が基底電位（ＧＮＤ）より高
い電位を有するようにゲートロー電圧（Ｖｇｌ）を図８
でのように高める。負の電圧発生部（５２）、ゲートロ
ー電圧選択部（５４）と電荷蓄積部（５６）は電源供給
部（２）から基底電圧ライン（ＧＮＤＬ）を通して基底
電位（ＧＮＤ）の供給を受ける。この時、ゲートロー電
圧発生部（４）、ゲートハイ電圧発生部（６）、共通電
圧発生部（８）、ゲートドライバ（２０）とデータドラ
イバ（３０）は１つのＰＣＢ（Printed Circuit Boar
d）上に共に形成された制御装置（図示しない）によっ
て制御される。
部（６）及び／または電源供給部（２）に接続されるこ
とと併せてゲートロー電圧選択部（５４）に接続されて
供給電圧（ＶＤＤ）が正の電圧を有する時に、ハイ電圧
ライン（ＶＧＨＬ）を通して供給されるゲートハイ電圧
発生部（６）からの電荷を充電する。ゲート供給電圧
（ＶＤＤ）が基底電位に下がるとき、即ち、液晶表示パ
ネルの電源がターンオフされる時（ゲートロー電圧選択
部（５４）に供給される液晶表示パネルの電源がターン
オフされる時）電荷蓄積部（５６）はゲートドライバ
（２０）に電荷を放電する。負極正電圧発生部９５２）
と電荷蓄積部（５６）の間に接続されたゲートロー電圧
選択部（５４）は供給電圧（ＶＤＤ）が基底電位に下が
る時に電荷蓄積部９５６）から供給される電荷によって
ゲートロー電圧（Ｖｇｌ）が基底電位（ＧＮＤ）より高
い電位を有するようにゲートロー電圧（Ｖｇｌ）を図８
でのように高める。負の電圧発生部（５２）、ゲートロ
ー電圧選択部（５４）と電荷蓄積部（５６）は電源供給
部（２）から基底電圧ライン（ＧＮＤＬ）を通して基底
電位（ＧＮＤ）の供給を受ける。この時、ゲートロー電
圧発生部（４）、ゲートハイ電圧発生部（６）、共通電
圧発生部（８）、ゲートドライバ（２０）とデータドラ
イバ（３０）は１つのＰＣＢ（Printed Circuit Boar
d）上に共に形成された制御装置（図示しない）によっ
て制御される。
【００２１】図８において、ゲートロー電圧（Ｖｇｌ）
は液晶表示パネルの電源がターンオフされる時に負の電
位から基底電位以上に高くなっては基底電位まで下が
る。この時、データライン（１３）上の電圧は基底電位
（ＧＮＤ）に下がる。従って、ゲートロー電圧（Ｖｇ
ｌ）が基底電位（ＧＮＤ）より高い電位を維持する期間
の間（Ａ）にＴＦＴ（ＭＮ）のゲートにはゲートロー電
圧（Ｖｇｌ）が印加されることでＴＦＴ（ＭＮ）のチャ
ンネルが開通される。この結果、液晶セル（１２）と補
助キャパシタ（１４）に蓄積された電荷は開通されたＴ
ＦＴ（ＭＮ）のチャンネルを経由してソースライン（１
３）側に放電される。ＴＦＴ（ＭＮ）のゲート電圧がド
レーンとソース電圧と同じであったり、小さい場合に
は、ＴＦＴ（ＭＮ）のチャンネルに沿ってオフ電流が流
れる。また、ＴＦＴ（ＭＮ）のゲート電圧がドレーン及
びソースの中のいずれか一つの電圧より大きい場合には
ＴＦＴ（ＭＮ）のチャンネルではオン電流とオフ電流の
中間の値を有する電流信号が表れる。従って、画素に充
電された電荷は急速に放電される。画素はゲートロー電
圧がＴＦＴ（ＭＮ）の閾値電圧より高い電圧を有する時
に高い放電効果が得られる。しかし、ゲートロー電圧
（Ｖｇｌ）がＴＦＴ（ＭＮ）の閾値電圧と基底電位の間
の電圧に到達した時にも画素は充分な放電効果を提供す
る。
は液晶表示パネルの電源がターンオフされる時に負の電
位から基底電位以上に高くなっては基底電位まで下が
る。この時、データライン（１３）上の電圧は基底電位
（ＧＮＤ）に下がる。従って、ゲートロー電圧（Ｖｇ
ｌ）が基底電位（ＧＮＤ）より高い電位を維持する期間
の間（Ａ）にＴＦＴ（ＭＮ）のゲートにはゲートロー電
圧（Ｖｇｌ）が印加されることでＴＦＴ（ＭＮ）のチャ
ンネルが開通される。この結果、液晶セル（１２）と補
助キャパシタ（１４）に蓄積された電荷は開通されたＴ
ＦＴ（ＭＮ）のチャンネルを経由してソースライン（１
３）側に放電される。ＴＦＴ（ＭＮ）のゲート電圧がド
レーンとソース電圧と同じであったり、小さい場合に
は、ＴＦＴ（ＭＮ）のチャンネルに沿ってオフ電流が流
れる。また、ＴＦＴ（ＭＮ）のゲート電圧がドレーン及
びソースの中のいずれか一つの電圧より大きい場合には
ＴＦＴ（ＭＮ）のチャンネルではオン電流とオフ電流の
中間の値を有する電流信号が表れる。従って、画素に充
電された電荷は急速に放電される。画素はゲートロー電
圧がＴＦＴ（ＭＮ）の閾値電圧より高い電圧を有する時
に高い放電効果が得られる。しかし、ゲートロー電圧
（Ｖｇｌ）がＴＦＴ（ＭＮ）の閾値電圧と基底電位の間
の電圧に到達した時にも画素は充分な放電効果を提供す
る。
【００２２】図９は図７に図示されたゲートロー電圧選
択部（５４）と電荷蓄積部（５６）の第１実施例を詳細
に図示する回路図である。図９によると、ゲートロー電
圧選択部（４）は負の電圧発生部（５２）からの負の電
圧（ＶＥＥ）を降伏電圧にまで低下させて、低下させた
電圧をゲートロー電圧ライン（ＶＧＬＬ）側に供給する
ためのツェナーダイオード（ＺＤ１）と、液晶表示パネ
ルの電源がオフされるときツェナーダイオード（ＺＤ
１）の出力電圧が基底電位（ＧＮＤ）に収斂するように
するトランジスタ（Ｑ１）と、トランジスタ（Ｑ１）の
エミッタとツェナーダイオード（ＺＤ１）との接点
（Ｎ）とゲートロー電圧ライン（ＶＧＬＬ）の間に接続
された第１抵抗（Ｒ１）とを具備する。映像を表示する
間ゲートハイ電圧（Ｖｇｈ）が直流信号であるとツェナ
ーダイオード（ＺＤ１）を無視して適合する電圧信号を
負の電圧（ＶＥＥ）に接点（Ｎ）に供給することができ
る。電荷蓄積部（５６）はゲートハイ電圧ライン（ＶＧ
ＨＬ）上のゲートハイ電圧（Ｖｇｈ）による電荷を充電
するキャパシタ（Ｃ１）と、キャパシタ（Ｃ１）とゲー
トロー電圧（ＶＧＬＬ）の間に接続されてゲートハイ電
圧（Ｖｇｈ）がキャパシタ（Ｃ１）に充電される時ゲー
トロー電圧（ＶＧＬＬ）側に電荷が流出しないようにす
る第２抵抗（Ｒ２）で構成される。ゲートロー電圧（Ｖ
ＧＬＬ）は図６に図示されたゲートドライバ（２０）に
接続されてゲートドライバ（２０）にゲートロー電圧
（Ｖｇｌ）が供給される。第１抵抗（Ｒ１）はキャパシ
タ（Ｃ１）に充電された電荷がトランジスタ（Ｑ１）の
コレクターとエミッタを経由して基底電位（ＧＮＤ）に
バイパスされなくすることと併せて接点（Ｎ）からゲー
トロー電圧（ＶＧＬＬ）側に供給される電圧信号の電流
量を制限する。この第１抵抗（Ｒ１）は０以上の抵抗値
を有する。パネルが駆動される間、電荷蓄積部（５６）
に供給されるゲートハイ電圧（Ｖｇｈ）が高くなると第
２抵抗（Ｒ２）はゲートロー電圧（ＶＧＬＬ）にゲート
ハイ電圧が流れなくする。しかし、第２抵抗（Ｒ２）が
無視される場合ＴＦＴ（ＭＮ）はより高い電圧レベルを
有するゲートハイ電圧（Ｖｇｈ）とより高い電圧レベル
を有するゲートハイ電圧（Ｖｇｈ）の影響を受けるキャ
パシタ（Ｃ１）の放電によってトランジスタ（ＭＮ）は
ターンオフされる。
択部（５４）と電荷蓄積部（５６）の第１実施例を詳細
に図示する回路図である。図９によると、ゲートロー電
圧選択部（４）は負の電圧発生部（５２）からの負の電
圧（ＶＥＥ）を降伏電圧にまで低下させて、低下させた
電圧をゲートロー電圧ライン（ＶＧＬＬ）側に供給する
ためのツェナーダイオード（ＺＤ１）と、液晶表示パネ
ルの電源がオフされるときツェナーダイオード（ＺＤ
１）の出力電圧が基底電位（ＧＮＤ）に収斂するように
するトランジスタ（Ｑ１）と、トランジスタ（Ｑ１）の
エミッタとツェナーダイオード（ＺＤ１）との接点
（Ｎ）とゲートロー電圧ライン（ＶＧＬＬ）の間に接続
された第１抵抗（Ｒ１）とを具備する。映像を表示する
間ゲートハイ電圧（Ｖｇｈ）が直流信号であるとツェナ
ーダイオード（ＺＤ１）を無視して適合する電圧信号を
負の電圧（ＶＥＥ）に接点（Ｎ）に供給することができ
る。電荷蓄積部（５６）はゲートハイ電圧ライン（ＶＧ
ＨＬ）上のゲートハイ電圧（Ｖｇｈ）による電荷を充電
するキャパシタ（Ｃ１）と、キャパシタ（Ｃ１）とゲー
トロー電圧（ＶＧＬＬ）の間に接続されてゲートハイ電
圧（Ｖｇｈ）がキャパシタ（Ｃ１）に充電される時ゲー
トロー電圧（ＶＧＬＬ）側に電荷が流出しないようにす
る第２抵抗（Ｒ２）で構成される。ゲートロー電圧（Ｖ
ＧＬＬ）は図６に図示されたゲートドライバ（２０）に
接続されてゲートドライバ（２０）にゲートロー電圧
（Ｖｇｌ）が供給される。第１抵抗（Ｒ１）はキャパシ
タ（Ｃ１）に充電された電荷がトランジスタ（Ｑ１）の
コレクターとエミッタを経由して基底電位（ＧＮＤ）に
バイパスされなくすることと併せて接点（Ｎ）からゲー
トロー電圧（ＶＧＬＬ）側に供給される電圧信号の電流
量を制限する。この第１抵抗（Ｒ１）は０以上の抵抗値
を有する。パネルが駆動される間、電荷蓄積部（５６）
に供給されるゲートハイ電圧（Ｖｇｈ）が高くなると第
２抵抗（Ｒ２）はゲートロー電圧（ＶＧＬＬ）にゲート
ハイ電圧が流れなくする。しかし、第２抵抗（Ｒ２）が
無視される場合ＴＦＴ（ＭＮ）はより高い電圧レベルを
有するゲートハイ電圧（Ｖｇｈ）とより高い電圧レベル
を有するゲートハイ電圧（Ｖｇｈ）の影響を受けるキャ
パシタ（Ｃ１）の放電によってトランジスタ（ＭＮ）は
ターンオフされる。
【００２３】また、ゲートロー電圧選択器（５４）は供
給電圧ライン（ＶＤＤＬ）とトランジスタ（Ｑ２）のベ
ースの間に接続されたキャパシタと、トランジスタ（Ｑ
２）のベースとコレクターの間に接続された第３抵抗
（Ｒ３）を有する。トランジスタ（Ｑ２）は液晶表示パ
ネルの電源がターンオンされた時、キャパシタ（Ｃ２）
を通して供給電圧ライン（ＶＤＤＬ）からの正のレベル
（即ち、５Ｖまたは３.３Ｖ）を有する供給電圧（ＶＤ
Ｄ）の供給を受けるＰＮＰ型のトランジスタである。こ
の場合、トランジスタ（Ｑ２）のエミッタとコレクター
の間にはほとんど無限大の抵抗値が存在するのでツェナ
ーダイオード（ＺＤ）とトランジスタ（Ｑ２）の間の接
点（Ｎ）での電圧信号は基底電位（ＧＮＤ）にバイパス
されないがゲートロー電圧（ＶＧＬＬ）に供給される。
その間、キャパシタ（Ｃ２）は供給電圧ライン（ＶＤＤ
Ｌ）からの供給電圧（ＶＤＤ）を充電する。この時、ツ
ェナーダイオード（ＺＤ１）によって降下された負の電
圧（ＶＥＥ）がノード（Ｎ）及び第１抵抗（Ｒ１）を経
由してゲートロー電圧（ＶＧＬＬ）側に出力される。こ
れと併せて、キャパシタ（Ｃ１）にはゲートハイ電圧ラ
イン（ＶＧＨＬ）でのゲートハイ電圧（Ｖｇｈ）が充電
され、第２抵抗（Ｒ２）はキャパシタ（Ｃ１）に充電さ
れた電荷を抑制する。
給電圧ライン（ＶＤＤＬ）とトランジスタ（Ｑ２）のベ
ースの間に接続されたキャパシタと、トランジスタ（Ｑ
２）のベースとコレクターの間に接続された第３抵抗
（Ｒ３）を有する。トランジスタ（Ｑ２）は液晶表示パ
ネルの電源がターンオンされた時、キャパシタ（Ｃ２）
を通して供給電圧ライン（ＶＤＤＬ）からの正のレベル
（即ち、５Ｖまたは３.３Ｖ）を有する供給電圧（ＶＤ
Ｄ）の供給を受けるＰＮＰ型のトランジスタである。こ
の場合、トランジスタ（Ｑ２）のエミッタとコレクター
の間にはほとんど無限大の抵抗値が存在するのでツェナ
ーダイオード（ＺＤ）とトランジスタ（Ｑ２）の間の接
点（Ｎ）での電圧信号は基底電位（ＧＮＤ）にバイパス
されないがゲートロー電圧（ＶＧＬＬ）に供給される。
その間、キャパシタ（Ｃ２）は供給電圧ライン（ＶＤＤ
Ｌ）からの供給電圧（ＶＤＤ）を充電する。この時、ツ
ェナーダイオード（ＺＤ１）によって降下された負の電
圧（ＶＥＥ）がノード（Ｎ）及び第１抵抗（Ｒ１）を経
由してゲートロー電圧（ＶＧＬＬ）側に出力される。こ
れと併せて、キャパシタ（Ｃ１）にはゲートハイ電圧ラ
イン（ＶＧＨＬ）でのゲートハイ電圧（Ｖｇｈ）が充電
され、第２抵抗（Ｒ２）はキャパシタ（Ｃ１）に充電さ
れた電荷を抑制する。
【００２４】これとは異なり、液晶表示パネルの電源が
ターンオフされる時、供給電圧ライン（ＶＤＤＬ）での
供給電圧（ＶＤＤ）と負の電圧ライン（ＮＶＬ）での負
の電圧（ＶＥＥ）が基底電位（ＧＮＤ）に収斂し、キャ
パシタ（Ｃ１）に充電された電荷が第２抵抗（Ｒ２）、
ゲートハイ電圧ライン（ＶＧＨＬ）及び第１抵抗（Ｒ
１）を経由してノード（Ｎ）側に放電される。これと同
時にキャパシタ（Ｃ１）は充電された電荷によってトラ
ンジスタ（Ｑ２）のベースへ負の電圧（−ＶＤＤ）を供
給する。これによって、トランジスタ（Ｑ２）はターン
オンされてノード（Ｎ）が基底電圧ライン（ＧＮＤＬ）
に接続されるようにターンオンされることでノード
（Ｎ）上の電圧が基底電位（ＧＮＤ）まで急速に高くな
る。これと併せて、ゲートロー電圧ライン（ＶＧＬＬ）
上の電圧も図８に示したように基底電位（ＧＮＤ）より
高い電位まで高くなる。キャパシタ（Ｃ１）が充分に大
きければゲートロー電圧（Ｖｇｌ）は基底電位（ＧＮ
Ｄ）を基準にトランジスタ（ＭＮ）の閾値電圧よりもっ
と高いレベルにまで高くなる。
ターンオフされる時、供給電圧ライン（ＶＤＤＬ）での
供給電圧（ＶＤＤ）と負の電圧ライン（ＮＶＬ）での負
の電圧（ＶＥＥ）が基底電位（ＧＮＤ）に収斂し、キャ
パシタ（Ｃ１）に充電された電荷が第２抵抗（Ｒ２）、
ゲートハイ電圧ライン（ＶＧＨＬ）及び第１抵抗（Ｒ
１）を経由してノード（Ｎ）側に放電される。これと同
時にキャパシタ（Ｃ１）は充電された電荷によってトラ
ンジスタ（Ｑ２）のベースへ負の電圧（−ＶＤＤ）を供
給する。これによって、トランジスタ（Ｑ２）はターン
オンされてノード（Ｎ）が基底電圧ライン（ＧＮＤＬ）
に接続されるようにターンオンされることでノード
（Ｎ）上の電圧が基底電位（ＧＮＤ）まで急速に高くな
る。これと併せて、ゲートロー電圧ライン（ＶＧＬＬ）
上の電圧も図８に示したように基底電位（ＧＮＤ）より
高い電位まで高くなる。キャパシタ（Ｃ１）が充分に大
きければゲートロー電圧（Ｖｇｌ）は基底電位（ＧＮ
Ｄ）を基準にトランジスタ（ＭＮ）の閾値電圧よりもっ
と高いレベルにまで高くなる。
【００２５】続いて、キャパシタ（Ｃ１）から放電され
る電荷量が漸減して完全に放電された場合にゲートロー
電圧ライン（ＶＧＬＬ）上の電圧は基底電位（ＧＮＤ）
を維持する。この結果、ゲートロー電圧ライン（ＶＧＬ
Ｌ）上では図８でのようなケードロー電圧（Ｖｇｌ）が
表れる。図８のゲートロー電圧（Ｖｇｌ）が基底電位以
上に高くなっては基底電位まで下がる期間（Ａ）にデー
タライン（１３）上の電圧は基底電位（ＧＮＤ）に下が
る。
る電荷量が漸減して完全に放電された場合にゲートロー
電圧ライン（ＶＧＬＬ）上の電圧は基底電位（ＧＮＤ）
を維持する。この結果、ゲートロー電圧ライン（ＶＧＬ
Ｌ）上では図８でのようなケードロー電圧（Ｖｇｌ）が
表れる。図８のゲートロー電圧（Ｖｇｌ）が基底電位以
上に高くなっては基底電位まで下がる期間（Ａ）にデー
タライン（１３）上の電圧は基底電位（ＧＮＤ）に下が
る。
【００２６】この間（Ａ）にＴＦＴ（ＭＮ）のゲートで
は基底電位（ＧＮＤ）以上のゲートロー電圧（Ｖｇｌ）
が印加されることでＴＦＴ（ＭＮ）のチャンネルが開通
される。これによって、液晶セル（１２）とキャパシタ
（１４）に蓄積された電荷は開通されたＴＦＴ（ＭＮ）
のチャンネルを経由してソースライン（１３）側に放電
される。ゲートロー電圧（Ｖｇｌ）が基底電位より高い
電位を維持する期間（Ａ）は第２抵抗（Ｒ２）及びキャ
パシタ（Ｃ１）とゲートハイ電圧（Ｖｇｈ）の経路で
（即ち、ゲートハイ電圧ライン（ＶＧＨＬ）の寄生抵抗
（図示しない）による時定数によって決定される。ゲー
トハイ電圧（Ｖｇｈ）は基底電位（ＧＮＤ）より高い電
位となることも可能であるが、液晶表示パネルで使用さ
れている電源電位は高い電圧であることが好ましい。換
言すれば、実施例ではゲートハイ電圧（Ｖｇｈ）によっ
てキャパシタ（Ｃ１）が充電されるが、基底電位（ＧＮ
Ｄ）以上の電圧であるとどんな電源電圧も使用できる。
は基底電位（ＧＮＤ）以上のゲートロー電圧（Ｖｇｌ）
が印加されることでＴＦＴ（ＭＮ）のチャンネルが開通
される。これによって、液晶セル（１２）とキャパシタ
（１４）に蓄積された電荷は開通されたＴＦＴ（ＭＮ）
のチャンネルを経由してソースライン（１３）側に放電
される。ゲートロー電圧（Ｖｇｌ）が基底電位より高い
電位を維持する期間（Ａ）は第２抵抗（Ｒ２）及びキャ
パシタ（Ｃ１）とゲートハイ電圧（Ｖｇｈ）の経路で
（即ち、ゲートハイ電圧ライン（ＶＧＨＬ）の寄生抵抗
（図示しない）による時定数によって決定される。ゲー
トハイ電圧（Ｖｇｈ）は基底電位（ＧＮＤ）より高い電
位となることも可能であるが、液晶表示パネルで使用さ
れている電源電位は高い電圧であることが好ましい。換
言すれば、実施例ではゲートハイ電圧（Ｖｇｈ）によっ
てキャパシタ（Ｃ１）が充電されるが、基底電位（ＧＮ
Ｄ）以上の電圧であるとどんな電源電圧も使用できる。
【００２７】また、ゲートロー電圧選択部（５４）では
ノード（Ｎ）と基底電圧ライン（ＧＮＤＬ）の間に直列
接続されたカップリングキャパシタ（Ｃｃ）と交流電源
（ＡＣ）が含まれていてもよい。交流電源（ＡＣ）は電
源がターンオンされた場合にノード（Ｎ）に交流電圧を
供給することでゲートロー電圧ライン（ＶＧＬＬ）上の
ゲートロー電圧（Ｖｇｌ）を一定の周期で変化させる。
カップリングキャパシタ（Ｃｃ）は交流電源（ＡＣ）か
らノード（Ｎ）側に供給される直流電圧成分を遮断す
る。このようなカップリングキャパシタ（Ｃｃ）と交流
電源（ＡＣ）は液晶表示パネルがラインインバージョン
方式で駆動される場合に使用される。
ノード（Ｎ）と基底電圧ライン（ＧＮＤＬ）の間に直列
接続されたカップリングキャパシタ（Ｃｃ）と交流電源
（ＡＣ）が含まれていてもよい。交流電源（ＡＣ）は電
源がターンオンされた場合にノード（Ｎ）に交流電圧を
供給することでゲートロー電圧ライン（ＶＧＬＬ）上の
ゲートロー電圧（Ｖｇｌ）を一定の周期で変化させる。
カップリングキャパシタ（Ｃｃ）は交流電源（ＡＣ）か
らノード（Ｎ）側に供給される直流電圧成分を遮断す
る。このようなカップリングキャパシタ（Ｃｃ）と交流
電源（ＡＣ）は液晶表示パネルがラインインバージョン
方式で駆動される場合に使用される。
【００２８】図１０は、図７に図示されたゲートロー電
圧選択部（５４）及び電荷蓄積部（５６）の第２実施例
を詳細に図示する回路図である。図１０において、ゲー
トロー電圧選択部（５４）は負の電圧発生部（５２）か
らの負の電圧ライン（ＮＶＬ）を経由した負の電圧（Ｖ
ＥＥ）をそのブレークダウン電圧と同程度以下に低減し
てゲートロー電圧ライン（ＶＧＬＬ）に供給するための
ツェナーダイオード（ＺＤ１）と、ツェナーダイオード
（ＺＤ１）と接続された接続ノード（Ｎ）とゲートロー
電圧ライン（ＶＧＬＬ）の間に接続された第１抵抗（Ｒ
１）とを具備する。映像を表示する間、ゲートハイ電圧
（Ｖｇｈ）が直流であると、ツェナーダイオード（ＺＤ
１）を無視して適当な電圧信号を負の電圧（ＶＥＥ）と
して接続ノード（Ｎ）に供給することができる。電荷蓄
積部（５６）はゲートハイ電圧ライン（ＶＧＨＬ）上の
ゲートハイ電圧（Ｖｇｈ）によって電荷を充電するため
のキャパシタ（Ｃ１）と、ゲートハイ電圧（Ｖｇｈ）が
キャパシタ（Ｃ１）に充電される時ゲートロー電圧ライ
ン（ＶＧＬＬ）に電荷が流出することを防ぐためにキャ
パシタ（Ｃ１）とゲートロー電圧ライン（ＶＧＬＬ）の
間に接続された第２抵抗（Ｒ２）を含む。ゲートロー電
圧ライン（ＶＧＬＬ）は図６に図示されたゲートドライ
バに接続されてゲートドライバ（２０）にゲートロー電
圧（Ｖｇｌ）を供給する。第１抵抗（Ｒ１）はキャパシ
タ（Ｃ１）に充電された電荷が接点（Ｎ）にバイパスさ
れることを防ぐことと併せて接点（Ｎ）からゲートロー
電圧ライン（ＶＧＬＬ）に供給される電圧信号の電流量
を制限する。第１抵抗（Ｒ１）は０以上の抵抗値を有す
る。パネルを駆動する間、電荷蓄積部（５６）に供給さ
れるゲートハイ電圧（Ｖｇｈ）が増加されると、第２抵
抗（Ｒ２）はゲートロー電圧ライン（ＶＧＬＬ）へのゲ
ートハイ電圧を遮断する。反対に、第２抵抗（Ｒ２）が
無視される電圧より高い電圧レベルを有するゲートハイ
電圧（Ｖｇｈ）と、より高い電圧レベルを有するゲート
ハイ電圧（Ｖｇｈ）の影響を受けるキャパシタ（Ｃ１）
の放電によってトランジスタ（ＭＮ）はターンオフされ
る。
圧選択部（５４）及び電荷蓄積部（５６）の第２実施例
を詳細に図示する回路図である。図１０において、ゲー
トロー電圧選択部（５４）は負の電圧発生部（５２）か
らの負の電圧ライン（ＮＶＬ）を経由した負の電圧（Ｖ
ＥＥ）をそのブレークダウン電圧と同程度以下に低減し
てゲートロー電圧ライン（ＶＧＬＬ）に供給するための
ツェナーダイオード（ＺＤ１）と、ツェナーダイオード
（ＺＤ１）と接続された接続ノード（Ｎ）とゲートロー
電圧ライン（ＶＧＬＬ）の間に接続された第１抵抗（Ｒ
１）とを具備する。映像を表示する間、ゲートハイ電圧
（Ｖｇｈ）が直流であると、ツェナーダイオード（ＺＤ
１）を無視して適当な電圧信号を負の電圧（ＶＥＥ）と
して接続ノード（Ｎ）に供給することができる。電荷蓄
積部（５６）はゲートハイ電圧ライン（ＶＧＨＬ）上の
ゲートハイ電圧（Ｖｇｈ）によって電荷を充電するため
のキャパシタ（Ｃ１）と、ゲートハイ電圧（Ｖｇｈ）が
キャパシタ（Ｃ１）に充電される時ゲートロー電圧ライ
ン（ＶＧＬＬ）に電荷が流出することを防ぐためにキャ
パシタ（Ｃ１）とゲートロー電圧ライン（ＶＧＬＬ）の
間に接続された第２抵抗（Ｒ２）を含む。ゲートロー電
圧ライン（ＶＧＬＬ）は図６に図示されたゲートドライ
バに接続されてゲートドライバ（２０）にゲートロー電
圧（Ｖｇｌ）を供給する。第１抵抗（Ｒ１）はキャパシ
タ（Ｃ１）に充電された電荷が接点（Ｎ）にバイパスさ
れることを防ぐことと併せて接点（Ｎ）からゲートロー
電圧ライン（ＶＧＬＬ）に供給される電圧信号の電流量
を制限する。第１抵抗（Ｒ１）は０以上の抵抗値を有す
る。パネルを駆動する間、電荷蓄積部（５６）に供給さ
れるゲートハイ電圧（Ｖｇｈ）が増加されると、第２抵
抗（Ｒ２）はゲートロー電圧ライン（ＶＧＬＬ）へのゲ
ートハイ電圧を遮断する。反対に、第２抵抗（Ｒ２）が
無視される電圧より高い電圧レベルを有するゲートハイ
電圧（Ｖｇｈ）と、より高い電圧レベルを有するゲート
ハイ電圧（Ｖｇｈ）の影響を受けるキャパシタ（Ｃ１）
の放電によってトランジスタ（ＭＮ）はターンオフされ
る。
【００２９】キャパシタ（Ｃ１）はゲートハイ電圧ライ
ン（ＶＧＨＬ）からのゲートハイ電圧（Ｖｇｈ）に充電
されて、第２抵抗（Ｒ２）はキャパシタ（Ｃ１）に充電
された電荷を抑制する。これとは異なって、液晶表示パ
ネルの電源がターンオフされた時、負の電圧ライン（Ｎ
ＶＬ）でツェナーダイオード（ＺＤ１）に供給される負
の電圧（ＶＥＥ）が基底電位（ＧＮＤ）へ収斂して、キ
ャパシタ（Ｃ１）に充電された電荷が第２抵抗（Ｒ
２）、ゲートロー電圧ライン（ＶＧＬＬ）及び第１抵抗
（Ｒ１）を経由してノード（Ｎ）側に放電される。これ
によって、ノード（Ｎ）の電圧は急速に基底電位（ＧＮ
Ｄ）まで増加する。この時、ゲートロー電圧ライン（Ｖ
ＧＬＬ）上の電圧または図８に図示されたように基底電
位より高いレベルまで高くなる。キャパシタ（Ｃ１）が
充分に大きくなるとゲートロー電圧（Ｖｇｌ）は基底電
位（ＧＮＤ）を基準にトランジスタ（ＭＮ）の閾値電圧
よりもっと高いレベルまで高くなる。
ン（ＶＧＨＬ）からのゲートハイ電圧（Ｖｇｈ）に充電
されて、第２抵抗（Ｒ２）はキャパシタ（Ｃ１）に充電
された電荷を抑制する。これとは異なって、液晶表示パ
ネルの電源がターンオフされた時、負の電圧ライン（Ｎ
ＶＬ）でツェナーダイオード（ＺＤ１）に供給される負
の電圧（ＶＥＥ）が基底電位（ＧＮＤ）へ収斂して、キ
ャパシタ（Ｃ１）に充電された電荷が第２抵抗（Ｒ
２）、ゲートロー電圧ライン（ＶＧＬＬ）及び第１抵抗
（Ｒ１）を経由してノード（Ｎ）側に放電される。これ
によって、ノード（Ｎ）の電圧は急速に基底電位（ＧＮ
Ｄ）まで増加する。この時、ゲートロー電圧ライン（Ｖ
ＧＬＬ）上の電圧または図８に図示されたように基底電
位より高いレベルまで高くなる。キャパシタ（Ｃ１）が
充分に大きくなるとゲートロー電圧（Ｖｇｌ）は基底電
位（ＧＮＤ）を基準にトランジスタ（ＭＮ）の閾値電圧
よりもっと高いレベルまで高くなる。
【００３０】続いて、キャパシタ（Ｃ１）で放電される
電荷量が漸減して完全に放電された場合、ゲートロー電
圧ライン（ＶＧＬＬ）上の電圧は基底電位（ＧＮＤ）を
維持する。この結果、ゲートロー電圧ライン（ＶＧＬ
Ｌ）上では図８でのようなゲートロー電圧（Ｖｇｌ）が
表れる。図８のゲートロー電圧（Ｖｇｌ）が基底電位以
上に高くなっては基底電位まで下がる期間（Ａ）にデー
タライン（１３）上の電圧は基底電位（ＧＮＤ）まで下
がる。
電荷量が漸減して完全に放電された場合、ゲートロー電
圧ライン（ＶＧＬＬ）上の電圧は基底電位（ＧＮＤ）を
維持する。この結果、ゲートロー電圧ライン（ＶＧＬ
Ｌ）上では図８でのようなゲートロー電圧（Ｖｇｌ）が
表れる。図８のゲートロー電圧（Ｖｇｌ）が基底電位以
上に高くなっては基底電位まで下がる期間（Ａ）にデー
タライン（１３）上の電圧は基底電位（ＧＮＤ）まで下
がる。
【００３１】この期間の間（Ａ）にＴＦＴ（ＭＮ）のゲ
ートでは基底電位（ＧＮＤ）以上のゲートロー電圧（Ｖ
ｇｌ）が印加されることでＴＦＴ（ＭＮ）のチャンネル
が開通される。これによって、液晶セル（１２）と補助
キャパシタ（１４）に蓄積された電荷は開通されたＴＦ
Ｔ（ＭＮ）のチャンネルを経由してソースライン（１
３）側に放電される。ゲートロー電圧（Ｖｇｌ）が基底
電位より高い電位を維持する期間（Ａ）は、第２抵抗
（Ｒ２）及びキャパシタ（Ｃ１）とゲートハイ電圧（Ｖ
ｇｈ）の経路で（即ち、ゲートハイ電圧ライン（ＶＧＨ
Ｌ）の寄生抵抗（図示しない）による時定数によって決
定される。ゲートハイ電圧（Ｖｇｈ）は基底電位（ＧＮ
Ｄ）より高い電位であるが、液晶表示パネルで使用され
ている電源電位の中で高い電圧が好ましい。換言すれ
ば、実施例ではゲートハイ電圧（Ｖｇｈ）によってキャ
パシタ（Ｃ１）が充電されるが基底電位（ＧＮＤ）以上
の電圧であればどんな電源電圧も使用ですることがき
る。
ートでは基底電位（ＧＮＤ）以上のゲートロー電圧（Ｖ
ｇｌ）が印加されることでＴＦＴ（ＭＮ）のチャンネル
が開通される。これによって、液晶セル（１２）と補助
キャパシタ（１４）に蓄積された電荷は開通されたＴＦ
Ｔ（ＭＮ）のチャンネルを経由してソースライン（１
３）側に放電される。ゲートロー電圧（Ｖｇｌ）が基底
電位より高い電位を維持する期間（Ａ）は、第２抵抗
（Ｒ２）及びキャパシタ（Ｃ１）とゲートハイ電圧（Ｖ
ｇｈ）の経路で（即ち、ゲートハイ電圧ライン（ＶＧＨ
Ｌ）の寄生抵抗（図示しない）による時定数によって決
定される。ゲートハイ電圧（Ｖｇｈ）は基底電位（ＧＮ
Ｄ）より高い電位であるが、液晶表示パネルで使用され
ている電源電位の中で高い電圧が好ましい。換言すれ
ば、実施例ではゲートハイ電圧（Ｖｇｈ）によってキャ
パシタ（Ｃ１）が充電されるが基底電位（ＧＮＤ）以上
の電圧であればどんな電源電圧も使用ですることがき
る。
【００３２】また、ゲートロー電圧選択部（５４）では
ノード（Ｎ）と基底電圧ライン（ＧＮＤＬ）の間に直列
接続されたカップリングキャパシタ（Ｃｃ）と交流電源
（ＡＣ）が含まれていてもよい。交流電源（ＡＣ）は電
源がターンオンされた場合にノード（Ｎ）に交流電圧を
供給することでゲートロー電圧ライン（ＶＧＬＬ）上の
ゲートロー電圧（Ｖｇｌ）を一定の周期で変化させる。
カップリングキャパシタ（Ｃｃ）は交流電源（ＡＣ）か
らノード（Ｎ）側に供給される直流電圧成分を遮断す
る。このようなカップリングキャパシタ（Ｃｃ）と交流
電源（ＡＣ）は液晶表示パネルがラインインバージョン
方式で駆動される場合に使用される。
ノード（Ｎ）と基底電圧ライン（ＧＮＤＬ）の間に直列
接続されたカップリングキャパシタ（Ｃｃ）と交流電源
（ＡＣ）が含まれていてもよい。交流電源（ＡＣ）は電
源がターンオンされた場合にノード（Ｎ）に交流電圧を
供給することでゲートロー電圧ライン（ＶＧＬＬ）上の
ゲートロー電圧（Ｖｇｌ）を一定の周期で変化させる。
カップリングキャパシタ（Ｃｃ）は交流電源（ＡＣ）か
らノード（Ｎ）側に供給される直流電圧成分を遮断す
る。このようなカップリングキャパシタ（Ｃｃ）と交流
電源（ＡＣ）は液晶表示パネルがラインインバージョン
方式で駆動される場合に使用される。
【００３３】上述したように、図１０のゲートロー電圧
選択器（５４）はキャパシタ（Ｃ２）、トランジスタ
（Ｑ２）及び第３抵抗（Ｒ３）がなくても図９のゲート
ロー電圧選択器（５４）と同一の効果を提供する。結果
的に、図１０のゲートロー電圧選択器（５４）は回路構
成が簡単である。
選択器（５４）はキャパシタ（Ｃ２）、トランジスタ
（Ｑ２）及び第３抵抗（Ｒ３）がなくても図９のゲート
ロー電圧選択器（５４）と同一の効果を提供する。結果
的に、図１０のゲートロー電圧選択器（５４）は回路構
成が簡単である。
【００３４】図１１は図７に図示されたゲートロー電圧
選択器（５４）と電荷蓄積部（５６）の第３実施例を詳
細に図示する回路図である。図１０において、ゲートロ
ー電圧選択器（５４）は図７の負の電圧発生部（５２）
からゲートロー電圧ライン（ＶＧＬＬ）側に供給される
負の電圧（ＶＥＥ）をスイッチングするためトランジス
タ（Ｑ３）を含む。電荷蓄積部（５６）はゲートハイ電
圧ライン（ＶＧＨＬ）とゲートロー電圧ライン（ＶＧＬ
Ｌ）の間に接続されたプールアップ抵抗（Ｒ４）と、ゲ
ートハイ電圧ライン（ＶＧＨＬ）と基底電圧ライン（Ｇ
ＮＤＬ）の間に接続されたキャパシタ（Ｃ３）を含む。
トランジスタ（Ｑ３）は基底電圧ライン（ＧＮＤＬ）に
接続されたＮＰＮ型トランジスタのベースを有する。
選択器（５４）と電荷蓄積部（５６）の第３実施例を詳
細に図示する回路図である。図１０において、ゲートロ
ー電圧選択器（５４）は図７の負の電圧発生部（５２）
からゲートロー電圧ライン（ＶＧＬＬ）側に供給される
負の電圧（ＶＥＥ）をスイッチングするためトランジス
タ（Ｑ３）を含む。電荷蓄積部（５６）はゲートハイ電
圧ライン（ＶＧＨＬ）とゲートロー電圧ライン（ＶＧＬ
Ｌ）の間に接続されたプールアップ抵抗（Ｒ４）と、ゲ
ートハイ電圧ライン（ＶＧＨＬ）と基底電圧ライン（Ｇ
ＮＤＬ）の間に接続されたキャパシタ（Ｃ３）を含む。
トランジスタ（Ｑ３）は基底電圧ライン（ＧＮＤＬ）に
接続されたＮＰＮ型トランジスタのベースを有する。
【００３５】このトランジスタ（Ｑ３）は、液晶表示パ
ネルの電源がオンされた場合に、図７の負の電圧発生部
（５２）からエミッタに供給される負の電圧（ＶＥＥ）
に該当する電圧差が発生されることに因る。換言すれ
ば、液晶表示パネルの電源がオンされた場合、トランジ
スタ（Ｑ３）はターンオンされてエミッタとコレクタの
間に電流通路を形成させる。この電流通路を経由して負
の電圧（ＶＥＥ）がゲートロー電圧ライン（ＶＧＬＬ）
に供給されることで負の電圧（ＶＥＥ）を有するゲート
ロー電圧（Ｖｇｌ）が表れる。プールアップ抵抗（Ｒ
４）はゲートハイ電圧ライン（ＶＧＨＬ）を経由してゲ
ートハイ電圧発生部（６）から供給されるゲートハイ電
圧（Ｖｇｈ）がゲートロー電圧ライン（ＶＧＬＬ）に供
給されなくなる。電荷蓄積部（５６）に供給されるゲー
トハイ電圧（Ｖｇｈ）がパネルの駆動期間の間に増加す
ると、プールアップ抵抗（Ｒ４）はゲートロー電圧ライ
ン（ＶＧＬＬ）にゲートハイ電圧が流れなくなる。とこ
ろが、プールアップ抵抗（Ｒ４）が無視される場合トラ
ンジスタ（ＭＮ）はより高い電圧レベルを有するゲート
ハイ電圧（Ｖｇｈ）とより高い電圧レベルを有するゲー
トハイ電圧（Ｖｇｈ）の影響を受けるキャパシタ（Ｃ
３）の放電によってトランジスタ（ＭＮ）はターンオフ
される。これによって、キャパシタ（Ｃ３）にはゲート
ハイ電圧ライン（ＶＧＨＬ）上のゲートハイ電圧（Ｖｇ
ｈ）に充電される。
ネルの電源がオンされた場合に、図７の負の電圧発生部
（５２）からエミッタに供給される負の電圧（ＶＥＥ）
に該当する電圧差が発生されることに因る。換言すれ
ば、液晶表示パネルの電源がオンされた場合、トランジ
スタ（Ｑ３）はターンオンされてエミッタとコレクタの
間に電流通路を形成させる。この電流通路を経由して負
の電圧（ＶＥＥ）がゲートロー電圧ライン（ＶＧＬＬ）
に供給されることで負の電圧（ＶＥＥ）を有するゲート
ロー電圧（Ｖｇｌ）が表れる。プールアップ抵抗（Ｒ
４）はゲートハイ電圧ライン（ＶＧＨＬ）を経由してゲ
ートハイ電圧発生部（６）から供給されるゲートハイ電
圧（Ｖｇｈ）がゲートロー電圧ライン（ＶＧＬＬ）に供
給されなくなる。電荷蓄積部（５６）に供給されるゲー
トハイ電圧（Ｖｇｈ）がパネルの駆動期間の間に増加す
ると、プールアップ抵抗（Ｒ４）はゲートロー電圧ライ
ン（ＶＧＬＬ）にゲートハイ電圧が流れなくなる。とこ
ろが、プールアップ抵抗（Ｒ４）が無視される場合トラ
ンジスタ（ＭＮ）はより高い電圧レベルを有するゲート
ハイ電圧（Ｖｇｈ）とより高い電圧レベルを有するゲー
トハイ電圧（Ｖｇｈ）の影響を受けるキャパシタ（Ｃ
３）の放電によってトランジスタ（ＭＮ）はターンオフ
される。これによって、キャパシタ（Ｃ３）にはゲート
ハイ電圧ライン（ＶＧＨＬ）上のゲートハイ電圧（Ｖｇ
ｈ）に充電される。
【００３６】液晶表示パネルの電源がターンオフされる
時、ゲートハイ電圧ライン（ＶＧＨＬ）上のゲートハイ
電圧（Ｖｇｈ）と負の電圧ライン（ＮＶＬ）上の負の電
圧（ＶＥＥ）が基底電位（ＧＮＤ）に収斂し、トランジ
スタ（Ｑ３）のベースエミッタ間の電位が“ＯＶ”に収
斂する。これによって、トランジスタ（Ｑ３）のエミッ
タとコレクタ間の電流通路がオープンされて、キャパシ
タ（Ｃ３）に蓄積された電荷がゲートハイ電圧ライン
（ＶＧＨＬ）とプールアップ抵抗（Ｒ４）を経由してゲ
ートロー電圧ライン（ＶＧＬＬ）側に放電される。この
結果、ゲートロー電圧ライン（ＶＧＬＬ）上のケードロ
ー電圧（Ｖｇｌ）は図８でのように変化する。図８のゲ
ートロー電圧（Ｖｇｌ）が基底電位以上に高くなっては
基底電位まで下がることで一定の期間の間（Ａ）基底電
位より高い電位を維持する。一方、ソースライン（１
３）上の電圧は基底電位（ＧＮＤ）に離れる。この期間
の間（Ａ）にＴＦＴ（ＭＮ）のゲートでは基底電位（Ｇ
ＮＤ）以上のゲートロー電圧（Ｖｇｌ）が印加されるこ
とでＴＦＴ（ＭＮ）のチャンネルが開通される。これに
よって、液晶セル（１２）と補助キャパシタ（１４）に
蓄積された電荷は開通されたＴＦＴ（ＭＮ）のチャンネ
ルを経由してソースライン（１３）側に放電される。ゲ
ートロー電圧（Ｖｇｌ）が基底電位より高い電位を維持
する期間（Ａ）はプールアップ抵抗（Ｒ４）及びキャパ
シタ（Ｃ３）とゲートハイ電圧（Ｖｇｈ）の経路（即
ち、ゲートハイ電圧ライン（ＶＧＨＬ）の寄生抵抗（図
示しない）による時定数によって決定される。プールア
ップ抵抗（Ｒ４）はゲートハイ電圧（Ｖｇｈ）がキャパ
シタ（Ｃ３）に充電されるときゲートロー電圧ライン
（ＶＧＬＬ）側にゲートハイ電圧（Ｖｇｈ）が流出しな
いように充分な大きさの抵抗値を有しなければならな
い。例えば、時定数を“４sec”とする場合にプールア
ップ抵抗（Ｒ４）及びキャパシタ（Ｃ３）それぞれは２
０ＫΩの抵抗値と６０〜２００μＦの容量値を有する。
時、ゲートハイ電圧ライン（ＶＧＨＬ）上のゲートハイ
電圧（Ｖｇｈ）と負の電圧ライン（ＮＶＬ）上の負の電
圧（ＶＥＥ）が基底電位（ＧＮＤ）に収斂し、トランジ
スタ（Ｑ３）のベースエミッタ間の電位が“ＯＶ”に収
斂する。これによって、トランジスタ（Ｑ３）のエミッ
タとコレクタ間の電流通路がオープンされて、キャパシ
タ（Ｃ３）に蓄積された電荷がゲートハイ電圧ライン
（ＶＧＨＬ）とプールアップ抵抗（Ｒ４）を経由してゲ
ートロー電圧ライン（ＶＧＬＬ）側に放電される。この
結果、ゲートロー電圧ライン（ＶＧＬＬ）上のケードロ
ー電圧（Ｖｇｌ）は図８でのように変化する。図８のゲ
ートロー電圧（Ｖｇｌ）が基底電位以上に高くなっては
基底電位まで下がることで一定の期間の間（Ａ）基底電
位より高い電位を維持する。一方、ソースライン（１
３）上の電圧は基底電位（ＧＮＤ）に離れる。この期間
の間（Ａ）にＴＦＴ（ＭＮ）のゲートでは基底電位（Ｇ
ＮＤ）以上のゲートロー電圧（Ｖｇｌ）が印加されるこ
とでＴＦＴ（ＭＮ）のチャンネルが開通される。これに
よって、液晶セル（１２）と補助キャパシタ（１４）に
蓄積された電荷は開通されたＴＦＴ（ＭＮ）のチャンネ
ルを経由してソースライン（１３）側に放電される。ゲ
ートロー電圧（Ｖｇｌ）が基底電位より高い電位を維持
する期間（Ａ）はプールアップ抵抗（Ｒ４）及びキャパ
シタ（Ｃ３）とゲートハイ電圧（Ｖｇｈ）の経路（即
ち、ゲートハイ電圧ライン（ＶＧＨＬ）の寄生抵抗（図
示しない）による時定数によって決定される。プールア
ップ抵抗（Ｒ４）はゲートハイ電圧（Ｖｇｈ）がキャパ
シタ（Ｃ３）に充電されるときゲートロー電圧ライン
（ＶＧＬＬ）側にゲートハイ電圧（Ｖｇｈ）が流出しな
いように充分な大きさの抵抗値を有しなければならな
い。例えば、時定数を“４sec”とする場合にプールア
ップ抵抗（Ｒ４）及びキャパシタ（Ｃ３）それぞれは２
０ＫΩの抵抗値と６０〜２００μＦの容量値を有する。
【００３７】結果的に、本発明では液晶表示パネルの電
源がターンオフされる時ゲートライン（１１）上の電圧
が一定の期間の間基底電位（ＧＮＤ）以上の電位（即
ち、ＴＦＴチャンネルが発生されることができる電位）
を維持するようになって、ＴＦＴのチャンネルを形成さ
せる。これによって、画素に基底電位（ＧＮＤ）を中心
に正または負に充電された電荷がＴＦＴのドレーンとソ
ースを経由してソースライン（１３）を通して速やかに
放電される。この結果、本発明では残像が速やかに消失
する。実際に、従来の液晶表示装置では残像が完全に消
えるまで１分以上が必要であるのに対して、本発明では
残像が完全に消えるまで１０秒以内であった。このよう
な事実は実験を通して立証された。
源がターンオフされる時ゲートライン（１１）上の電圧
が一定の期間の間基底電位（ＧＮＤ）以上の電位（即
ち、ＴＦＴチャンネルが発生されることができる電位）
を維持するようになって、ＴＦＴのチャンネルを形成さ
せる。これによって、画素に基底電位（ＧＮＤ）を中心
に正または負に充電された電荷がＴＦＴのドレーンとソ
ースを経由してソースライン（１３）を通して速やかに
放電される。この結果、本発明では残像が速やかに消失
する。実際に、従来の液晶表示装置では残像が完全に消
えるまで１分以上が必要であるのに対して、本発明では
残像が完全に消えるまで１０秒以内であった。このよう
な事実は実験を通して立証された。
【００３８】本発明において、パワーオフ期間の間ゲー
トロー電圧より高い出力のためのゲートロー電圧発生部
（４）には異なる形態が適用されることができる。例え
ば、パワーオフパルスを発生するための回路が適用され
ることができる。
トロー電圧より高い出力のためのゲートロー電圧発生部
（４）には異なる形態が適用されることができる。例え
ば、パワーオフパルスを発生するための回路が適用され
ることができる。
【００３９】
【発明の効果】上述したように、本発明による液晶表示
装置の残像除去装置及びその方法では液晶表示パネルの
電源がターンオフされる時にゲートライン上の電圧が一
定期間ＴＦＴのチャンネルが開通する電位を維持するこ
とで液晶セルに充電された電荷をソースライン側に放電
する。これによって、本発明による液晶表示装置の残像
除去装置及び方法にもとづけば、液晶表示パネルの電源
がオフされる時に残像が速やかに消失する。この結果、
本発明による液晶表示装置の残像除去装置及び方法では
残像が効果的に除去される。
装置の残像除去装置及びその方法では液晶表示パネルの
電源がターンオフされる時にゲートライン上の電圧が一
定期間ＴＦＴのチャンネルが開通する電位を維持するこ
とで液晶セルに充電された電荷をソースライン側に放電
する。これによって、本発明による液晶表示装置の残像
除去装置及び方法にもとづけば、液晶表示パネルの電源
がオフされる時に残像が速やかに消失する。この結果、
本発明による液晶表示装置の残像除去装置及び方法では
残像が効果的に除去される。
【００４０】以上説明した内容を通して当業者であれば
本発明の技術思想を逸脱しない範囲で多様な変更及び修
正が可能であることが分かる。従って、本発明の技術的
な範囲は明細書の詳細な説明に記載された内容に限らず
特許請求の範囲によって定めなければならない。
本発明の技術思想を逸脱しない範囲で多様な変更及び修
正が可能であることが分かる。従って、本発明の技術的
な範囲は明細書の詳細な説明に記載された内容に限らず
特許請求の範囲によって定めなければならない。
【図１】 図１は薄膜トランジスタを利用した通常の液
晶表示パネルに含まれた画素セルを図示する等価回路図
である。
晶表示パネルに含まれた画素セルを図示する等価回路図
である。
【図２】 図２は液晶表示パネルの電源がオフされる時
のゲートライン上の電圧変化を図示する波形図である。
のゲートライン上の電圧変化を図示する波形図である。
【図３】 図３は従来の液晶表示装置の残像除去装置を
概略的に図示する回路図である。
概略的に図示する回路図である。
【図４】 図４は図１に図示された画素セルに供給され
る共通電圧の変化を表す波形図である。
る共通電圧の変化を表す波形図である。
【図５】 図５は電源オフ時に画素に充電された電圧を
表れる図面である。
表れる図面である。
【図６】 図６は本発明の実施例による残像除去装置が
適用された液晶表示装置を概略的に図示する図面であ
る。
適用された液晶表示装置を概略的に図示する図面であ
る。
【図７】 図７は図６に図示されたゲートロー電圧発生
部を詳細に図示する詳細のブロック図である。
部を詳細に図示する詳細のブロック図である。
【図８】 図８は電源オフ時に図７のゲートロー電圧選
択部で出力されるゲートロー電圧の変化を図示する波形
図である。
択部で出力されるゲートロー電圧の変化を図示する波形
図である。
【図９】 図９は図７に図示されたゲートロー電圧選択
部及び電荷蓄積部の第１実施例を図示する回路図であ
る。
部及び電荷蓄積部の第１実施例を図示する回路図であ
る。
【図１０】 図１０は図７に図示されたゲートロー電圧
選択部及び電荷蓄積部の第２実施例を図示する回路図で
ある。
選択部及び電荷蓄積部の第２実施例を図示する回路図で
ある。
【図１１】 図１１は図７に図示されたゲートロー電圧
選択部及び電荷蓄積部の第３実施例を詳細に図示する回
路図である。
選択部及び電荷蓄積部の第３実施例を詳細に図示する回
路図である。
２：電源供給部 ４：ゲートロー電圧発生部 ８：共通電圧発生部 １０：ＴＦＴ １１：ゲートライン １２：液晶セル １３：データライン １３：ソースライン １４：補助キャパシタ １５：共通電極 ２０：ゲートドライバ ３０：データドライバ ５２：負の電圧発生部 ５４：ゲート電圧選択部 ５６：電荷蓄積部
───────────────────────────────────────────────────── フロントページの続き (54)【発明の名称】 液晶表示装置の残像除去装置及びその方法。（ＡｐｐａｒａｔｕｓａｎｄＭｅｔｈｏｄｆｏｒＥ ｌｉｍｉｎａｔｉｎｇＲｅｓｉｄｕａｌｉｍａｇｅｉｎａＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐ ｌａｙＤｅｖｉｃｅ)
Claims (26)
- 【請求項１】液晶表示装置に互いに直交する複数のゲー
トラインと、複数のデータラインと、前記複数のゲート
ラインとデータラインに接続された液晶セルを制御して
その液晶セルに供給される映像信号を切り換える薄膜ト
ランジスタと、電源オン時に電源電位と基底電位の印加
を受けて前記薄膜トランジスタをターンオフさせるため
の第１電位を前記ゲートラインに印加して、電源オフ時
には前記基底電位より高い電位を前記ゲートラインに供
給するレベルシフティング手段とを具備することを特徴
とする液晶表示装置の残像除去装置。 - 【請求項２】前記第１電位が前記映像信号の最小値より
低い電位であることを特徴とする請求項１記載の液晶表
示装置の残像除去装置。 - 【請求項３】前記第１電位が前記液晶表示パネルの駆動
時に前記ゲートラインに印加される電圧であることを特
徴とする請求項１記載の液晶表示装置の残像除去装置。 - 【請求項４】前記レベルシフティング手段は、前記液晶
表示パネルの電源オン時に電荷を充電する電荷充電手段
と、前記液晶表示パネルの電源オフ時に前記電荷充電手
段の電圧が前記ゲートライン側に供給されるようにする
電圧選択手段とを具備することを特徴とする請求項１記
載の液晶表示装置の残像除去装置。 - 【請求項５】前記レベルシフティング手段は、前記電源
オフ時に前記ゲートライン上の電位を前記基底電位と前
記薄膜トランジスタの閾値電圧の間の電位まで高めるこ
とを特徴とする請求項１記載の液晶表示装置の残像除去
装置。 - 【請求項６】前記レベルシフティング手段は、負の入力
電圧が降伏電圧と同程度にまで低下させて前記ゲートラ
インに供給するツェナーダイオードと、前記ゲートライ
ンと基底電源の間に接続されて前記電源オフ時に前記ゲ
ートライン上の電圧が前記基底電源側にバイパスされる
ようにする電流パスを切り換えるトランジスタと、入力
充電電圧により前記電源オフ時まで電荷を充電して、前
記電源オフ時に前記基底電位より高い電位の電圧を前記
ゲートラインに供給するキャパシタとを具備することを
特徴とする請求項１記載の液晶表示装置の残像除去装
置。 - 【請求項７】前記レベルシフティング手段は、さらに、
前記入力充電電圧が前記キャパシタに印加される時に、
前記キャパシタに充電された電荷がゲートライン側に流
出しないようにする第１抵抗と、前記電源オフ時に、前
記ゲートライン上の電圧が前記トランジスタ側に供給さ
れなくする第２抵抗とを具備することを特徴とする請求
項６記載の液晶表示装置の残像除去装置。 - 【請求項８】前記レベルシフティング手段は、さらに、
前記ゲートラインに交流電圧を供給するための交流電圧
供給源と、前記交流電圧に含まれる直流成分を除去する
カップリングキャパシタとを具備することを特徴とする
請求項６記載の液晶表示装置の残像除去装置。 - 【請求項９】ゲートラインとデータラインの間に接続さ
れて液晶パネルに供給される映像信号を切り換えるため
の薄膜トランジスタとを具備する液晶表示装置におい
て、電源オン時に電源電位と基底電位の印加を受けて前
記薄膜トランジスタをターンオフさせるための第１電位
をゲートラインに印加する閾値と；電源オフ時に前記基
底電位より高い電位が前記ゲートラインに供給されるよ
うにする閾値を含むことを特徴とする液晶表示装置の残
像除去装置。 - 【請求項１０】前記基底電位以上に前記ゲートライン上
の電圧を高める処理は、前記電源オン時に電荷を蓄積す
る処理と、前記電源オフ時には蓄積された電荷が前記ゲ
ートライン側に放電されるようにする処理を含むことを
特徴とする請求項９記載の液晶表示装置の残像除去装
置。 - 【請求項１１】液晶セルを形成するために交差配列され
たゲートライン及びデータラインと、一つの薄膜トラン
ジスタを有するそれぞれの液晶セルとを具備する液晶表
示素子において、第１電源と第２電源の間に接続されて
出力にゲートオフ電圧を発生するためのトランジスタを
有するゲート電圧発生部と；前記出力と前記第２電源の
間に接続されて前記第１電源がターンオフされた場合に
充電されるようにして、第１電源がターンオフされた場
合に前記出力で前記ゲートオフ電圧が前記薄膜トランジ
スタの閾値電圧より高くするためのキャパシタを有する
電圧増大素子とを具備することを特徴とする液晶表示装
置の残像除去装置。 - 【請求項１２】前記ゲート電圧発生部は前記第１電源と
前記トランジスタの間に接続されたダイオードを含め
て、前記電圧増大素子はゲートオン電源と前記第２電源
の間に接続されたキャパシタと直列で接続された抵抗を
含み、その抵抗及びキャパシタの値がＲＣ時定数を決定
することを特徴とする請求項１１記載の液晶表示装置の
残像除去装置。 - 【請求項１３】前記ダイオードはツェナーダイオードと
ＰＮＰタイプのトランジスタであることを特徴とする請
求項１２記載の液晶表示装置の残像除去装置。 - 【請求項１４】前記ゲート電圧発生部は、交流電源を含
み、その交流電源は直流成分を遮断するためのカップリ
ングキャパシタを通して前記出力に接続されたことを特
徴とする請求項１２記載の液晶表示装置の残像除去装
置。 - 【請求項１５】前記ゲート電圧発生部は、ゲートオンの
電源と前記トランジスタの間に接続された抵抗を含み、
前記電圧増大素子は前記キャパシタに直列接続されたキ
ャパシタを含み、前記キャパシタはゲートオンの電源と
前記第２電源の間に接続されたことを特徴とする請求項
１１記載の液晶表示装置の残像除去装置。 - 【請求項１６】前記抵抗及びキャパシタの値によってＲ
Ｃ時定数が決定されることを特徴とする請求項１５記載
の液晶表示装置の残像除去装置。 - 【請求項１７】前記キャパシタは前記液晶表示装置のノ
ーマル駆動の時に充電されて、前記ゲートオン電源がタ
ーンオフされた時に放電されることを特徴とする請求項
１６記載の液晶表示装置の残像除去装置。 - 【請求項１８】前記トランジスタはＮＰＮタイプのトラ
ンジスタであることを特徴とする請求項１７記載の液晶
表示装置の残像除去装置。 - 【請求項１９】残像除去装置を有する液晶表示装置にお
いて、液晶セルを形成するために交差配列されたゲート
ライン及びデータラインと；一つの薄膜トランジスタを
有するそれぞれの液晶セルと；前記ゲートラインに接続
されて前記ゲートラインに接続された薄膜トランジスタ
を駆動可能にするためのゲートドライバと；前記薄膜ト
ランジスタを駆動可能にするためのゲートオン電圧を発
生するゲートオン電圧発生部と；第１電源と第２電源の
間に接続されて出力にゲートオフ電圧を発生するトラン
ジスタを有するゲートオフ電圧発生部と；前記出力と前
記第２電源の間に接続されて前記第１電源がターンオン
された場合充電されるようにして、第１電源がターンオ
フされた場合に前記出力で前記ゲートオフ電圧を前記薄
膜トランジスタの閾値電圧より高くするためのキャパシ
タを有する電圧増大素子とを具備することを特徴とする
液晶表示装置。 - 【請求項２０】前記ゲート電圧発生部は前記第１電源と
前記トランジスタの間に接続されたダイオードを含み、
前記電圧増大素子はゲートオンの電源と前記第２電源の
間に接続された前記キャパシタと直列で接続された抵抗
を含み、その抵抗及びキャパシタの値がＲＣ時定数を決
定することを特徴とする請求項１９記載の液晶表示装
置。 - 【請求項２１】前記ダイオードはツェナーダイオードと
ＰＮＰタイプのトランジスタであることを特徴とする請
求項２０記載の液晶表示装置。 - 【請求項２２】前記ゲート電圧発生部は交流電源を含
み、その交流電源はその交流電源の直流成分を遮断する
ためのカップリングキャパシタを通して前記出力に接続
されたことを特徴とする請求項２０記載の液晶表示装
置。 - 【請求項２３】前記ゲート電圧発生部はゲートオンの電
源と前記トランジスタの間に接続された抵抗を含み、前
記電圧増大素子は前記キャパシタに直列接続された蓄積
を含み、前記キャパシタはゲートオンの電源電源と前記
第２電源電源の間に接続されたことを特徴とする請求項
１９記載の液晶表示装置。 - 【請求項２４】前記抵抗及びキャパシタの値によってＲ
Ｃ時正数が決定されることを特徴とする請求項２３記載
の液晶表示装置。 - 【請求項２５】前記キャパシタは前記液晶表示装置のノ
ーマル駆動の時に充電されて前記ゲートオンの電源がタ
ーンオフされる時に放電されることを特徴とする請求項
２４記載の液晶表示装置。 - 【請求項２６】前記トランジスタはＮＰＮタイプのトラ
ンジスタであることを特徴とする請求項２５記載の液晶
表示装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1998-38119 | 1998-09-15 | ||
| KR10-1998-0038119A KR100430095B1 (ko) | 1998-09-15 | 1998-09-15 | 액정표시장치의잔상제거장치및그방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000089193A true JP2000089193A (ja) | 2000-03-31 |
| JP4401489B2 JP4401489B2 (ja) | 2010-01-20 |
Family
ID=36974517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23621899A Expired - Lifetime JP4401489B2 (ja) | 1998-09-15 | 1999-08-23 | 液晶表示装置の残像除去装置及びその方法。（ＡｐｐａｒａｔｕｓａｎｄＭｅｔｈｏｄｆｏｒＥｌｉｍｉｎａｔｉｎｇＲｅｓｉｄｕａｌｉｍａｇｅｉｎａＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙＤｅｖｉｃｅ） |
Country Status (6)
| Country | Link |
|---|---|
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| JP (1) | JP4401489B2 (ja) |
| KR (1) | KR100430095B1 (ja) |
| DE (1) | DE19935834B4 (ja) |
| FR (1) | FR2783342B1 (ja) |
| GB (1) | GB2341713B (ja) |
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