FR2860842A1 - Procede de preparation et d'assemblage de substrats - Google Patents
Procede de preparation et d'assemblage de substrats Download PDFInfo
- Publication number
- FR2860842A1 FR2860842A1 FR0350674A FR0350674A FR2860842A1 FR 2860842 A1 FR2860842 A1 FR 2860842A1 FR 0350674 A FR0350674 A FR 0350674A FR 0350674 A FR0350674 A FR 0350674A FR 2860842 A1 FR2860842 A1 FR 2860842A1
- Authority
- FR
- France
- Prior art keywords
- plate
- layer
- thickness
- trimming
- assembly
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000463 material Substances 0.000 title claims abstract description 46
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000000034 method Methods 0.000 claims abstract description 49
- 230000008030 elimination Effects 0.000 claims abstract description 3
- 238000003379 elimination reaction Methods 0.000 claims abstract description 3
- 239000010410 layer Substances 0.000 claims description 47
- 239000000758 substrate Substances 0.000 claims description 35
- 238000009966 trimming Methods 0.000 claims description 28
- 239000000126 substance Substances 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 230000010070 molecular adhesion Effects 0.000 claims description 8
- 238000002360 preparation method Methods 0.000 claims description 7
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 5
- 230000000295 complement effect Effects 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 4
- 239000011241 protective layer Substances 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 230000003313 weakening effect Effects 0.000 claims description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 2
- 239000011810 insulating material Substances 0.000 claims description 2
- 238000001459 lithography Methods 0.000 claims description 2
- 239000000853 adhesive Substances 0.000 claims 1
- 230000001070 adhesive effect Effects 0.000 claims 1
- 238000001020 plasma etching Methods 0.000 claims 1
- 238000003754 machining Methods 0.000 abstract description 3
- 238000007514 turning Methods 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 239000012528 membrane Substances 0.000 description 10
- 238000005498 polishing Methods 0.000 description 9
- 238000000227 grinding Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000004026 adhesive bonding Methods 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910017214 AsGa Inorganic materials 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- 229910003327 LiNbO3 Inorganic materials 0.000 description 1
- 229910012463 LiTaO3 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000003776 cleavage reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000005350 fused silica glass Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- -1 hydrogen ions Chemical class 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000007017 scission Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Micromachines (AREA)
- Die Bonding (AREA)
Abstract
L'invention concerne un procédé d'assemblage d'une première et d'une deuxième plaques (12, 14) de matériaux, comportant :- une étape de détourage d'au moins la première plaque (12),- une étape d'assemblage de la première et de la deuxième plaques.
Description
PROCEDE DE PREPARATION ET D'ASSEMBLAGE DE SUBSTRATS
Domaine technique et art anterieur L'invention concerne le domaine de l'assemblage de plaques ou de tranches ou de couches de matériaux, notamment semi-conducteurs, et de leur préparation en vue de leur assemblage.
Parmi les techniques d'assemblage de tels substrats, l'adhésion moléculaire permet d'assembler des structures planes, présentant une faible rugosité de surface.
Elle permet d'obtenir des structures originales et est particulièrement bien adaptée pour associer entre elles des plaques de matériaux utilisées pour la microélectronique, telles que, par exemple, des plaques de silicium, ou de matériaux III-V (AsGa, InP), ou des substrats en verre ou en silice fondue.
Aujourd'hui cette technique est utilisée industriellement par exemple pour fabriquer du matériau SOI (silicium sur isolant ou Silicon On Insulator ).
Les procédés connus de fabrication de matériaux SOI qui utilisent l'adhésion moléculaire mettent en oeuvre deux plaques 2, 4 de silicium (figure 1, partie A), dont au moins une des deux présente une couche 6 d'oxyde en surface.
Ces deux plaques sont de dimensions standards. Les bords 5, 7 en sont généralement chanfreinés, afin d'éviter les cassures susceptibles de se produire au cours des procédés ultérieurs de fabrication des composants ou en cas de chocs sur des arrêtes qui seraient restées vives. Il existe des SP 23898 PM chanfreins de forme arrondie et/ou biseautée. La figure 2 représente de manière plus détaillée un exemple d'une zone de chanfrein 5, de largeur L (mesurée dans un plan parallèle au plan moyen P de la plaque), d'une plaque 4, d'épaisseur e.
L'assemblage comprend d'abord une étape de préparation de surface, une étape de mise en contact (figure 1, partie B), suivi généralement d'une étape de traitement thermique.
De façon classique ce traitement thermique est réalisé à 1100 C durant 2h pour les substrats SOI.
Ensuite, comme illustré sur la figure 1, partie C, au moins une des deux plaques est amincie par rectification et/ou polissage mécanique et/ou polissage mécano-chimique.
Les chanfreins 5, 7 entraînent la présence d'une zone non collée sur les bords de plaque.
Après amincissement, une membrane 8 en silicium reste donc collée au centre, mais est décollée sur les bords, comme on le voit sur la figure 1, partie C. Le bord non collé de la membrane doit être éliminé, car il est susceptible de se casser de façon non contrôlée et d'induire des particules sur les autres surfaces, et notamment sur la surface 9 de la membrane 8, ou sur des composants réalisés dans la membrane 8.
Pour cela une étape de détourage ou d'élimination de matière en zone périphérique est réalisée afin d'éliminer cette zone de bord de la membrane 8, comme illustré sur la figure 1, partie D. SP 23898 PM Ce détourage est généralement réalisé par un moyen mécanique.
Cette étape est très délicate. Par exemple, dans le cas d'un usinage mécanique, il est difficile de détourer tout en s'arrêtant précisément au niveau de l'interface de collage, qui est ici la surface supérieure de la couche 6 d'oxyde. En effet, soit on s'arrête juste au-dessus de cette interface et il reste une partie de matière au-dessus de celle-ci, soit on s'arrête dans le support 2 et l'état de surface poli des bords de la face avant du support est perdu.
Il est donc important de trouver un moyen de détourer proprement et précisément une plaque de matériau.
Ce phénomène est également important dans le cas où au moins une des deux plaques contient tout ou partie d'un dispositif électronique, ou optoélectronique, ou un microsystème, ou un nanosystème, ou un autre composant.
Le même problème se pose si l'assemblage des deux plaques est réalisé par collage au lieu de l'être par adhésion moléculaire, ou encore en l'absence de couche 6 d'oxyde en surface de la plaque 12.
EXPOSÉ DE L'INVENTION L'invention concerne un procédé d'assemblage d'une première et d'une deuxième plaques de matériaux, comportant.
- une étape de détourage d'au moins la première plaque, SP 23898 PM 20 une étape d'assemblage de la première plaque, détourée, et de la deuxième plaque.
Selon l'invention, une étape d'usinage ou de détourage, ou d'élimination de la matière dans une portion périphérique d'au moins la première plaque, est donc réalisée avant de coller ou d'assembler les deux plaques entre elles.
Une étape d'amincissement d'au moins la première plaque peut ensuite être réalisée, laissant subsister une couche sur la deuxième plaque. On a ainsi réalisé un report ou un transfert de cette couche.
L'invention concerne aussi un procédé de report ou de transfert d'une couche de matériau ou de circuits ou de composants, dite couche à reporter ou à transférer, comportant: - le détourage d'une première plaque de matériau, ou l'élimination de matière dans une portion périphérique d'une première plaque, dans laquelle la couche à reporter est réalisée, au moins dans une zone localisée autour ou à la périphérie de cette couche à reporter, - le report, ou le transfert, de cette couche sur une deuxième plaque de matériau.
Ce report ou ce transfert est effectué par 25 assemblage de la première et de la deuxième plaque puis amincissement de la première plaque.
La première plaque du procédé d'assemblage ou de report ou de transfert est par exemple une plaque chanfreinée, présentant au moins un bord chanfreiné. Le détourage concerne alors au moins une partie du bord chanfreiné. Il peut aussi attaquer une partie, SP 23898 PM notamment périphérique, de la couche à reporter ou à transférer.
Le procédé d'assemblage ou de report selon l'invention permet donc d'obtenir une structure avec une première plaque, éventuellement chanfreinée, très bien détourée avant assemblage, le détourage ne posant pas les problèmes exposés ci-dessus dans le cadre de l'art antérieur, problèmes induits par la présence de la deuxième plaque.
Il peut s'appliquer aussi bien à des plaques contenant tout ou partie d'un composant électronique ou autre, qu'à des plaques brutes, telles que des plaques dites bulk .
Les étapes de détourage avant assemblage peuvent être réalisées avant ou après d'éventuelles étapes de préparation de surface en vue de l'assemblage ou du report.
La première plaque peut être détourée sur toute son épaisseur, ou sur une épaisseur inférieure, par exemple égale ou supérieure à l'épaisseur finale de la couche que l'on souhaite obtenir ou reporter sur la deuxième plaque.
Selon une variante, le détourage peut aussi être réalisé sur une épaisseur qui est inférieure à 25 cette épaisseur finale.
Dans ce cas, il peut être intéressant de finir le détourage, de façon classique, après assemblage, par l'une ou l'autre des deux faces de la première plaque.
Si les substrats ou plaques ont des dimensions intitiales ou de diamètres initiaux SP 23898 PM comparables, l'épaisseur du détourage peut être telle que la plaque détourée a, après détourage, une dimension ou un diamètre inférieur à celui de l'autre plaque.
De façon préférentielle, dans le cas où la première plaque comporte une tombée de bord ou un chanfrein, la largeur, mesurée dans le plan de la plaque, sur laquelle la plaque supérieure est détourée, est supérieure ou égale à la largeur de la tombée du bord ou du chanfrein.
Elle peut aussi avoir une largeur supérieure ou égale à la largeur de la zone qui ne peut pas coller ou être assemblée à cause de la tombée de bord ou du chanfrein.
La première plaque peut comporter une zone ou un plan de fragilisation ou de clivage, créée en profondeur par exemple par implantation d'hydrogène ou par création d'une zone poreuse enterrée ou par création d'une interface de collage démontable.
Lorsque l'épaisseur de la zone détourée est supérieure à l'épaisseur de la couche mince à obtenir, cette plaque détourée peut être recyclée, sans même nécessiter un détourage avant collage sur un nouveau substrat. Un nouveau plan de fragilisation peut alors être créé, puis il peut y avoir un assemblage direct avec un nouveau substrat.
L'assemblage des deux plaques peut être réalisé par adhésion moléculaire ou par collage, par apport de matière comme par exemple une colle ou une cire.
SP 23898 PM
7 BRÈVE DESCRIPTION DES FIGURES
La figure 1, parties A-D, représente des étapes d'un procédé connu d'assemblage de substrats, la figure 2 représente une partie d'un 5 substrat et de sa tombée de bord, la figure 3, parties A-D, représente des étapes d'un procédé selon l'invention, la figure 4, parties A-C et 5, parties A-B représente une variante d'un procédé selon l'invention, la figure 6, parties A-D, représente une variante d'un procédé selon l'invention, dans le cas d'un substrat muni d'un plan de fragilisation, la figure 7, parties A-D représente une variante d'un procédé selon l'invention, dans le cas d'un substrat muni d'une couche de protection ou de collage, la figure 8, parties A-B représente des plaques détourées en vue de face, la figure 9 représente une plaque de 20 matériau avec épaulement latéral.
EXEMPLE DE MODES DE REALISATION DE L'INVENTION
La figure 3, parties A-D représente des étapes d'un procédé selon l'invention.
Deux plaques 12, 14 sont sélectionnées, par 25 exemple deux plaques de matériau semi-conducteur, telles que des plaques standards de silicium.
Typiquement ces plaques peuvent avoir des épaisseurs comprises entre 300 pm et 800 pm. Ce sont par exemple des plaques de 100 mm ou 200 mm ou 300 mm de diamètre.
SP 23898 PM Pour les raisons déjà évoquées ci-dessus, les bords 15, 17 en sont chanfreinés.
Des composants ou des circuits 16 peuvent avoir été préalablement réalisés dans la plaque 12, mais l'invention concerne aussi le cas d'une plaque 12 vierge de tout circuit, la référence 16 désignant alors une couche de matériau à reporter sur la plaque 14. Sur la figure 3, partie B, la surface de cette couche 16 de circuits ou de matériau à reporter ou à transférer affleure la surface de la plaque 12.
Une étape de détourage, ou d'élimination de la matière, est ensuite réalisée (figure 3, partie B), à partir de la face 19 de la plaque 12 à assembler avec la plaque 14, sur une épaisseur ed et une largeur Ld.
Cette dernière étant mesurée dans un plan parallèle au plan moyen de la plaque. Cette étape, réalisée avant l'étape d'assemblage ou de report sur la plaque 14, permet d'éliminer, au moins partiellement et à partir de la face d'assemblage 19, la matière située dans la zone périphérique, ou située autour de la couche 16 à reporter, zone qui est susceptible de présenter les problèmes causés par les bords non collés.
Ld est de préférence supérieure ou égale à la largeur L de tombée de bord ou de chanfrein (figure 2). Elle peut être de l'ordre de quelques centaines de um à quelques mm, par exemple comprise entre 100 pm et 5 mm.
Ld est notamment supérieure à L dans le cas où la zone de non-collage ou qui ne peut adhérer avec un substrat après assemblage, comme illustré sur l'étape C de la figure 1, est elle-même supérieure à L. SP 23898 PM En fait, cette zone de non-collage ou de non-assemblage dépend de la façon dont est réalisée la tombée de bord sur la plaque 12 mais aussi sur la plaque 14.
Elle peut aussi dépendre d'étapes technologiques qui peuvent avoir été préalablement réalisées sur la plaque supérieure 12 et sur la plaque support 14. Par rapport à la largeur L, certaines étapes peuvent augmenter la largeur de cette zone non collée (par exemple des étapes d'oxydation, ou de dépôt), d'autres peuvent diminuer cette même largeur (une étape de planarisation ou d'applanissement ou de polissage par exemple).
Ld pourra donc être supérieure ou égale à 15 la largeur de cette zone de non-collage ou de non-assemblage.
L'épaisseur ed sera quant à elle inférieure à l'épaisseur e de la plaque. Elle peut être sensiblement égale ou supérieure ou inférieure à l'épaisseur de la couche 16 {étape D, figure 3) ou de la membrane devant être obtenue après l'étape ultérieure d'amincissement ou de report sur la plaque 14.
A titre d'exemple ed peut être de l'ordre de quelques pm ou comprise entre 1 pm (ou 10 pm) et 100 pm ou encore entre 5 pm et 60 pm. La couche 16, quant à elle, peut avoir une épaisseur comprise, par exemple, entre 1 pm et 60 pm.
Si ed est inférieure à l'épaisseur de la couche 16 (étape D, figure 3) ou de la membrane devant être obtenue après l'étape ultérieure d'amincissement SP 23898 PM ou de report, alors l'étape d'assemblage peut être suivie d'un détourage complémentaire de la portion de substrat 12 restante, comme il sera expliqué ci-dessous.
L'étape de détourage avant assemblage peut être réalisée de façon mécanique, et/ou chimique (notamment humide) et/ou par plasma et/ou mécano chimique. Le détourage mécanique peut être réalisé par exemple par rectification (en anglais edge grinding ou edge polishing ).
Il est ensuite procédé à l'assemblage des deux plaques (étape C, figure 3) par exemple par adhésion moléculaire.
Comme déjà expliqué ci-dessus, l'assemblage comporte par exemple une étape de préparation de surface, une étape de mise en contact et une étape de traitement thermique.
Ce traitement thermique est réalisé à quelques centaines de C, par exemple entre 100 et 1200 C, par exemple encore 1100 C, et ce pendant une durée comprise entre quelques minutes et quelques heures, par exemple entre 10 minutes et 3 heures, par exemple encore 2 heures.
Ensuite, comme illustré sur la figure 3 (étape D), au moins une des deux plaques est amincie jusqu'à l'épaisseur désirée, par exemple sur une épaisseur supérieure ou égale à e - ed, par rectification et/ou polissage mécanique et/ou polissage mécano-chimique et/ou polissage chimique. Sur la figure 3 (étape D) la plaque amincie est la plaque 13 préalablement détourée.
SP 23898 PM Après amincissement de cette dernière, une membrane en matériau semi-conducteur, ou bien la couche 16 de composants ou de circuits, reste donc collée ou assemblée avec la plaque 14, vers son centre. Il n'y a aucune membrane latérale ou aucun résidu latéral non collé. Le report ou le transfert de la couche 16 est donc meilleur qu'avec la technique de l'art antérieur.
La figure 4, partie A, correspond au cas, déjà évoqué ci-dessus, où la profondeur ed sur laquelle la plaque 12 a été détourée avant assemblage est insuffisante pour pouvoir complètement dégager la couche 16 lors de l'étape d'amincissement.
L'assemblage, qui a conduit à la structure de la figure 4, partie A, peut alors être suivi d'un détourage complémentaire, à partir des bords 13 situés du côté de la face avant ou de la face d'assemblage, afin d'obtenir une zone détourée sur une épaisseur ed supérieure à celle de la couche 16 (figure 4, partie B).
Il est également possible de réaliser ce détourage complémentaire à partir des bords 21 situés en face arrière, opposée à la face d'assemblage.
Cette étape de détourage complémentaire est affranchie des problèmes évoqués dans l'introduction à la présente demande: il n'y a notamment pas de risque d'attaque du substrat 14. Elle peut ensuite être suivie de l'étape d'amincissement du substrat 12, comme déjà décrit ci-dessus (figure 4, partie C).
On obtient là encore un report ou un 30 transfert exempt de membrane ou de résidus latéraux.
SP 23898 PM Selon une variante, la plaque 12 est complètement détourée, sur toute son épaisseur (figure 5, partie A). C'est en fait le cas où ed = e.
L'étape d'assemblage conduit au dispositif 5 représenté en figure 5, partie B, qui peut ensuite être aminci comme expliqué ci-dessus.
La plaque 12 a alors une largeur ou un diamètre inférieur à celui de la plaque 14.
Comme illustré sur la figure 6, partie A, l'invention s'applique aussi à un substrat 22 de départ dans lequel a été réalisé un plan de fragilisation 26, par exemple par implantation ionique préalable 26 (par exemple une implantation d'hydrogène) ou par formation d'une zone poreuse enterrée, comme expliqué par exemple dans l'ouvrage de S.S.Iyer et al. Silicon wafer bonding Technology for VLSI and MEMS applications , published by INSPEC, 2002, Antony Rowe Ltd, ou par formation d'une interface de collage démontable.
Il est ensuite procédé au détourage de ce substrat (figure 6, partie B), sur une partie de son épaisseur ou sur toute son épaisseur, comme déjà expliqué ci-dessus, puis à l'assemblage des deux substrats 22, 24.
Par exemple, un traitement thermique permet de séparer le substrat 22 au niveau de la couche d'implantation ionique d'ions hydrogène 26 (figure 6, partie D).
Il en résulte, d'une part un ensemble formé du substrat 24 muni d'une couche superficielle 28 de matériau issu du substrat de départ 22, d'autre part un substrat 23, qui provient lui aussi du substrat de SP 23898 PM départ 22 et qui est réutilisable pour des opérations ultérieures. Si l'épaisseur sur laquelle le substrat 22 a été détouré est supérieure à l'épaisseur de la couche 28 à reporter, ce substrat 22 peut notamment subir une nouvelle implantation d'ions ou d'atomes, puis une nouvelle étape de transfert, ou de report, après assemblage avec un nouveau substrat 24, mais sans qu'il soit nécessaire d'effectuer une nouvelle étape de détourage.
L'invention, telle que décrite ci-dessus en liaison avec l'une des figures 3 - 6, s'applique aussi au cas où le substrat 12, 22 de départ a la forme illustrée sur la figure 9, avec un épaulement 25 sur les bords de la plaque.
Ces épaulements définissent un renfoncement situé à une profondeur p, par exemple comprise entre 50 nm et 2 pm.
L'étape de détourage permet d'enlever ces épaulements.
Une étape d'implantation ionique, pour la formation d'un plan de fragilisation 26, peut avoir lieu avant, ou après, cette étape de détourage: on obtient alors une plaque identique à celle représentée sur la partie B de la figure 6. Les étapes suivantes de la figure 6 peuvent alors être enchaînées comme décrit ci-dessus.
On peut également former de manière efficace des structures de type BSOI, ou SOI épais. L'étape d'amincissement est alors mécanique et/ou mécanochimique.
SP 23898 PM 15 Selon un autre exemple, des composants électroniques sont réalisés dans une plaque telle que la plaque 12 (figure 3A) sur une épaisseur superficielle par exemple comprise entre 1 et 10pm.
On détoure par rectification, ou surface edge grinding , le bord de plaque sur une épaisseur ed de 50pm et sur une largeur Ld de 3 mm.
Cette étape de détourage peut être réalisée avant la préparation de surface (par exemple par planarisation mécano-chimique suivie d'un nettoyage chimique) et afin de diminuer le nombre de nettoyages avant assemblage.
Ensuite on colle par adhésion moléculaire la plaque détourée (contenant les composants) sur la plaque support. On recuit la structure par exemple à une température de 300 C et pendant une durée comprise entre quelques minutes et quelques heures.
Puis on amincit la plaque superficielle par rectification et polissage mécano-chimique (figure 3, partie D) et/ou chimique jusqu'à une épaisseur de, par exemple, 10pm.
On obtient alors une couche reportée contenant des composants, transférée sur une plaque support.
Selon un autre mode de réalisation, la plaque 12 contient des composants 16 et est recouverte en surface d'une couche 18 de protection, par exemple une couche d'oxyde 18 (figure 7, partie A). Ce peut être aussi une couche de collage.
Par lithographie, est définie une couronne qui va correspondre à la zone à détourer. Une étape SP 23898 PM d'attaque chimique locale permet d'éliminer, au niveau de cette zone, la couche 18 de protection (figure 7, partie B).
Le bord du substrat 12 est ensuite attaqué (figure 7, partie C), par exemple par attaque chimique (ex. TMAH) ou par plasma.
La plaque est ensuite nettoyée, par exemple par nettoyage chimique. Selon une variante, le nettoyage est intégré à l'attaque chimique.
Il peut ensuite être procédé à l'assemblage sur une plaque 14 comme expliqué ci-dessus (figure 7, partie D).
Les parties A et B de la figure 8 représentent chacune, en vue de face, une plaque 40, 42 avec la couche 41, 43 de matériau autour de laquelle le détourage a été réalisé. Cette couche 41, 43 est destinée à être reportée sur une deuxième plaque, selon l'un quelconque des modes de réalisation exposés ci-dessus. Sur la partie A de la figure 8 la plaque est munie d'un méplat 44.
D'une manière générale, l'invention présente l'avantage de pouvoir être intégrée dans un procédé de fabrication. C'est notamment le cas lorsque des composants sont préalablement réalisés dans les plaques.
L'invention s'applique également au cas de plaques non chanfreinées, une étape de détourage ou d'élimination de matière dans une zone périphérique d'une de ces deux plaques étant néanmoins réalisée avant assemblage des deux plaques. Les autres étapes de traitement sont similaires à celles décrites selon l'un SP 23898 PM ou l'autre des modes de réalisation décrits ci-dessus ou ci-dessous.
Le procédé selon l'invention est également bien adapté à la fabrication de matériau de type BSOI, ou encore au report d'une couche de matériau III-V, sur silicium par exemple.
Dans le cas du BSOI une plaque de silicium est d'abord oxydée pour obtenir une couche d'oxyde de silicium, qui va servir d'oxyde enterré.
Cette plaque est ensuite détourée sur une zone de largeur 1,5 mm qui correspond à la tombée de bord de la plaque, comme expliqué ci-dessus.
La surface de la plaque est ensuite nettoyée, par exemple par des étapes de nettoyage 15 chimique et/ou mécano-chimique.
Sa surface est collée par adhésion moléculaire sur une deuxième plaque, en silicium, et l'ensemble est recuit à 1100 C durant 2 heures.
Une étape de rectification suivie d'un polissage mécano-chimique permet d'amincir la plaque jusqu'à l'épaisseur désirée pour obtenir le substrat SOI.
Ce même procédé peut s'appliquer au report de matériau III-V tel que l'AsGa ou l'InP sur un autre matériau tel qu'un semi-conducteur notamment le silicium.
Ce même procédé peut encore s'appliquer au report de matériaux semiconducteurs tel que le Germanium ou le siliciure de germanium (SiGe) sur un substrat en un autre matériau tel qu'un semi-conducteur, notamment en silicium.
SP 23898 PM De même, ce procédé peut être utilisé pour effectuer un report de plaques de matériaux non semi-conducteurs, par exemple des plaques de matériaux isolants comme du verre ou du quartz, ou de matériaux piézo-électriques tels que du LiNbO3 ou LiTaO3, ce qui permet d'obtenir un film mince parfaitement détouré sur un support de même nature ou de nature différente, par exemple un substrat semi-conducteur et notamment en silicium.
Les plaques de matériaux préparées et assemblées selon la présente invention sont essentiellement des plaques de matériau brut, ou bulk en terminologie anglo-saxonne.
SP 23898 PM
Claims (30)
1. Procédé d'assemblage d'une première et d'une deuxième plaques (12, 14, 22, 24), dont au moins la première, dite plaque chanfreinée, présente au moins un bord (7, 17) chanfreiné, comportant: - une étape de détourage d'au moins une partie du bord chanfreiné de la première plaque (12, 22), puis, une étape d'assemblage de la première plaque, détourée, et de la deuxième plaque.
2. Procédé selon la revendication 1, comportant en outre, après assemblage, une étape d'amincissement d'au moins la première plaque, laissant subsister au moins une couche (16) sur la deuxième plaque.
3. Procédé de report d'une couche (16, 28) de matériau ou de circuits ou de composants, dite couche à reporter, comportant: - le détourage d'une première plaque (12, 22) de matériau, dans laquelle la couche à reporter est réalisée, au moins autour ou à la périphérie de cette couche à reporter, - le report de cette couche sur une deuxième plaque (14, 24) de matériau.
4. procédé selon la revendication 3, dans 30 lequel on élimine, lors du détourage, une partie du matériau de la couche à reporter.
SP 23898 PM
5. Procédé selon l'une des revendications 1 à 4, l'étape de détourage étant réalisée sur toute l'épaisseur e de la première plaque.
6. Procédé selon l'une des revendications 1 à 4, l'étape de détourage étant réalisée sur une épaisseur ed inférieure à l'épaisseur e de la première plaque.
7. Procédé selon la revendication 6, l'étape de détourage étant réalisée sur une épaisseur ed supérieure ou égale à une épaisseur d'une couche (16, 28) de la première plaque à reporter sur la deuxième plaque.
8. Procédé selon la revendication 7, l'étape de détourage étant réalisée sur une épaisseur ed inférieure ou égale à une épaisseur d'une couche (16, 28) de la première plaque à reporter sur la 20 deuxième plaque.
9. Procédé selon l'une des revendication 1 à 8, comportant une étape de détourage complémentaire après assemblage des première et deuxième plaques.
10. Procédé selon l'une des revendications 1 à 9 l'étape de détourage étant réalisée sur une épaisseur ed de la première plaque comprise entre 1 pm et 100 pm.
SP 23898 PM 10
11. Procédé selon l'une des revendications 1 à 10, la première plaque étant chanfreinée, et comportant au moins un bord chanfreiné (5).
12. Procédé selon la revendication 11, l'étape de détourage étant réalisée sur une largeur Ld, mesurée dans un plan parallèle à celui de la première plaque, au moins égale à la largeur L du bord chanfreiné, mesurée dans le même plan.
13. Procédé selon l'une des revendications 1 à 12, l'étape de détourage étant réalisée sur une largeur Ld, mesurée dans un plan parallèle à celui de la première plaque, au moins égale à la largeur de la zone de cette première plaque qui ne pourrait, sans détourage, être assemblée avec la deuxième plaque
14. Procédé selon l'une des revendications 1 à 13, l'étape de détourage étant réalisée sur une largeur Ld, mesurée dans un plan parallèle à celui de la première plaque, comprise entre 100 pm et 5 mm.
15. Procédé selon l'une des revendications
précédentes, la première plaque présentant un plan de fragilisation (26) définissant une couche mince dans la plaque.
16. Procédé selon la revendication précédente, la première plaque étant détourée sur une épaisseur supérieure à celle de la couche mince.
SP 23898 PM
17. Procédé selon la revendication 16, suivi.
- d'une étape d'amincissement par séparation de la première plaque le long du plan de fragilisation, pour laisser subsister la couche mince sur la deuxième plaque et pour laisser libre une portion (23) du premier substrat, - d'une nouvelle étape de formation d'un nouveau plan de fragilisation dans la portion (23) du 10 premier substrat restée libre, d'une étape d'assemblage de cette portion (23) avec un troisième substrat.
18. Procédé selon l'une des revendications
15 à 17, le plan de fragilisation étant réalisé par implantation ionique ou par formation d'une zone poreuse enterrée ou par formation d'une interface de collage démontable.
19. Procédé selon l'une des revendications
1 à 18, la première plaque comportant un épaulement (25) latéral, éliminé lors de l'étape de détourage.
20. Procédé selon l'une des revendications
1 à 19, l'assemblage des deux substrats étant réalisé par adhésion moléculaire, ou par collage à l'aide d'une substance adhésive.
21. Procédé selon l'une des revendications
précédentes, des composants ou des circuits (16) ayant été réalisés dans la première plaque avant détourage.
SP 23898 PM
22. Procédé selon l'une des revendications précédentes, la première plaque étant préalablement recouverte d'une couche (18) de protection.
23. Procédé selon la revendication précédente, la couche de protection étant éliminée localement, avant détourage de la première plaque, dans une zone située au-dessus de la zone à détourer de la première plaque.
24. Procédé selon la revendication précédente, l'élimination locale de la couche de protection étant réalisée par lithographie et gravure.
25. Procédé selon l'une des revendications précédentes, le détourage ayant lieu après une étape préalable de préparation de surface de la première plaque en vue de l'assemblage ou du report.
26. Procédé selon l'une des revendications 1 à 24, le détourage ayant lieu avant une étape préalable de préparation de surface de la première plaque en vue de l'assemblage ou du report.
27. Procédé selon l'une des revendications précédentes, le détourage étant réalisé par attaque mécanique ou chimique ou mécano-chimique ou par attaque par plasma ou par combinaison d'au moins deux de ces types d'attaque.
SP 23898 PM
28. Procédé selon l'une des revendications précédentes, au moins une des deux plaques étant en matériau semi-conducteur
29. Procédé selon la revendication précédente, au moins une des deux plaques étant en silicium ou en matériau semi-conducteur de type III-V.
30. Procédé selon l'une des revendications
1 à 27, au moins une des deux plaques étant en Germanium ou en siliciure de Germanium ou en un matériau piézoélectrique ou en un matériau isolant.
SP 23898 PM
Priority Applications (10)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0350674A FR2860842B1 (fr) | 2003-10-14 | 2003-10-14 | Procede de preparation et d'assemblage de substrats |
US10/574,798 US20070072393A1 (en) | 2003-10-14 | 2004-10-14 | Method for preparing and assembling substrates |
JP2006534763A JP5032119B2 (ja) | 2003-10-14 | 2004-10-14 | 基板の準備及び組み立て方法 |
CNB2004800298693A CN100555599C (zh) | 2003-10-14 | 2004-10-14 | 制备和组装基材的方法 |
EP11173320.0A EP2375443B1 (fr) | 2003-10-14 | 2004-10-14 | Procédé de préparation et d'assemblage de substrats |
EP04791232.4A EP1676310B1 (fr) | 2003-10-14 | 2004-10-14 | Procede de preparation et d'assemblage de substrats |
PCT/EP2004/052548 WO2005038903A1 (fr) | 2003-10-14 | 2004-10-14 | Procede de preparation et d'assemblage de substrats |
KR1020067007070A KR101148052B1 (ko) | 2003-10-14 | 2004-10-14 | 기판의 준비 및 어셈블링 방법 |
CN2009100013195A CN101494169B (zh) | 2003-10-14 | 2004-10-14 | 制备和组装基材的方法 |
EP10177601.1A EP2259301B1 (fr) | 2003-10-14 | 2004-10-14 | Procédé de préparation et d'assemblage de substrats |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0350674A FR2860842B1 (fr) | 2003-10-14 | 2003-10-14 | Procede de preparation et d'assemblage de substrats |
Publications (2)
Publication Number | Publication Date |
---|---|
FR2860842A1 true FR2860842A1 (fr) | 2005-04-15 |
FR2860842B1 FR2860842B1 (fr) | 2007-11-02 |
Family
ID=34355518
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR0350674A Expired - Lifetime FR2860842B1 (fr) | 2003-10-14 | 2003-10-14 | Procede de preparation et d'assemblage de substrats |
Country Status (7)
Country | Link |
---|---|
US (1) | US20070072393A1 (fr) |
EP (3) | EP2375443B1 (fr) |
JP (1) | JP5032119B2 (fr) |
KR (1) | KR101148052B1 (fr) |
CN (2) | CN100555599C (fr) |
FR (1) | FR2860842B1 (fr) |
WO (1) | WO2005038903A1 (fr) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2899594A1 (fr) * | 2006-04-10 | 2007-10-12 | Commissariat Energie Atomique | Procede d'assemblage de substrats avec traitements thermiques a basses temperatures |
FR2917232A1 (fr) * | 2007-06-06 | 2008-12-12 | Soitec Silicon On Insulator | Procede de fabrication d'une structure pour epitaxie sans zone d'exclusion. |
EP1993128A3 (fr) * | 2007-05-17 | 2010-03-24 | Semiconductor Energy Laboratory Co., Ltd. | Procédé de fabrication d'un substrat SOI |
EP2246882A1 (fr) * | 2009-04-29 | 2010-11-03 | S.O.I. TEC Silicon | Procédé de transfert d'une couche à partir d'un substrat donneur sur un substrat lié |
FR2969373A1 (fr) * | 2010-12-20 | 2012-06-22 | St Microelectronics Crolles 2 | Procede d'assemblage de deux plaques et dispositif correspondant |
FR2995133A1 (fr) * | 2012-08-31 | 2014-03-07 | St Microelectronics Crolles 2 | Procede d'amincissement d'une tranche semiconductrice |
US8975730B2 (en) | 2011-09-20 | 2015-03-10 | Stmicroelectronics (Crolles 2) Sas | Method for protection of a layer of a vertical stack and corresponding device |
WO2017067758A1 (fr) * | 2015-10-22 | 2017-04-27 | Nexwafe Gmbh | Procédé et dispositif de fabrication d'un film semi-conducteur |
Families Citing this family (50)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2871291B1 (fr) * | 2004-06-02 | 2006-12-08 | Tracit Technologies | Procede de transfert de plaques |
FR2880184B1 (fr) | 2004-12-28 | 2007-03-30 | Commissariat Energie Atomique | Procede de detourage d'une structure obtenue par assemblage de deux plaques |
JP4918229B2 (ja) * | 2005-05-31 | 2012-04-18 | 信越半導体株式会社 | 貼り合わせウエーハの製造方法 |
FR2888400B1 (fr) | 2005-07-08 | 2007-10-19 | Soitec Silicon On Insulator | Procede de prelevement de couche |
EP1911085B1 (fr) * | 2005-07-08 | 2011-10-12 | S.O.I.Tec Silicon on Insulator Technologies | Procede servant a produire une couche |
JP4839818B2 (ja) * | 2005-12-16 | 2011-12-21 | 信越半導体株式会社 | 貼り合わせ基板の製造方法 |
EP1975998A3 (fr) * | 2007-03-26 | 2013-12-04 | Semiconductor Energy Laboratory Co., Ltd. | Procédé de fabrication d'une pluralité de structures SOI sous forme d'ilôts |
US7846817B2 (en) * | 2007-03-26 | 2010-12-07 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
EP2174343A1 (fr) * | 2007-06-28 | 2010-04-14 | Semiconductor Energy Laboratory Co, Ltd. | Procédé de fabrication d'un dispositif à semi-conducteurs |
JP5507063B2 (ja) * | 2007-07-09 | 2014-05-28 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
DE102007025649B4 (de) * | 2007-07-21 | 2011-03-03 | X-Fab Semiconductor Foundries Ag | Verfahren zum Übertragen einer Epitaxie-Schicht von einer Spender- auf eine Systemscheibe der Mikrosystemtechnik |
CN101620985B (zh) * | 2008-07-02 | 2011-05-11 | 联华电子股份有限公司 | 晶边蚀刻设备及其相关的晶片平坦化方法 |
DE102008035055B3 (de) * | 2008-07-26 | 2009-12-17 | X-Fab Semiconductor Foundries Ag | Verfahren zur Ausrichtung einer elektronischen CMOS-Struktur bezogen auf eine vergrabene Struktur bei gebondeten und rückgedünnten Stapeln von Halbleiterscheiben |
FR2935536B1 (fr) * | 2008-09-02 | 2010-09-24 | Soitec Silicon On Insulator | Procede de detourage progressif |
FR2935535B1 (fr) * | 2008-09-02 | 2010-12-10 | S O I Tec Silicon On Insulator Tech | Procede de detourage mixte. |
EP2200077B1 (fr) * | 2008-12-22 | 2012-12-05 | Soitec | Procédé pour la liaison de deux substrats |
KR101550433B1 (ko) * | 2009-01-30 | 2015-09-07 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
US7927975B2 (en) | 2009-02-04 | 2011-04-19 | Micron Technology, Inc. | Semiconductor material manufacture |
US8633090B2 (en) * | 2009-07-10 | 2014-01-21 | Shanghai Simgui Technology Co., Ltd. | Method for forming substrate with buried insulating layer |
CN101599451B (zh) * | 2009-07-10 | 2013-08-07 | 上海新傲科技股份有限公司 | 对带有绝缘埋层的半导体衬底进行边缘倒角的方法 |
FR2950734B1 (fr) * | 2009-09-28 | 2011-12-09 | Soitec Silicon On Insulator | Procede de collage et de transfert d'une couche |
FR2953988B1 (fr) * | 2009-12-11 | 2012-02-10 | S O I Tec Silicon On Insulator Tech | Procede de detourage d'un substrat chanfreine. |
FR2957189B1 (fr) * | 2010-03-02 | 2012-04-27 | Soitec Silicon On Insulator | Procede de realisation d'une structure multicouche avec detourage post meulage. |
FR2957190B1 (fr) * | 2010-03-02 | 2012-04-27 | Soitec Silicon On Insulator | Procede de realisation d'une structure multicouche avec detourage par effets thermomecaniques. |
FR2961630B1 (fr) | 2010-06-22 | 2013-03-29 | Soitec Silicon On Insulator Technologies | Appareil de fabrication de dispositifs semi-conducteurs |
US8338266B2 (en) | 2010-08-11 | 2012-12-25 | Soitec | Method for molecular adhesion bonding at low pressure |
FR2964193A1 (fr) | 2010-08-24 | 2012-03-02 | Soitec Silicon On Insulator | Procede de mesure d'une energie d'adhesion, et substrats associes |
US20120129318A1 (en) * | 2010-11-24 | 2012-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Atmospheric pressure plasma etching apparatus and method for manufacturing soi substrate |
JP2013008915A (ja) * | 2011-06-27 | 2013-01-10 | Toshiba Corp | 基板加工方法及び基板加工装置 |
US8383460B1 (en) * | 2011-09-23 | 2013-02-26 | GlobalFoundries, Inc. | Method for fabricating through substrate vias in semiconductor substrate |
JP5946260B2 (ja) * | 2011-11-08 | 2016-07-06 | 株式会社ディスコ | ウエーハの加工方法 |
US9064770B2 (en) * | 2012-07-17 | 2015-06-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for minimizing edge peeling in the manufacturing of BSI chips |
CN104507853B (zh) | 2012-07-31 | 2016-11-23 | 索泰克公司 | 形成半导体设备的方法 |
JP6116155B2 (ja) * | 2012-08-20 | 2017-04-19 | 株式会社ディスコ | ウエーハの加工方法 |
TWI663025B (zh) * | 2012-09-24 | 2019-06-21 | 日商荏原製作所股份有限公司 | Grinding method and grinding device |
CN104576350B (zh) * | 2013-10-23 | 2018-06-01 | 中芯国际集成电路制造(上海)有限公司 | 晶圆减薄方法 |
CN105826161A (zh) * | 2015-01-07 | 2016-08-03 | 中芯国际集成电路制造(上海)有限公司 | 晶圆减薄方法 |
FR3036223B1 (fr) * | 2015-05-11 | 2018-05-25 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Procede de collage direct de substrats avec amincissement des bords d'au moins un des deux substrats |
JP6380245B2 (ja) * | 2015-06-15 | 2018-08-29 | 信越半導体株式会社 | Soiウェーハの製造方法 |
US10867836B2 (en) * | 2016-05-02 | 2020-12-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Wafer stack and fabrication method thereof |
KR20180090494A (ko) * | 2017-02-03 | 2018-08-13 | 삼성전자주식회사 | 기판 구조체 제조 방법 |
US10818488B2 (en) | 2017-11-13 | 2020-10-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer structure and trimming method thereof |
US10504716B2 (en) * | 2018-03-15 | 2019-12-10 | Taiwan Semiconductor Manufacturing Company Ltd. | Method for manufacturing semiconductor device and manufacturing method of the same |
CN109545672A (zh) * | 2018-11-21 | 2019-03-29 | 德淮半导体有限公司 | 晶圆键合方法以及键合晶圆 |
JP7109590B2 (ja) * | 2018-12-21 | 2022-07-29 | 東京エレクトロン株式会社 | 基板処理装置及び基板処理方法 |
CN109712875B (zh) * | 2018-12-29 | 2020-11-20 | 上海华力微电子有限公司 | 晶圆直接键合方法 |
CN110060957B (zh) * | 2019-04-22 | 2020-07-31 | 长江存储科技有限责任公司 | 半导体结构及半导体工艺方法 |
CN110060958B (zh) * | 2019-04-22 | 2020-05-19 | 长江存储科技有限责任公司 | 半导体结构及半导体工艺方法 |
US11482506B2 (en) * | 2020-03-31 | 2022-10-25 | Taiwan Semiconductor Manufacturing Company Limited | Edge-trimming methods for wafer bonding and dicing |
CN113725151B (zh) * | 2021-08-30 | 2024-03-15 | 上海华虹宏力半导体制造有限公司 | 互连结构的形成方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0451993A2 (fr) * | 1990-03-29 | 1991-10-16 | Shin-Etsu Handotai Company Limited | Procédé pour préparer un substrat pour dispositifs semi-conducteurs |
JPH11354761A (ja) * | 1998-06-09 | 1999-12-24 | Sumitomo Metal Ind Ltd | Soi基板及びその製造方法 |
EP1189266A1 (fr) * | 2000-03-29 | 2002-03-20 | Shin-Etsu Handotai Co., Ltd | Procede d'obtention de tranches de silicium ou de soi et tranches ainsi obtenues |
US20020187595A1 (en) * | 1999-08-04 | 2002-12-12 | Silicon Evolution, Inc. | Methods for silicon-on-insulator (SOI) manufacturing with improved control and site thickness variations and improved bonding interface quality |
EP1298713A1 (fr) * | 2000-05-16 | 2003-04-02 | Shin-Etsu Handotai Co., Ltd | Procede permettant d'amincir une tranche semi-conductrice et tranche semi-conductrice mince |
FR2837981A1 (fr) * | 2002-03-28 | 2003-10-03 | Commissariat Energie Atomique | Procede de manipulation de couches semiconductrices pour leur amincissement |
Family Cites Families (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4522049A (en) * | 1983-03-14 | 1985-06-11 | Aluminum Company Of America | Aluminum alloy food can body and method for making same |
JP2535957B2 (ja) * | 1987-09-29 | 1996-09-18 | ソニー株式会社 | 半導体基板 |
US5476566A (en) * | 1992-09-02 | 1995-12-19 | Motorola, Inc. | Method for thinning a semiconductor wafer |
JPH0799295A (ja) * | 1993-06-07 | 1995-04-11 | Canon Inc | 半導体基体の作成方法及び半導体基体 |
US5668045A (en) * | 1994-11-30 | 1997-09-16 | Sibond, L.L.C. | Process for stripping outer edge of BESOI wafers |
US5937312A (en) * | 1995-03-23 | 1999-08-10 | Sibond L.L.C. | Single-etch stop process for the manufacture of silicon-on-insulator wafers |
US5869386A (en) * | 1995-09-28 | 1999-02-09 | Nec Corporation | Method of fabricating a composite silicon-on-insulator substrate |
JPH10335195A (ja) * | 1997-05-27 | 1998-12-18 | Mitsubishi Materials Shilicon Corp | 張り合わせ基板の製造方法 |
FR2771852B1 (fr) * | 1997-12-02 | 1999-12-31 | Commissariat Energie Atomique | Procede de transfert selectif d'une microstructure, formee sur un substrat initial, vers un substrat final |
US6306729B1 (en) * | 1997-12-26 | 2001-10-23 | Canon Kabushiki Kaisha | Semiconductor article and method of manufacturing the same |
JP3932369B2 (ja) * | 1998-04-09 | 2007-06-20 | 信越半導体株式会社 | 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ |
US6093623A (en) * | 1998-08-04 | 2000-07-25 | Micron Technology, Inc. | Methods for making silicon-on-insulator structures |
JP3515917B2 (ja) * | 1998-12-01 | 2004-04-05 | シャープ株式会社 | 半導体装置の製造方法 |
JP4313874B2 (ja) * | 1999-02-02 | 2009-08-12 | キヤノン株式会社 | 基板の製造方法 |
US6664169B1 (en) * | 1999-06-08 | 2003-12-16 | Canon Kabushiki Kaisha | Process for producing semiconductor member, process for producing solar cell, and anodizing apparatus |
JP3472197B2 (ja) * | 1999-06-08 | 2003-12-02 | キヤノン株式会社 | 半導体基材及び太陽電池の製造方法 |
JP4846915B2 (ja) * | 2000-03-29 | 2011-12-28 | 信越半導体株式会社 | 貼り合わせウェーハの製造方法 |
JP3991300B2 (ja) * | 2000-04-28 | 2007-10-17 | 株式会社Sumco | 張り合わせ誘電体分離ウェーハの製造方法 |
FR2809867B1 (fr) * | 2000-05-30 | 2003-10-24 | Commissariat Energie Atomique | Substrat fragilise et procede de fabrication d'un tel substrat |
JP2002134374A (ja) * | 2000-10-25 | 2002-05-10 | Mitsubishi Electric Corp | 半導体ウェハ、その製造方法およびその製造装置 |
WO2002058041A1 (fr) * | 2001-01-18 | 2002-07-25 | Lg Electronics Inc. | Ecran a plasma et procede de commande associe |
JP2003078115A (ja) * | 2001-08-30 | 2003-03-14 | Shin Etsu Handotai Co Ltd | Soiウェーハのレーザーマーク印字方法、及び、soiウェーハ |
CN1639869B (zh) * | 2002-05-20 | 2010-05-26 | 三菱住友硅晶株式会社 | 粘合基片的制造方法、以及其中使用的晶片外周加压用夹具类 |
EP2164096B1 (fr) * | 2002-07-17 | 2012-09-05 | Soitec | Procédé de lissage de la silhouette d'une couche de matériau utile transférée sur un substrat support |
US6790748B2 (en) * | 2002-12-19 | 2004-09-14 | Intel Corporation | Thinning techniques for wafer-to-wafer vertical stacks |
US7122095B2 (en) * | 2003-03-14 | 2006-10-17 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Methods for forming an assembly for transfer of a useful layer |
FR2852445B1 (fr) * | 2003-03-14 | 2005-05-20 | Soitec Silicon On Insulator | Procede de realisation de substrats ou composants sur substrats avec transfert de couche utile, pour la microelectronique, l'optoelectronique ou l'optique |
US6841848B2 (en) * | 2003-06-06 | 2005-01-11 | Analog Devices, Inc. | Composite semiconductor wafer and a method for forming the composite semiconductor wafer |
JP2005026413A (ja) * | 2003-07-01 | 2005-01-27 | Renesas Technology Corp | 半導体ウエハ、半導体素子およびその製造方法 |
US7442992B2 (en) * | 2004-05-19 | 2008-10-28 | Sumco Corporation | Bonded SOI substrate, and method for manufacturing the same |
KR20060131144A (ko) * | 2005-06-15 | 2006-12-20 | 주식회사 하이닉스반도체 | 반도체 소자의 컨택 플러그 형성방법 |
-
2003
- 2003-10-14 FR FR0350674A patent/FR2860842B1/fr not_active Expired - Lifetime
-
2004
- 2004-10-14 KR KR1020067007070A patent/KR101148052B1/ko active IP Right Grant
- 2004-10-14 CN CNB2004800298693A patent/CN100555599C/zh active Active
- 2004-10-14 CN CN2009100013195A patent/CN101494169B/zh active Active
- 2004-10-14 EP EP11173320.0A patent/EP2375443B1/fr active Active
- 2004-10-14 EP EP04791232.4A patent/EP1676310B1/fr active Active
- 2004-10-14 JP JP2006534763A patent/JP5032119B2/ja active Active
- 2004-10-14 US US10/574,798 patent/US20070072393A1/en not_active Abandoned
- 2004-10-14 WO PCT/EP2004/052548 patent/WO2005038903A1/fr active Application Filing
- 2004-10-14 EP EP10177601.1A patent/EP2259301B1/fr active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0451993A2 (fr) * | 1990-03-29 | 1991-10-16 | Shin-Etsu Handotai Company Limited | Procédé pour préparer un substrat pour dispositifs semi-conducteurs |
JPH11354761A (ja) * | 1998-06-09 | 1999-12-24 | Sumitomo Metal Ind Ltd | Soi基板及びその製造方法 |
US20020187595A1 (en) * | 1999-08-04 | 2002-12-12 | Silicon Evolution, Inc. | Methods for silicon-on-insulator (SOI) manufacturing with improved control and site thickness variations and improved bonding interface quality |
EP1189266A1 (fr) * | 2000-03-29 | 2002-03-20 | Shin-Etsu Handotai Co., Ltd | Procede d'obtention de tranches de silicium ou de soi et tranches ainsi obtenues |
EP1298713A1 (fr) * | 2000-05-16 | 2003-04-02 | Shin-Etsu Handotai Co., Ltd | Procede permettant d'amincir une tranche semi-conductrice et tranche semi-conductrice mince |
FR2837981A1 (fr) * | 2002-03-28 | 2003-10-03 | Commissariat Energie Atomique | Procede de manipulation de couches semiconductrices pour leur amincissement |
Non-Patent Citations (1)
Title |
---|
PATENT ABSTRACTS OF JAPAN vol. 2000, no. 03 30 March 2000 (2000-03-30) * |
Cited By (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007116038A1 (fr) * | 2006-04-10 | 2007-10-18 | Commissariat A L'energie Atomique | Procede d'assemblage de substrats avec traitements thermiques a basses temperatures |
US8530331B2 (en) | 2006-04-10 | 2013-09-10 | Commissariat A L'energie Atomique | Process for assembling substrates with low-temperature heat treatments |
FR2899594A1 (fr) * | 2006-04-10 | 2007-10-12 | Commissariat Energie Atomique | Procede d'assemblage de substrats avec traitements thermiques a basses temperatures |
US8030174B2 (en) | 2007-05-17 | 2011-10-04 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate |
EP1993128A3 (fr) * | 2007-05-17 | 2010-03-24 | Semiconductor Energy Laboratory Co., Ltd. | Procédé de fabrication d'un substrat SOI |
US8154022B2 (en) | 2007-06-06 | 2012-04-10 | Soitec | Process for fabricating a structure for epitaxy without an exclusion zone |
US7902045B2 (en) | 2007-06-06 | 2011-03-08 | S.O.I.Tec Silicon On Insulator Technologies | Process for fabricating a structure for epitaxy without an exclusion zone |
EP2031654A3 (fr) * | 2007-06-06 | 2009-06-17 | S.O.I.Tec Silicon on Insulator Technologies | Procédé de fabrication d'une structure pour épitaxie sans zone d'exclusion |
FR2917232A1 (fr) * | 2007-06-06 | 2008-12-12 | Soitec Silicon On Insulator | Procede de fabrication d'une structure pour epitaxie sans zone d'exclusion. |
EP2246882A1 (fr) * | 2009-04-29 | 2010-11-03 | S.O.I. TEC Silicon | Procédé de transfert d'une couche à partir d'un substrat donneur sur un substrat lié |
US8476148B2 (en) | 2009-04-29 | 2013-07-02 | Soitec | Method for transferring a layer from a donor substrate onto a handle substrate |
US8728913B2 (en) | 2009-04-29 | 2014-05-20 | Soitec | Method for transferring a layer from a donor substrate onto a handle substrate |
FR2969373A1 (fr) * | 2010-12-20 | 2012-06-22 | St Microelectronics Crolles 2 | Procede d'assemblage de deux plaques et dispositif correspondant |
US9330957B2 (en) | 2010-12-20 | 2016-05-03 | Stmicroelectronics (Crolles 2) Sas | Process for assembling two wafers and corresponding device |
US8975730B2 (en) | 2011-09-20 | 2015-03-10 | Stmicroelectronics (Crolles 2) Sas | Method for protection of a layer of a vertical stack and corresponding device |
FR2995133A1 (fr) * | 2012-08-31 | 2014-03-07 | St Microelectronics Crolles 2 | Procede d'amincissement d'une tranche semiconductrice |
WO2017067758A1 (fr) * | 2015-10-22 | 2017-04-27 | Nexwafe Gmbh | Procédé et dispositif de fabrication d'un film semi-conducteur |
US10508365B2 (en) | 2015-10-22 | 2019-12-17 | Nexwafe Gmbh | Method and device for producing a semiconductor layer |
Also Published As
Publication number | Publication date |
---|---|
EP2259301A2 (fr) | 2010-12-08 |
EP2375443A1 (fr) | 2011-10-12 |
KR20070015497A (ko) | 2007-02-05 |
CN101494169B (zh) | 2012-05-09 |
CN1868054A (zh) | 2006-11-22 |
EP1676310A1 (fr) | 2006-07-05 |
CN101494169A (zh) | 2009-07-29 |
EP2375443B1 (fr) | 2020-07-29 |
JP5032119B2 (ja) | 2012-09-26 |
EP2259301A3 (fr) | 2010-12-22 |
FR2860842B1 (fr) | 2007-11-02 |
KR101148052B1 (ko) | 2012-05-25 |
JP2007508704A (ja) | 2007-04-05 |
US20070072393A1 (en) | 2007-03-29 |
EP1676310B1 (fr) | 2015-03-25 |
CN100555599C (zh) | 2009-10-28 |
WO2005038903A1 (fr) | 2005-04-28 |
EP2259301B1 (fr) | 2020-08-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
FR2860842A1 (fr) | Procede de preparation et d'assemblage de substrats | |
EP1831923B1 (fr) | Procede de detourage d'une structure obtenue par assemblage de deux plaques | |
EP1299905B1 (fr) | Procede de decoupage d'un bloc de materiau et de formation d'un film mince | |
FR2957189A1 (fr) | Procede de realisation d'une structure multicouche avec detourage post meulage. | |
FR2935536A1 (fr) | Procede de detourage progressif | |
EP2363879A2 (fr) | Procédé de réalisation d'une structure multicouche avec détourage par effets thermomécaniques | |
FR2935535A1 (fr) | Procedede de detourage mixte. | |
EP1203403A1 (fr) | Procede de transfert d'une couche mince comportant une etape de surfragilisation | |
EP2339615A1 (fr) | Procédé de réalisation d'une hétérostructure avec minimisation de contrainte | |
EP1634685A2 (fr) | Puce mince en verre pour composant électronique et procédé de fabrication | |
FR2842650A1 (fr) | Procede de fabrication de substrats notamment pour l'optique, l'electronique ou l'opto-electronique | |
FR2823596A1 (fr) | Substrat ou structure demontable et procede de realisation | |
FR2938975A1 (fr) | Procede de realisation d'une heterostructure de type silicium sur saphir | |
FR2950734A1 (fr) | Procede de collage et de transfert d'une couche | |
FR2942911A1 (fr) | Procede de realisation d'une heterostructure avec adaptation locale de coefficient de dilatation thermique | |
EP2348527A1 (fr) | Procédé de recuit d'une structure | |
FR2842651A1 (fr) | Procede de lissage du contour d'une couche utile de materiau reportee sur un substrat support | |
EP2302666B1 (fr) | Procédé de planarisation par ultrasons d'un substrat dont une surface a été libérée par fracture d'une couche enterrée fragilisée | |
EP3295473B1 (fr) | Procede de collage direct de substrats avec amincissement des bords d'au moins un des deux substrats | |
EP3623437A1 (fr) | Procédé de collage temporaire avec adhesif thermoplastique incorporant une couronne rigide | |
EP2676288B1 (fr) | Procede de realisation d'un support de substrat | |
FR2842647A1 (fr) | Procede de transfert de couche | |
FR2939151A1 (fr) | Lingots formes d'au moins deux lingots elementaires, un procede de fabrication et une plaquette qui en est issue | |
FR2842646A1 (fr) | Procede d'augmentation de l'aire d'une couche utile de materiau reportee sur un support | |
FR2866982A1 (fr) | Procede de fabrication de composants electroniques |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TP | Transmission of property | ||
PLFP | Fee payment |
Year of fee payment: 14 |
|
PLFP | Fee payment |
Year of fee payment: 15 |
|
PLFP | Fee payment |
Year of fee payment: 16 |
|
PLFP | Fee payment |
Year of fee payment: 17 |
|
PLFP | Fee payment |
Year of fee payment: 18 |
|
PLFP | Fee payment |
Year of fee payment: 19 |
|
PLFP | Fee payment |
Year of fee payment: 20 |