EP1552558A1 - Tragereinrichtung fur monolithisch integrierte schaltungen - Google Patents

Tragereinrichtung fur monolithisch integrierte schaltungen

Info

Publication number
EP1552558A1
EP1552558A1 EP03775171A EP03775171A EP1552558A1 EP 1552558 A1 EP1552558 A1 EP 1552558A1 EP 03775171 A EP03775171 A EP 03775171A EP 03775171 A EP03775171 A EP 03775171A EP 1552558 A1 EP1552558 A1 EP 1552558A1
Authority
EP
European Patent Office
Prior art keywords
carrier device
platforms
pedestals
height
platform
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP03775171A
Other languages
English (en)
French (fr)
Inventor
Giovanni Tricomi
Michael Schmidt
Wolfgang Hauser
Markus Rogalla
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Micronas GmbH
Original Assignee
TDK Micronas GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Micronas GmbH filed Critical TDK Micronas GmbH
Publication of EP1552558A1 publication Critical patent/EP1552558A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Definitions

  • the invention relates to a carrier device for a monolithically integrated circuit, the carrier device being encapsulated with the monolithically integrated circuit, the chip, by means of a thermoplastic.
  • the plastic casing serves as the housing and the connecting legs which are coupled to the metallic carrier device and which are guided via bonding connections to the bonding contacts of the monolithically integrated circuit form the electrical housing connections.
  • the reference potential of the monolithically integrated circuit which is generally the ground potential or a supply potential, is as homogeneous and undisturbed as possible so that this is achieved as well as possible in all operating states, most monolithically integrated circuits are not only connected to the reference potential via its back via the support platform, but the circuit itself is connected to the support platform via a large number of additional connections. This is usually done via bond connections from
  • Bond contacts of the chip surface on the carrier platform To ensure that the bonding connections, which usually consist of gold wire, adhere well to the carrier platform made of copper, it is finished with a thin coating of silver, gold or another suitable material.
  • Circuits with a high power consumption can reach crystal temperatures of up to 150 degrees Celsius and more during operation, while in the de-energized state the circuit assumes its ambient temperature, which can go down to -40 degrees Celsius in the automotive field, for example.
  • the result is mechanical stresses between the individual materials because they have different coefficients of thermal expansion. This effect is exacerbated by the size of the monolithically integrated circuits. So shear forces occur between the individual layers of the housing, the chip and the carrier device. The shear forces that occur between the molding compound and the metallization layer of the carrier device are particularly dangerous because the adhesive forces there are relatively low and the thermal expansion of the metallic coating on the platform is very different
  • Support platform no longer be led directly, but instead on platforms connected to the support platform.
  • the platforms are elevated compared to the platform level and, due to their relatively steep flanks, form a mechanical fixed point in the area of the respective bond contacts with respect to lateral movements.
  • the required height results from the elastic and plastic properties of the plastic and can be optimized in the experiment.
  • a height that is approximately in the range of 1/10 of the chip height to the chip height itself is sensible.
  • the pedestal is formed by a drawing or pressing process with a stamp-like tool in the frame production, then the height corresponds to approximately 1/10 of the material thickness of the carrier up to a maximum of its material thickness itself.
  • flanks can be produced at an angle of more than 90 degrees, for example by undercut, a suitable crimping or a subsequent upsetting.
  • the transitions at the upper and lower edge of the flank are also important, as they should have only minimal rounding radii, because otherwise a vertical component is added to the shear component, which promotes the lifting of the bond contacts on the pedestals again.
  • the optimal flank height and its steepness which should be at least 45 degrees, are related.
  • it is better for the Fixpun function if there are a large number of pedestals on the carrier device, even if not all pedestals are used for contacting.
  • the podiums by themselves, i.e. without contacting them, are a suitable measure against others Disadvantages of delamination, for example, through which moisture can penetrate capillary into the housing.
  • the platforms are on the edge of the support platform, it is possible to manufacture them by a kind of bending or folding device, for example by flanging special carrier areas at the edge of the platform.
  • the presence of the platforms also facilitates selective finishing of the carrier device, e.g. by silvering or gilding.
  • the finishing can more easily be restricted to the platforms due to the shape deviation of the platforms from the rest of the support platform, which means the rest
  • Carrier device is spared from the finishing. In addition to saving material, this improves the overall adhesion of the plastic, because the copper oxide on the carrier surface has significantly better adhesion than the conventional finishing materials compared to the plastic.
  • pedestals Another advantage of the pedestals is the reduction in the different heights when bonding the semiconductor crystal to the connection legs and the support platform.
  • Fig. 2 shows in supervision a pedestal with multiple bonds
  • FIG. 3 shows a top view of a carrier device with a chip and a plurality of pedestals.
  • 1 schematically shows a detail of a cross section through a carrier device 1 with a platform 2.
  • the cutting line runs through the platform 2, which is formed by means of a stamping tool during the frame production.
  • the height hp of the platform with 120 micrometers is in the example shown about 1/3 of the carrier height h, which here has about 250 micrometers.
  • the optimum of the platform height hp compared to the material thickness h of the carrier device 1 is approximately in a range from 1/5 to twice the material thickness h. Compared to the current crystal height of approximately 300 micrometers, this corresponds to a range of 1/10 of this crystal height up to 1.5 times the value.
  • the platform In order for the platform to be suitable for multiple bonding, it must have a sufficient length and width, since about 35 micrometers plus a required bond spacing is required for each bond diameter.
  • Bond wires 5 and 6 point in opposite directions. With this pedestal 2, two different chips can thus be connected to it on the support platform 1 shown in sections by means of multiple bonds.
  • FIG. 3 finally shows a top view of a carrier device 1 designed as a platform with a single chip 7, which schematically represents a monolithically integrated circuit.
  • the contacts from the chip 7 to the pedestals 2 are designed as multiple bonds. If the same carrier device 1 is used for different circuits, then it does no harm if some of the platforms 2, 2 'are not contacted. On the contrary, they represent additional fixed points that are even advantageous in the sense of the invention.
  • the platform 2 ' is an example of a non-contact. it pedestal.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

Trägereinrichtung (1) für eine monolithisch integrierte Schaltung mit als Podeste (2, 2') ausgebildeten Anschlussbereichen für bondbare Kontakte (5, 6), wobei die Podeste (2, 2') gegenüber einem Chip-Kontaktierungsbereich auf der Trägereinrichtung (1) erhöht sind und steile Flanken (3) aufweisen.

Description

Trägereinrichtung für monolithisch integrierte Schaltungen
Die Erfindung betrifft eine Trägereinrichtung für eine monolithisch integrierte Schaltung, wobei die Trägereinrichtung mit der monolithisch integrierten Schaltung, dem Chip, mittels eines thermoplastischen Kunststoffes umspritzt wird. Die Kunststofrumhüllung dient dabei als Gehäuse und die mit der metallischen Trägereinrichtung verkoppelten Anschlußbeine, die über Bondverbindungen mit den Bondkontakten der monolithisch integrierten Schaltung geführt sind, bilden die elektrischen Gehäuseanschlüsse. Bei vielen Schaltungen ist es erforderlich, daß das Bezugspotential der monolithisch integrierten Schaltung, das in der Regel das Massepotential oder eine Versorg ungspotential ist, möglichst homogen und nicht gestört ist Damit dies bei allen Betriebszuständen möglichst gut erreicht wird, sind die meisten monolithisch integrierten Schaltungen nicht nur über ihre Rückseite über die Trägeφlattform an das Bezugspotential angeschlossen, sondern die Schaltung selbst ist über eine Vielzahl von Zusatzverbindungen an die Trägeφlattform angeschlossen. Dies erfolgt in der Regel über Bondverbindungen von
Bondkontakten der Chipoberfläche auf die Trägerplattform. Damit eine gute Haftung der meist aus Golddraht bestehenden Bondverbindungen auf der aus Kupfer bestehenden Trägerplattform erreicht wird, ist diese mit einem dünnen Belag aus Silber, Gold oder einem anderen geeigneten Material veredelt.
Schaltungen mit einer hohen Leistungsaufnahme können im Betrieb Kristalltemperaturen bis 150 Grad Celsius und mehr erreichen, während im stromlosen Zustand die Schaltung ihre Umgebungstemperatur annimmt, die beispielsweise im Kraftfahrzeugbereich bis -40 Grad Celsius herunter gehen kann. Die Folge sind mechanische Spannungen zwischen den einzelnen Materialien, weil diese unterschiedliche Wärmeausdehnungskoeffizienten aufweisen. Dieser Effekt verschärft sich mit der Größe der monolithisch integrierten Schaltungen. So treten Scherkräfte zwischen den einzelnen Schichten des Gehäuses, des Chips und der Trägereinrichtung auf. Besonders gefährlich sind dabei die Scherkräfte, die zwischen der Preßmasse und der Metallisierungsschicht der Trägereinrichtung auftreten, weil dort die Haftungskräfte relativ gering sind und die thermische Ausdehnung des metallischen Belags auf der Plattform sehr unterschiedlich zum
Ausdehnungskoeffizient des darüberliegenden Kunststoffes ist. Dies wirkt sich insbesondere auf die Bondkontakte auf der Trägerplattform aus. Die Folge bei vielen thermischen Zyklen ist, daß schließlich eine Trennung (=Delamination) des Kunststoffes von der Belagoberfläche erfolgt und damit eine Relativbewegung ermöglicht wird. Die einzigen mechanischen Fixpunkte stellen nun die, Bondkontakte auf der Plattform dar, die damit natürlich überfordert sind und sich schließlich ebenfalls lösen, wodurch die dortige Verbindung unterbrochen wird. Damit kann aber das geforderte gleichförmige Bezugspotential nicht mehr eingehalten werden, so daß sich die Funktion der Schaltung zunehmend verschlechtert bis sie schließlich sogar ganz ausfallen kann.
Es ist daher Aufgabe der Erfindung, hier auf möglichst einfache und kostengünstige Weise Abhilfe zu schaffen.
Die Lösung der Aufgabe erfolgt dadurch, daß die Bondverbindungen vom Chip auf die
Trägeφlattform nicht mehr direkt geführt werden, sondern statt dessen auf mit der Trägeφlattform verbundenen Podeste. Die Podeste sind die gegenüber der Plattformebene erhöht und bilden durch ihre relativ steilen Flanken gegenüber lateralen Bewegungen einen mechanischen Fixpunkt im Bereich der jeweiligen Bondkontakte. Die erforderliche Höhe ergibt sich aus den elastischen und plastischen Eigenschaften des Kunststoffes und kann im Versuch optimiert werden. Sinnvoll ist dabei eine Höhe, die etwa im Bereich von 1/10 der Chip-Höhe bis zur Chip-Höhe selbst liegt. Oder wenn das Podest durch einen Zieh- oder Preßvorgang mit einem stempelartigen Werkzeug bei der Frame- Herstellung gebildet wird, dann entspricht die Höhe etwa 1/10 der Materialdicke des Trägers bis maximal zu dessen Materialdicke selbst. Diese Grenzen ergeben sich dadurch, daß bei einer zu geringen Höhe der Podeste sich deren Übergang nicht mehr steilflankig genug ausbilden läßt und andererseits bei einer zu großen Höhe das Material in der Flanke zu dünn wird oder gar reißt. Je steiler die Flanken sind, desto besser ist natürlich die Wirkung des Podestes als Fixpunkt, aber das hängt natürlich auch von den Materialeigenschaften des verwendeten Kunststoffes ab. Es ist sogar möglich, daß Flanken mit einem Winkel von mehr als 90 Grad herstellbar sind, beispielsweise durch Unterätzung, ein geeignetes Abbördeln oder ein nachfolgendes Stauchen. Wichtig sind auch die Übergänge an der oberen und unteren Kante der Flanke, die möglichst nur geringer Verrundungsradien aufweisen sollen, weil ansonsten zur Scherkomponente noch eine vertikale Komponente hinzukommt, die das Abheben der Bondkontakte auf den Podesten wieder begünstigt. Die optimale Flankenhöhe und ihre Steilheit, die mindestens 45 Grad betragen sollte, hängen somit zusammen. Selbstverständlich ist es für die Fixpun funktion besser, wenn auf der Trägereinrichtung eine Vielzahl von Podesten vorhanden ist, auch wenn nicht alle Podeste der Kontaktierung dienen. Die Podeste für sich, also auch ohne Kontaktierung, sind eine geeignete Maßnahme gegen andere Nachteile der Delaminierung, durch die beispielsweise Feuchtigkeit kapillar in das Gehäuse eindringen kann.
Die Podeste bilden kleine Ebenen, die parallel zur Trägeφlattform ausgerichtet sind und gegebenenfalls auch mehrere Bondkontakte, zum Beispiel solche mit einer „Kugelbondung" (=Stand Off Stitch Bond) zulassen. Daß mehrere Kontakte auf einem Podest möglich sind, ist kein Widerspruch zu der eben genannten Forderung nach einer Vielzahl von Podesten. Denn häufig ist es so, daß die Niederohmigkeit nur durch Parallelbondungen zu dem jeweiligen Chip-Anschluß erreichbar ist und dann sollen die zugehörigen Bonddrähte auch möglichst kurz und induktivitätsarm sein.
Wenn die Podeste am Rand der Trägeφlattform liegen, ist es möglich, sie durch eine Art Abbiegeoder Abkantvorrichtung herzustellen, beispielsweise durch Umbördeln spezieller Trägerbereiche am Rand der Plattform. Eine andere Möglichkeit, die auf die Stärke des Trägermaterials keine Rücksicht nehmen muß, ist die Herstellung der Podeste durch Materialauftrag, beispielsweise durch Auflöten, Aufschweißen oder Aufkleben von separaten Podesten.
Das Vorhandensein der Podeste erleichtert auch eine selektive Veredelung der Trägereinrichtung, z.B. durch Versilbern oder Vergolden. Die Veredelung kann durch die Formabweichung der Podeste von der übrigen Trägeφlattform leichter auf die Podeste beschränkt werden, wodurch die übrige
Trägereinrichtung von der Veredelung ausgespart wird. Neben der Materialeinsparung wird dadurch insgesamt eine bessere Haftung des Kunststoffes erreicht, denn das auf der Trägeroberfläche vorhandene Kupfer-Oxyd weist gegenüber dem Kunststoff eine deutlich bessere Haftung auf als die gängigen Veredelungsmaterialien.
Ein weiterer Vorteil der Podeste ist die Verringerung der unterschiedlichen Höhen bei der Bondung vom Halbleiterkristall auf die Anschlußbeine und die Trägeφlattform.
Die Erfindung und vorteilhafte Weiterbildungen werden nun anhand der in den Figuren der Zeichnung dargestellten Ausführungsbeispiele näher erläutert:
Fig. 1 zeigt als Ausschnitt einen Querschnitt durch ein Podest,
Fig. 2 zeigt in Aufsicht ein Podest mit Mehrfachbondung und
Fig. 3 zeigt in Aufsicht eine Trägereinrichtung mit einem Chip und mehreren Podesten. Fig. 1 zeigt als Ausschnitt schematisch einen Querschnitt durch eine Trägereinrichtung 1 mit einem Podest 2. Die Schnittlinie läuft dabei durch das Podest 2, das mittels eines Stempelwerkzeuges bei der Frame-Herstellung ausgeformt ist. Die Höhe hp des Podestes mit 120 Mikrometer ist im dargestellten Beispiel etwa 1/3 der Trägerhöhe h, die hier etwa 250 Mikrometer aufweist. Das Optimum der Podesthöhe hp im Vergleich zur Materialstärke h der Trägereinrichtung 1 liegt etwa in einem Bereich von 1/5 bis zur doppelten Materialstärke h. Im Vergleich zur derzeit üblichen Kristall- Höhe von etwa 300 Mikrometer entspricht das etwa einem Bereich von 1/10 dieser Kristallhöhe bis zu derem 1,5-fachen Wert. Damit sich das Podest zur Mehrfachbondung eignet, muß es eine ausreichende Länge und Breite haben, da für jeden Bonddurchmesser etwa 35 Mikrometer zuzüglich einem erforderlichen Bondabstand benötigt wird.
Fig. 2 zeigt in Aufsicht ein Podest 2 mit acht Bondungen 4. Die zu den Bondungen 4 gehörenden
Bonddrähte 5 bzw. 6 zeigen in entgegengesetzte Richtungen. Mit diesem Podest 2 können somit zwei unterschiedliche Chips auf der ausschnittsweise dargestellten Trägeφlattform 1 über Mehrfachbondungen mit ihr verbunden werden.
Fig. 3 zeigt schließlich in Aufsicht eine als Plattform ausgebildete Trägereinrichtung 1 mit einem einzigen Chip 7, das schematisch eine monolithisch integrierten Schaltung darstellt. Die zehn Podeste 2 bzw. 2' befinden sich am Rande der Plattform, wobei sich die Anordnung der Podeste 2, 2' an die Gegebenheiten der monolithisch integrierten Schaltung anpaßt. Die Kontaktierungen vom Chip 7 zu den Podesten 2 sind als Mehrfachbondungen ausgeführt. Wird die gleiche Trägereinrichtung 1 für verschiedene Schaltungen verwendet, dann schadet es nichts, wenn einige der Podeste 2, 2' nicht kontaktiert werden. Sie stellen im Gegenteil zusätzliche Fixpunkte dar, die im Sinne der Erfindung sogar von Vorteil sind. Das Podest 2' ist ein Beispiel für ein nicht kontaktier. es Podest. Wie bereits erwähnt ist die Verwendung von nichtkontaktierten Podesten 2' auch dort von Vorteil, wo lediglich eine Abhilfe gegen die Delarnination benötigt wird. Von den unterschiedlichsten Bondverbindungen die über die Anschlußbeine (=Leadfinger) 8, 9 oder 10 zu den Signalein- oder Signalausgängen des Chips 7 und die Trägeφlattform 1 gehen können, sind zur Verdeutlichung lediglich einige Beispiele dargestellt.

Claims

Patentansprüche:
1. Trägereinrichtung (1) für eine monolithisch integrierte Schaltung (7) mit als Podeste (2, 2') ausgebildeten Anschlußbereichen für Kontakte (5, 6), wobei die Podeste gegenüber einem Chip- Kontaktierungsbereich auf der Trägereinrichtung (1) erhöht sind.
2. Trägereinrichtung (1) nach Anspruch 1, dadurch gekennzeichnet, daß die Podeste (2, 2') Flanken (3) mit einem Winkel (α) von mehr als 45 Grad gegenüber der Ebene der Trägereinrichtung (1) aufweisen.
3. Trägereinrichtung (1) nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Podeste (2, 2') jeweils eine ebene Oberfläche aufweisen, die parallel zur Ebene des Chip-Kontaktierungsbereiches ausgerichtet ist und mindestens die Aufhalimefläche für einen einzigen Kontakt (5, 6) aufweist.
4. Trägereinrichtung (1) nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Höhe (hp) der Podeste (2, 2') zwischen einem 1/10 der Kristall-Höhe und dem 1,5-fachen der Kristall- Höhe liegt.
5. Trägereinrichtung (1) nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Höhe (hp) der Podeste (2, 2') im Bereich von 1/5 bis zur doppelten Materialstärke (h) der
Trägereinrichtung (1) liegt.
6. Trägereinrichtung (1) nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Podeste (2, 2') eine mittels eines Stempels oder einer Abbiegevorrichtung gebildete lokale Verformung der Trägereinrichtung (1) darstellen.
7. Trägereinrichtung (1) nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Podeste (2, 2') mittels eines Materialauftrags auf die Trägereinrichtung (1) gebildet sind.
8. Trägereinrichtung (1) nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die
Trägereinrichtung (1) nur im Bereich der Podeste (2, 2') eine für die Bondbarkeit vorgesehene Veredelung, insbesondere Silber oder Gold, aufweist.
9. Trägereinrichtui g (1) nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet daß auf der Trägereinrichtung (1) mindestens ein nichtkontaktiertes Podest (2') vorhanden ist.
10. Trägereinrichtung (1) nach Anspruch 9, dadurch gekennzeichnet, daß die Trägereinrichtung (1) nur nichtkontaktierte Podeste (2') enthält, die insbesondere als Fixpunkte gegenüber einer Delarninierung dienen.
EP03775171A 2002-10-09 2003-10-06 Tragereinrichtung fur monolithisch integrierte schaltungen Withdrawn EP1552558A1 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10247075 2002-10-09
DE10247075A DE10247075A1 (de) 2002-10-09 2002-10-09 Trägereinrichtung für monolithisch integrierte Schaltungen
PCT/EP2003/011006 WO2004036646A1 (de) 2002-10-09 2003-10-06 Trägereinrichtung für monolithisch integrierte schaltungen

Publications (1)

Publication Number Publication Date
EP1552558A1 true EP1552558A1 (de) 2005-07-13

Family

ID=32038391

Family Applications (1)

Application Number Title Priority Date Filing Date
EP03775171A Withdrawn EP1552558A1 (de) 2002-10-09 2003-10-06 Tragereinrichtung fur monolithisch integrierte schaltungen

Country Status (6)

Country Link
US (1) US20060151772A1 (de)
EP (1) EP1552558A1 (de)
JP (1) JP4550580B2 (de)
KR (1) KR101003061B1 (de)
DE (1) DE10247075A1 (de)
WO (1) WO2004036646A1 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7602050B2 (en) * 2005-07-18 2009-10-13 Qualcomm Incorporated Integrated circuit packaging
JP2010073830A (ja) * 2008-09-17 2010-04-02 Sumitomo Metal Mining Co Ltd リードフレーム及びリードフレームの製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS647626A (en) * 1987-06-30 1989-01-11 Nec Corp Semiconductor device
JPH02285665A (ja) * 1989-04-26 1990-11-22 Nec Corp リードフレーム

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5647967Y2 (de) * 1976-05-11 1981-11-10
JPS59104148A (ja) * 1982-12-06 1984-06-15 Nec Corp 半導体装置
JPS63202948A (ja) * 1987-02-18 1988-08-22 Mitsubishi Electric Corp リ−ドフレ−ム
JPH04107961A (ja) * 1990-08-29 1992-04-09 Sumitomo Metal Mining Co Ltd 多層リードフレーム
JPH04280664A (ja) * 1990-10-18 1992-10-06 Texas Instr Inc <Ti> 半導体装置用リードフレーム
IT1252197B (it) * 1991-12-12 1995-06-05 Sgs Thomson Microelectronics Dispositivo di protezione di circuiti integrati associati a relativi supporti.
JPH0621132A (ja) * 1992-07-06 1994-01-28 Seiko Epson Corp 半導体装置とその製造方法
US5365409A (en) * 1993-02-20 1994-11-15 Vlsi Technology, Inc. Integrated circuit package design having an intermediate die-attach substrate bonded to a leadframe
JPH0778926A (ja) * 1993-09-07 1995-03-20 Nec Kyushu Ltd 樹脂封止型半導体装置
US5859387A (en) * 1996-11-29 1999-01-12 Allegro Microsystems, Inc. Semiconductor device leadframe die attach pad having a raised bond pad
JPH10247701A (ja) * 1997-03-05 1998-09-14 Hitachi Ltd 半導体装置およびその製造に用いるリードフレーム
JPH11163024A (ja) * 1997-11-28 1999-06-18 Sumitomo Metal Mining Co Ltd 半導体装置とこれを組み立てるためのリードフレーム、及び半導体装置の製造方法
US6365976B1 (en) * 1999-02-25 2002-04-02 Texas Instruments Incorporated Integrated circuit device with depressions for receiving solder balls and method of fabrication
WO2001009953A1 (en) 1999-07-30 2001-02-08 Amkor Technology, Inc. Lead frame with downset die pad
JP2002076228A (ja) * 2000-09-04 2002-03-15 Dainippon Printing Co Ltd 樹脂封止型半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS647626A (en) * 1987-06-30 1989-01-11 Nec Corp Semiconductor device
JPH02285665A (ja) * 1989-04-26 1990-11-22 Nec Corp リードフレーム

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of WO2004036646A1 *

Also Published As

Publication number Publication date
JP4550580B2 (ja) 2010-09-22
KR20050053747A (ko) 2005-06-08
WO2004036646A1 (de) 2004-04-29
US20060151772A1 (en) 2006-07-13
DE10247075A1 (de) 2004-04-22
JP2006503427A (ja) 2006-01-26
KR101003061B1 (ko) 2010-12-22

Similar Documents

Publication Publication Date Title
DE102005006333B4 (de) Halbleiterbauteil mit mehreren Bondanschlüssen und gebondeten Kontaktelementen unterschiedlicher Metallzusammensetzung und Verfahren zur Herstellung desselben
DE19747105B4 (de) Bauelement mit gestapelten Halbleiterchips
DE102006015447B4 (de) Leistungshalbleiterbauelement mit einem Leistungshalbleiterchip und Verfahren zur Herstellung desselben
DE102005011429A1 (de) Drahtbondverfahren und Halbleiterbauelement
DE102006033222B4 (de) Modul mit flachem Aufbau und Verfahren zur Bestückung
DE10223738B4 (de) Verfahren zur Verbindung integrierter Schaltungen
DE10124970B4 (de) Elektronisches Bauteil mit einem Halbleiterchip auf einer Halbleiterchip-Anschlußplatte, Systemträger und Verfahren zu deren Herstellung
DE102005044510B4 (de) Halbleiterbauteil mit Vorderseitenmetallisierung sowie Verfahren zu dessen Herstellung und Leistungsdiode
DE19703639A1 (de) Verfahren zur Herstellung von Bonddrahtverbindungen
DE19540306C1 (de) Verfahren zur Herstellung von Leiterrahmen für Halbleiterbauelemente
EP2133915A1 (de) Halbleiteranordnung mit besonders gestalteten Bondleitungen und Verfahren zum Herstellen einer solchen Anordnung
DE102020204406A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
EP1552558A1 (de) Tragereinrichtung fur monolithisch integrierte schaltungen
DE102004036905A1 (de) Vertikales Leistungshalbleiterbauteil mit einem Halbleiterchip und Verfahren zur Herstellung desselben
DE4425943B4 (de) Verfahren zur Herstellung eines mehrschichtigen Leiter- bzw. Anschlusselements und Leiter- bzw. Anschlusselement
DE4222402A1 (de) Anordnung für die Mehrfachverdrahtung von Mulichipmodulen
DE102006058695B4 (de) Leistungshalbleitermodul mit stumpf gelötetem Anschlusselement
DE10139985B4 (de) Elektronisches Bauteil mit einem Halbleiterchip sowie Verfahren zu seiner Herstellung
WO2007014800A1 (de) Chipmodul zum einbau in sensorchipkarten für fluidische anwendungen sowie verfahren zur herstellung eines derartigen chipmoduls
DE4231705C2 (de) Halbleitervorrichtung mit einem Systemträger und einem damit verbundenen Halbleiterchip sowie Verfahren zu deren Herstellung
DE10133959B4 (de) Elektronisches Bauteil mit Halbleiterchip
DE102008033410A1 (de) Leistungselektronische Verbindungseinrichtung und Herstellungsverfahren hierzu
WO2021244827A1 (de) Elektrische vorrichtung
DE102005019574A1 (de) Kontaktierungsanordnung für ein Halbleiterbauelement
DE10347622B4 (de) Substrat mit Lötpad zur Herstellung einer Lötverbindung

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20050509

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LI LU MC NL PT RO SE SI SK TR

RBV Designated contracting states (corrected)

Designated state(s): DE FR GB IT NL

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION HAS BEEN WITHDRAWN

18W Application withdrawn

Effective date: 20110728