JPS63202948A - リ−ドフレ−ム - Google Patents
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- JPS63202948A JPS63202948A JP3625587A JP3625587A JPS63202948A JP S63202948 A JPS63202948 A JP S63202948A JP 3625587 A JP3625587 A JP 3625587A JP 3625587 A JP3625587 A JP 3625587A JP S63202948 A JPS63202948 A JP S63202948A
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- 239000000853 adhesive Substances 0.000 abstract description 5
- 230000001070 adhesive effect Effects 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 4
- 229910000679 solder Inorganic materials 0.000 abstract description 4
- 230000006866 deterioration Effects 0.000 abstract description 2
- 230000003071 parasitic effect Effects 0.000 abstract description 2
- 238000010276 construction Methods 0.000 abstract 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、高周波用ＩＣ，特にＧａＡｇＩＣ素子とマ
ウントするリードフレームに関するものである。
ウントするリードフレームに関するものである。
第３図および第４図は従来のこの種リードフレームによ
るＩＣの組立構成図を示す。即ち第３図および第４図に
おいて、１は外部リード１１．１２、マウント部１３を
備えたリードフレーム、２はリードフレーム１のマウン
ト部１３に半日または接着剤３によってマウントされた
ＧａＡｓＩＣ素子、４はリードフレーム１の外部リード
１１．１２とＧａＡｓＩＣ素子２とを電気的に接続する
金属細線からなるワイヤである。
るＩＣの組立構成図を示す。即ち第３図および第４図に
おいて、１は外部リード１１．１２、マウント部１３を
備えたリードフレーム、２はリードフレーム１のマウン
ト部１３に半日または接着剤３によってマウントされた
ＧａＡｓＩＣ素子、４はリードフレーム１の外部リード
１１．１２とＧａＡｓＩＣ素子２とを電気的に接続する
金属細線からなるワイヤである。
この従来のものでは、高周波用のＧａＡｓＩＣにおいて
は、アース電位を可能な限り低くすることが不可欠であ
り、半導体素子のマウント部に通常ソースワイヤをボン
ディングしている。また同時にインダクタンスを減らす
ためにワイヤの長さを極力短くする必要がある。
は、アース電位を可能な限り低くすることが不可欠であ
り、半導体素子のマウント部に通常ソースワイヤをボン
ディングしている。また同時にインダクタンスを減らす
ためにワイヤの長さを極力短くする必要がある。
この従来のリードフレームにおいては、第３図および第
４図に示すように、ＩＣ素子をマウントするための半田
もしくは接着剤の流れによりワイヤの長さの調整が困難
であり、外部リード１１．１２との接続にもワイヤが用
いられていたので、ソースワイヤによるインダクタンス
の増加があり、電気特性に多大の影響を及ぼしていた。
４図に示すように、ＩＣ素子をマウントするための半田
もしくは接着剤の流れによりワイヤの長さの調整が困難
であり、外部リード１１．１２との接続にもワイヤが用
いられていたので、ソースワイヤによるインダクタンス
の増加があり、電気特性に多大の影響を及ぼしていた。
この発明はこのような従来のものの問題点を解決するた
めになされたもので、ワイヤ母を極力短くし、電気特性
に及ぼす影響を最小限にしたリードフレームを得ること
を目的とする。
めになされたもので、ワイヤ母を極力短くし、電気特性
に及ぼす影響を最小限にしたリードフレームを得ること
を目的とする。
この発明に係るリードフレームは、ＩＣ素子のマウント
部に突出部を形成すると共に、この突出部とＩＣ素子を
ワイヤによって電気的に接続したものである。
部に突出部を形成すると共に、この突出部とＩＣ素子を
ワイヤによって電気的に接続したものである。
この発明におけるリードフレームにおいては、ＩＣ素子
のマウント部に突出部を形成しているので、ワイヤ長を
極力短くすることができ、アース電位の発生による電気
特性への影響を低減することができる。
のマウント部に突出部を形成しているので、ワイヤ長を
極力短くすることができ、アース電位の発生による電気
特性への影響を低減することができる。
以下この発明の一実施例を第１図および第２図にもとず
いて説明する。即ち第１図および第２図において、１３
１はＣａＡｓＩＣ素子２の大きさに合わせてＩＣ素子２
の端面近くのマウント部１３に形成され、ワイヤ４が接
続される突出部である。ここで外部リード１１．１２は
従来のＩＣ素子２がマウントされているマウント部１３
とワイヤ４によって接続されているのに対し、マウント
部と同電位となる外部リードを一体化している。尚、そ
の他の構成は第３図および第４図に示す従来のものと同
様であるので説明を省略する。
いて説明する。即ち第１図および第２図において、１３
１はＣａＡｓＩＣ素子２の大きさに合わせてＩＣ素子２
の端面近くのマウント部１３に形成され、ワイヤ４が接
続される突出部である。ここで外部リード１１．１２は
従来のＩＣ素子２がマウントされているマウント部１３
とワイヤ４によって接続されているのに対し、マウント
部と同電位となる外部リードを一体化している。尚、そ
の他の構成は第３図および第４図に示す従来のものと同
様であるので説明を省略する。
乙のように構成されたものでは、ＧａＡｓＩ Ｃ素子２
のマウント部１３上に突出部１３１をＩＣ素子２のワイ
ヤポンディングパッドにできるだけ近づけた位置に設け
ているので、ワイヤ長は極力短くすることが可能であり
、しかもアース電極となる外部リード１１．１２はＧａ
ＡｓＩＣ素子２のマウント部１３と一体化したので、従
来から問題となっていた組立構造によるアース電位上昇
や寄生インダクタンスによる電気特性の低下を低減する
ことが可能となる。また、突出部１３１を設けることに
よって、半田または接着剤３′の流れを防止し、ワイヤ
長の調整が容易になる。さらに突出部１３１の高さをＧ
ａＡｓＩＣ素子２の厚みよりも低くすると、自動ダイボ
ンダの適用も問題がなくなる。
のマウント部１３上に突出部１３１をＩＣ素子２のワイ
ヤポンディングパッドにできるだけ近づけた位置に設け
ているので、ワイヤ長は極力短くすることが可能であり
、しかもアース電極となる外部リード１１．１２はＧａ
ＡｓＩＣ素子２のマウント部１３と一体化したので、従
来から問題となっていた組立構造によるアース電位上昇
や寄生インダクタンスによる電気特性の低下を低減する
ことが可能となる。また、突出部１３１を設けることに
よって、半田または接着剤３′の流れを防止し、ワイヤ
長の調整が容易になる。さらに突出部１３１の高さをＧ
ａＡｓＩＣ素子２の厚みよりも低くすると、自動ダイボ
ンダの適用も問題がなくなる。
上記のようにこの発明によるリードフレームは、ＩＣ素
子のマウント部に突出部を形成してＩＣ素子とワイヤに
よって電気的に接続したので、ワイヤ長による電気特性
への影響を極力低減する乙とができる。
子のマウント部に突出部を形成してＩＣ素子とワイヤに
よって電気的に接続したので、ワイヤ長による電気特性
への影響を極力低減する乙とができる。
第１図および第２図はこの発明の一実施例を示す図で、
第１図は要部平面図、第２図は第１図の■−■線の断面
図、第３図および第４図は従来のこの種リードフレーム
を示す図で、第３図は平面図、第４図は第３図のＩＶ−
ＩＶ線の断面図である。 図中、１はリードフレーム、１１．１２は外部リード、
１３１は突出部、２はＧａＡｓＩＣ素子、３は半田もし
くは接着剤、４はワイヤである。 尚、図中同一符号は同−又は相当部分を示す。
第１図は要部平面図、第２図は第１図の■−■線の断面
図、第３図および第４図は従来のこの種リードフレーム
を示す図で、第３図は平面図、第４図は第３図のＩＶ−
ＩＶ線の断面図である。 図中、１はリードフレーム、１１．１２は外部リード、
１３１は突出部、２はＧａＡｓＩＣ素子、３は半田もし
くは接着剤、４はワイヤである。 尚、図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）、ＩＣ素子がマウントされるリードフレームのマ
ウント部、このマウント部に形成され上記ＩＣ素子とワ
イヤによって電気的に接続される突出部、上記ＩＣ素子
とワイヤによって電気的に接続される複数の外部リード
を備えたリードフレーム。 - （２）、マウント部に形成された突出部の高さはＩＣ素
子の厚みよりも低く構成されている特許請求の範囲第１
項記載のリードフレーム。 - （３）、複数の外部リードのうちマウント部と同電位に
なる外部リードをマウント部と一体に形成してなる特許
請求の範囲第１項または第２項記載のリードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3625587A JPS63202948A (ja) | 1987-02-18 | 1987-02-18 | リ−ドフレ−ム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3625587A JPS63202948A (ja) | 1987-02-18 | 1987-02-18 | リ−ドフレ−ム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63202948A true JPS63202948A (ja) | 1988-08-22 |
Family
ID=12464662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3625587A Pending JPS63202948A (ja) | 1987-02-18 | 1987-02-18 | リ−ドフレ−ム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63202948A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0546435A2 (en) * | 1991-12-12 | 1993-06-16 | STMicroelectronics S.r.l. | Protection device for integrated circuit associated with relative supports |
| US5869898A (en) * | 1997-04-25 | 1999-02-09 | Nec Corporation | Lead-frame having interdigitated signal and ground leads with high frequency leads positioned adjacent a corner and shielded by ground leads on either side thereof |
| DE10147375A1 (de) * | 2001-09-26 | 2003-04-24 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Halbleiterchip und Verfahren zur Herstellung desselben |
| KR20030091519A (ko) * | 2002-05-28 | 2003-12-03 | 삼성전기주식회사 | 접지와이어 본딩 벽을 갖는 파워 앰프 모듈 및 파워 앰프모듈 기판 제조방법 |
| DE10247075A1 (de) * | 2002-10-09 | 2004-04-22 | Micronas Gmbh | Trägereinrichtung für monolithisch integrierte Schaltungen |
| WO2005022633A1 (en) * | 2003-08-29 | 2005-03-10 | Infineon Technologies Ag | Chip support of a lead frame for an integrated circuit package |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5910249A (ja) * | 1982-07-09 | 1984-01-19 | Nec Corp | 半導体装置用リ−ドフレ−ム |
-
1987
- 1987-02-18 JP JP3625587A patent/JPS63202948A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5910249A (ja) * | 1982-07-09 | 1984-01-19 | Nec Corp | 半導体装置用リ−ドフレ−ム |
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| DE10147375B4 (de) * | 2001-09-26 | 2006-06-08 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Halbleiterchip und Verfahren zur Herstellung desselben |
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| DE10247075A1 (de) * | 2002-10-09 | 2004-04-22 | Micronas Gmbh | Trägereinrichtung für monolithisch integrierte Schaltungen |
| WO2004036646A1 (de) * | 2002-10-09 | 2004-04-29 | Micronas Gmbh | Trägereinrichtung für monolithisch integrierte schaltungen |
| JP2006503427A (ja) * | 2002-10-09 | 2006-01-26 | ミクロナス ゲーエムベーハー | モノリシック集積回路用の支持装置 |
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| US7411280B2 (en) | 2003-08-29 | 2008-08-12 | Infineon Technologies Ag | Chip support of a leadframe for an integrated circuit package |
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