DE10247075A1 - Trägereinrichtung für monolithisch integrierte Schaltungen - Google Patents

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Wolfgang Dipl.-Ing. Hauser
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Abstract

Trägereinrichtung (1) für eine monolithisch integrierte Schaltung mit als Podeste (2, 2') ausgebildeten Anschlußbereichen für bondbare Kontakte (5, 6), wobei die Podeste (2, 2') gegenüber einem Chip-Kontaktierungsbereich auf der Trägereinrichtung (1) erhöht sind und steile Flanken (3) aufweisen.

Description

  • Die Erfindung betrifft eine Trägereinrichtung für eine monolithisch integrierte Schaltung, wobei die Trägereinrichtung mit der monolithisch integrierten Schaltung, dem Chip, mittels eines thermoplastischen Kunststoffes umspritzt wird. Die Kunststoffumhüllung dient dabei als Gehäuse und die mit der metallischen Trägereinrichtung verkoppelten Anschlußbeine, die über Bondverbindungen mit den Bondkontakten der monolithisch integrierten Schaltung geführt sind, bilden die elektrischen Gehäuseanschlüsse. Bei vielen Schaltungen ist es erforderlich, daß das Bezugspotential der monolithisch integrierten Schaltung, das in der Regel das Massepotential oder eine Versorgungspotential ist, möglichst homogen und nicht gestört ist Damit dies bei allen Betriebszuständen möglichst gut erreicht wird, sind die meisten monolithisch integrierten Schaltungen nicht nur über ihre Rückseite über die Trägerplattform an das Bezugspotential angeschlossen, sondern die Schaltung selbst ist über eine Vielzahl von Zusatzverbindungen an die Trägerplattform angeschlossen. Dies erfolgt in der Regel über Bondverbindungen von Bondkontakten der Chipoberfläche auf die Trägerplattform. Damit eine gute Haftung der meist aus Golddraht bestehenden Bondverbindungen auf der aus Kupfer bestehenden Trägerplattform erreicht wird, ist diese mit einem dünnen Belag aus Silber, Gold oder einem anderen geeigneten Material veredelt.
  • Schaltungen mit einer hohen Leistungsaufnahme können im Betrieb Kristalltemperaturen bis 150 Grad Celsius und mehr erreichen, während im stromlosen Zustand die Schaltung ihre Umgebungstemperatur annimmt, die beispielsweise im Kraftfahrzeugbereich bis –40 Grad Celsius herunter gehen kann. Die Folge sind mechanische Spannungen zwischen den einzelnen Materialien, weil diese unterschiedliche Wärmeausdehnungskoeffizienten aufweisen. Dieser Effekt verschärft sich mit der Größe der monolithisch integrierten Schaltungen. So treten Scherkräfte zwischen den einzelnen Schichten des Gehäuses, des Chips und der Trägereinrichtung auf. Besonders gefährlich sind dabei die Scherkräfte, die zwischen der Preßmasse und der Metallisierungsschicht der Trägereinrichtung auftreten, weil dort die Haftungskräfte relativ gering sind und die thermische Ausdehnung des metallischen Belags auf der Plattform sehr unterschiedlich zum Ausdehnungskoeffizient des darüberliegenden Kunststoffes ist. Dies wirkt sich insbesondere auf die Bondkontakte auf der Trägerplattform aus. Die Folge bei vielen thermischen Zyklen ist, daß schließlich eine Trennung (=Delamination) des Kunststoffes von der Belagoberfläche erfolgt und damit eine Relativbewegung ermöglicht wird. Die einzigen mechanischen Fixpunkte stellen nun die Bondkontakte auf der Plattform dar, die damit natürlich überfordert sind und sich schließlich ebenfalls lösen, wodurch die dortige Verbindung unterbrochen wird. Damit kann aber das geforderte gleichförmige Bezugspotential nicht mehr eingehalten werden, so daß sich die Funktion der Schaltung zunehmend verschlechtert bis sie schließlich sogar ganz ausfallen kann.
  • Es ist daher Aufgabe der Erfindung, hier auf möglichst einfache und kostengünstige Weise Abhilfe zu schaffen.
  • Die Lösung der Aufgabe erfolgt dadurch, daß die Bondverbindungen vom Chip auf die Trägerplattform nicht mehr direkt geführt werden, sondern statt dessen auf mit der Trägerplattform verbundenen Podeste. Die Podeste sind die gegenüber der Plattformebene erhöht und bilden durch ihre relativ steilen Flanken gegenüber lateralen Bewegungen einen mechanischen Fixpunkt im Bereich der jeweiligen Bondkontakte. Die erforderliche Höhe ergibt sich aus den elastischen und plastischen Eigenschaften des Kunststoffes und kann im Versuch optimiert werden. Sinnvoll ist dabei eine Höhe, die etwa im Bereich von 1/10 der Chip-Höhe bis zur Chip-Höhe selbst liegt. Oder wenn das Podest durch einen Zieh- oder Preßvorgang mit einem stempelartigen Werkzeug bei der Frame-Herstellung gebildet wird, dann entspricht die Höhe etwa 1/10 der Materialdicke des Trägers bis maximal zu dessen Materialdicke selbst. Diese Grenzen ergeben sich dadurch, daß bei einer zu geringen Höhe der Podeste sich deren Übergang nicht mehr steilflankig genug ausbilden läßt und andererseits bei einer zu großen Höhe das Material in der Flanke zu dünn wird oder gar reißt. Je steiler die Flanken sind, desto besser ist natürlich die Wirkung des Podestes als Fixpunkt, aber das hängt natürlich auch von den Materialeigenschaften des verwendeten Kunststoffes ab. Es ist sogar möglich, daß Flanken mit einem Winkel von mehr als 90 Grad herstellbar sind, beispielsweise durch Unterätzung, ein geeignetes Abbördeln oder ein nachfolgendes Stauchen. Wichtig sind auch die Übergänge an der oberen und unteren Kante der Flanke, die möglichst nur geringer Verrundungsradien aufweisen sollen, weil ansonsten zur Scherkomponente noch eine vertikale Komponente hinzukommt, die das Abheben der Bondkontakte auf den Podesten wieder begünstigt. Die optimale Flankenhöhe und ihre Steilheit, die mindestens 45 Grad betragen sollte, hängen somit zusammen. Selbstverständlich ist es für die Fixpunktfunktion besser, wenn auf der Trägereinrichtung eine Vielzahl von Podesten vorhanden ist, auch wenn nicht alle Podeste der Kontaktierung dienen. Die Podeste für sich, also auch ohne Kontaktierung, sind eine geeignete Maßnahme gegen andere Nachteile der Delaminierung, durch die beispielsweise Feuchtigkeit kapillar in das Gehäuse eindringen kann.
  • Die Podeste bilden kleine Ebenen, die parallel zur Trägerplattform ausgerichtet sind und gegebenenfalls auch mehrere Bondkontakte, zum Beispiel solche mit einer „Kugelbondung" (=Stand Off Stitch Bond) zulassen. Daß mehrere Kontakte auf einem Podest möglich sind, ist kein Widerspruch zu der eben genannten Forderung nach einer Vielzahl von Podesten. Denn häufig ist es so, daß die Niederohmigkeit nur durch Parallelbondungen zu dem jeweiligen Chip-Anschluß erreichbar ist und dann sollen die zugehörigen Bonddrähte auch möglichst kurz und induktivitätsarm sein.
  • Wenn die Podeste am Rand der Trägerplattform liegen, ist es möglich, sie durch eine Art Abbiege- oder Abkantvorrichtung herzustellen, beispielsweise durch Umbördeln spezieller Trägerbereiche am Rand der Plattform. Eine andere Möglichkeit, die auf die Stärke des Trägermaterials keine Rücksicht nehmen muß, ist die Herstellung der Podeste durch Materialauftrag, beispielsweise durch Auflöten, Aufschweißen oder Aufldeben von separaten Podesten.
  • Das Vorhandensein der Podeste erleichtert auch eine selektive Veredelung der Trägereinrichtung, z.B. durch Versilbern oder Vergolden. Die Veredelung kann durch die Formabweichung der Podeste von der übrigen Trägerplattform leichter auf die Podeste beschränkt werden, wodurch die übrige Trägereinrichtung von der Veredelung ausgespart wird. Neben der Materialeinsparung wird dadurch insgesamt eine bessere Haftung des Kunststoffes erreicht, denn das auf der Trägeroberfläche vorhandene Kupfer-Oxyd weist gegenüber dem Kunststoff eine deutlich bessere Haftung auf als die gängigen Veredelungsmaterialien.
  • Ein weiterer Vorteil der Podeste ist die Verringerung der unterschiedlichen Höhen bei der Bondung vom Halbleiterkristall auf die Anschlußbeine und die Trägerplattform.
  • Die Erfindung und vorteilhafte Weiterbildungen werden nun anhand der in den Figuren der Zeichnung dargestellten Ausführungsbeispiele näher erläutert:
  • 1 zeigt als Ausschnitt einen Querschnitt durch ein Podest,
  • 2 zeigt in Aufsicht ein Podest mit Mehrfachbondung und
  • 3 zeigt in Aufsicht eine Trägereinrichtung mit einem Chip und mehreren Podesten.
  • 1 zeigt als Ausschnitt schematisch einen Querschnitt durch eine Trägereinrichtung 1 mit einem Podest 2. Die Schnittlinie läuft dabei durch das Podest 2, das mittels eines Stempelwerkzeuges bei der Frame-Herstellung ausgeformt ist. Die Höhe hp des Podestes mit 120 Mikrometer ist im dargestellten Beispiel etwa 1/3 der Trägerhöhe h, die hier etwa 250 Mikrometer aufweist. Das Optimum der Podesthöhe hp im Vergleich zur Materialstärke h der Trägereinrichtung 1 liegt etwa in einem Bereich von 1/5 bis zur doppelten Materialstärke h. Im Vergleich zur derzeit üblichen Kristall-Höhe von etwa 300 Mikrometer entspricht das etwa einem Bereich von 1/10 dieser Kristallhöhe bis zu derem 1,5-fachen Wert. Damit sich das Podest zur Mehrfachbondung eignet, muß es eine ausreichende Länge und Breite haben, da für jeden Bonddurchmesser etwa 35 Mikrometer zuzüglich einem erforderlichen Bondabstand benötigt wird.
  • 2 zeigt in Aufsicht ein Podest 2 mit acht Bondungen 4. Die zu den Bondungen 4 gehörenden Bonddrähte 5 bzw. 6 zeigen in entgegengesetzte Richtungen. Mit diesem Podest 2 können somit zwei unterschiedliche Chips auf der ausschnittsweise dargestellten Trägerplattform 1 über Mehrfachbondungen mit ihr verbunden werden.
  • 3 zeigt schließlich in Aufsicht eine als Plattform ausgebildete Trägereinrichtung 1 mit einem einzigen Chip 7, das schematisch eine monolithisch integrierten Schaltung darstellt. Die zehn Podeste 2 bzw. 2' befinden sich am Rande der Plattform, wobei sich die Anordnung der Podeste 2, 2' an die Gegebenheiten der monolithisch integrierten Schaltung anpaßt. Die Kontaktierungen vom Chip 7 zu den Podesten 2 sind als Mehrfachbondungen ausgeführt. Wird die gleiche Trägereinrichtung 1 für verschiedene Schaltungen verwendet, dann schadet es nichts, wenn einige der Podeste 2, 2' nicht kontaktiert werden. Sie stellen im Gegenteil zusätzliche Fixpunkte dar, die im Sinne der Erfindung sogar von Vorteil sind. Das Podest 2' ist ein Beispiel für ein nicht kontaktiertes Podest. Wie bereits erwähnt ist die Verwendung von nichtkontaktierten Podesten 2' auch dort von Vorteil, wo lediglich eine Abhilfe gegen die Delamination benötigt wird. Von den unterschiedlichsten Bondverbindungen die über die Anschlußbeine (=Leadfinger) 8, 9 oder 10 zu den Signalein- oder Signalausgängen des Chips 7 und die Trägerplattform 1 gehen können, sind zur Verdeutlichung lediglich einige Beispiele dargestellt.

Claims (10)

  1. Trägereinrichtung (1) für eine monolithisch integrierte Schaltung (7) mit als Podeste (2, 2') ausgebildeten Anschlußbereichen für Kontakte (5, 6), wobei die Podeste gegenüber einem Chip-Kontaktierungsbereich auf der Trägereinrichtung (1) erhöht sind.
  2. Trägereinrichtung (1) nach Anspruch 1, dadurch gekennzeichnet, daß die Podeste (2, 2') Flanken (3) mit einem Winkel (α) von mehr als 45 Grad gegenüber der Ebene der Trägereinrichtung (1) aufweisen.
  3. Trägereinrichtung (1) nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Podeste (2, 2') jeweils eine ebene Oberfläche aufweisen, die parallel zur Ebene des Chip-Kontaktierungsbereiches ausgerichtet ist und mindestens die Aufnahmefläche für einen einzigen Kontakt (5, 6) aufweist.
  4. Trägereinrichtung (1) nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Höhe (hp) der Podeste (2, 2') zwischen einem 1/10 der Kristall-Höhe und dem 1,5-fachen der Kristall-Höhe liegt.
  5. Trägereinrichtung (1) nach einem der Anspruche 1 bis 3, dadurch gekennzeichnet, daß die Höhe (hp) der Podeste (2, 2') im Bereich von 1/5 bis zur doppelten Materialstärke (h) der Trägereinrichtung (1) liegt.
  6. Trägereinrichtung (1) nach einem der Anspruche 1 bis 5, dadurch gekennzeichnet, daß die Podeste (2, 2') eine mittels eines Stempels oder einer Abbiegevorrichtung gebildete lokale Verformung der Trägereinrichtung (1) darstellen.
  7. Trägereinrichtung (1) nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Podeste (2, 2') mittels eines Materialauftrags auf die Trägereinrichtung (1) gebildet sind.
  8. Trägereinrichtung (1) nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Trägereinrichtung (1) nur im Bereich der Podeste (2, 2') eine für die Bondbarkeit vorgesehene Veredelung, insbesondere Silber oder Gold, aufweist.
  9. Trägereinrichtung (1) nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet daß auf der Trägereinrichtung (1) mindestens ein nichtkontaktiertes Podest (2') vorhanden ist.
  10. Trägereinrichtung (1) nach Anspruch 9, dadurch gekennzeichnet, daß die Trägereinrichtung (1) nur nichtkontaktierte Podeste (2') enthält, die insbesondere als Fixpunkte gegenüber einer Delaminierung dienen.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7602050B2 (en) * 2005-07-18 2009-10-13 Qualcomm Incorporated Integrated circuit packaging
JP2010073830A (ja) * 2008-09-17 2010-04-02 Sumitomo Metal Mining Co Ltd リードフレーム及びリードフレームの製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63202948A (ja) * 1987-02-18 1988-08-22 Mitsubishi Electric Corp リ−ドフレ−ム
JPH04107961A (ja) * 1990-08-29 1992-04-09 Sumitomo Metal Mining Co Ltd 多層リードフレーム
JPH0778926A (ja) * 1993-09-07 1995-03-20 Nec Kyushu Ltd 樹脂封止型半導体装置
US5479050A (en) * 1990-10-18 1995-12-26 Texas Instruments Incorporated Leadframe with pedestal
US5859387A (en) * 1996-11-29 1999-01-12 Allegro Microsystems, Inc. Semiconductor device leadframe die attach pad having a raised bond pad

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5647967Y2 (de) * 1976-05-11 1981-11-10
JPS59104148A (ja) * 1982-12-06 1984-06-15 Nec Corp 半導体装置
JPS647626A (en) * 1987-06-30 1989-01-11 Nec Corp Semiconductor device
JPH02285665A (ja) * 1989-04-26 1990-11-22 Nec Corp リードフレーム
IT1252197B (it) * 1991-12-12 1995-06-05 Sgs Thomson Microelectronics Dispositivo di protezione di circuiti integrati associati a relativi supporti.
JPH0621132A (ja) * 1992-07-06 1994-01-28 Seiko Epson Corp 半導体装置とその製造方法
US5365409A (en) * 1993-02-20 1994-11-15 Vlsi Technology, Inc. Integrated circuit package design having an intermediate die-attach substrate bonded to a leadframe
JPH10247701A (ja) * 1997-03-05 1998-09-14 Hitachi Ltd 半導体装置およびその製造に用いるリードフレーム
JPH11163024A (ja) * 1997-11-28 1999-06-18 Sumitomo Metal Mining Co Ltd 半導体装置とこれを組み立てるためのリードフレーム、及び半導体装置の製造方法
US6365976B1 (en) * 1999-02-25 2002-04-02 Texas Instruments Incorporated Integrated circuit device with depressions for receiving solder balls and method of fabrication
WO2001009953A1 (en) * 1999-07-30 2001-02-08 Amkor Technology, Inc. Lead frame with downset die pad
JP2002076228A (ja) * 2000-09-04 2002-03-15 Dainippon Printing Co Ltd 樹脂封止型半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63202948A (ja) * 1987-02-18 1988-08-22 Mitsubishi Electric Corp リ−ドフレ−ム
JPH04107961A (ja) * 1990-08-29 1992-04-09 Sumitomo Metal Mining Co Ltd 多層リードフレーム
US5479050A (en) * 1990-10-18 1995-12-26 Texas Instruments Incorporated Leadframe with pedestal
JPH0778926A (ja) * 1993-09-07 1995-03-20 Nec Kyushu Ltd 樹脂封止型半導体装置
US5859387A (en) * 1996-11-29 1999-01-12 Allegro Microsystems, Inc. Semiconductor device leadframe die attach pad having a raised bond pad

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