EP1472721A2 - Verfahren zur herstellung und aufbau einer speicherzelle - Google Patents

Verfahren zur herstellung und aufbau einer speicherzelle

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EP1472721A2
EP1472721A2 EP03704257A EP03704257A EP1472721A2 EP 1472721 A2 EP1472721 A2 EP 1472721A2 EP 03704257 A EP03704257 A EP 03704257A EP 03704257 A EP03704257 A EP 03704257A EP 1472721 A2 EP1472721 A2 EP 1472721A2
Authority
EP
European Patent Office
Prior art keywords
layer
boundary
etching
gate electrode
boundary layer
Prior art date
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Withdrawn
Application number
EP03704257A
Other languages
English (en)
French (fr)
Inventor
Veronika Polei
Josef Willer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda Flash GmbH
Original Assignee
Qimonda Flash GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qimonda Flash GmbH filed Critical Qimonda Flash GmbH
Publication of EP1472721A2 publication Critical patent/EP1472721A2/de
Withdrawn legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • the present invention relates to a method for producing a memory cell of an EEPROM and a structure of such a memory cell.
  • a memory cell as described below, is suitable for stand-alone applications and for so-called embedded applications.
  • Memory cells with a dielectric adhesive layer as the memory layer are known per se.
  • the memory cell according to the invention described below also has a layer structure which comprises a dielectric adhesive layer as the memory layer.
  • Such memory cells can e.g. B. in a known virtual ground NOR Architecture or be used in a common-ground NOR architecture. You can e.g. B. programmed with Channel Hot Electrons and deleted with Hot Holes.
  • the object of the present invention is to specify a method for producing and building a memory cell of an EEPROM, with which a further miniaturization of the memories is possible.
  • the memory cell comprises a source region and a drain region in semiconductor material and, over a channel region provided between them, a three-layered structure with a memory layer between boundary layers and a gate electrode arranged thereon, the memory layer being interrupted above the channel region and by an etching layer preferably made of A1 2 0 3 is replaced.
  • a three-layer structure is applied, comprising a first boundary layer, which is preferably silicon dioxide, an etching layer, which is preferably Al 2 O 3 , and a second boundary layer, which is also preferably SiO 2 .
  • the boundary layers can also be zirconium silicate or hafnium silicate instead.
  • the middle layer is laterally etched from the regions of source and drain, so that the second boundary layer is under-etched.
  • the spaces thus created are filled with the material provided for the storage layer, preferably silicon nitride.
  • the attachment of suitable spacers makes it possible to define the dimensions of the memory cell in the intended manner. The following is a more detailed description of examples of the production method and preferred configurations of the memory cell with reference to FIGS. 1 to 5, 2a, 2b and 1a to 3b.
  • Figures 1 to 5 show cross sections of intermediate products of a preferred manufacturing process.
  • Figures 2a and 3a show alternatives to Figures 2 and 3.
  • Figures 1b, 2b and 3b show alternatives to Figures 1, 2 and 3 respectively.
  • the manufacturing process begins with common process steps, e.g. B. a CMOS technology.
  • the active area is first isolated using STI (shallow trench isolation).
  • a pad oxide layer is grown and a pad nitride layer is deposited.
  • the trenches intended for the STI are etched using a photomask technique, which are then filled with oxides.
  • Suitable measures for planarization, such as B. CMP (Chemical Mechanical Polishing) follow.
  • the pad nitride is etched and the p-wells and n-wells required for the CMOS components are formed by introducing dopant.
  • the doped regions required for the production of the memory cells are also produced. This is done as usual with a masked implantation of boron and phosphorus and subsequent healing of the dopants. This completes a pre-treatment of the semiconductor wafer which is known per se.
  • the scatter oxide pad oxide layer
  • a three-layer structure according to the invention is first deposited over the entire surface. 1 shows a cross section of a substrate S (a semiconductor body or a substrate with a semiconductor layer sequence applied thereon) to which the layers described below are applied.
  • a layer provided as the first delimitation layer A is deposited, preferably in a thickness that is equivalent to an oxide layer of approximately 5 nm.
  • B a thermally generated Si0 2 , zirconium silicate or hafnium silicate.
  • a zirconium silicate layer or a hafnium silicate layer is preferably produced here by means of ALD (Atomic Layer Deposition).
  • the second boundary layer C is therefore also SiO 2 , preferably zirconium silicate applied by ALD or preferably hafnium silicate applied by ALD.
  • the layers are removed in a region of the substrate provided for CMOS components using a mask technique, for which purpose HF (hydrofluoric acid) can be used.
  • a separate gate oxide or a plurality of gate oxides is preferably grown in particular, which may influence the properties of the three-layer layer structure, which may affect the dimensioning of the Layers must be taken into account accordingly.
  • Polysilicon with a thickness of 80 nm is then preferably deposited as gate electrode G and a nitride layer with a thickness of approximately 50 nm is applied thereon.
  • the nitride layer is structured into a hard mask H by means of a photomask technique, which is used as a mask for structuring the gate electrode G after the photoresist mask has been removed.
  • the gate electrodes for rows of memory cells are structured as strips along an intended bit line.
  • the etching of the polysilicon ends on the second boundary layer C.
  • the intermediate product shown in cross section in FIG. 1 is thus produced.
  • FIG. 1b A possible alternative is shown in cross section in FIG. 1b, in which the etching (preferably a dry etching) is continued down to the first boundary layer A.
  • the etching layer is B Al 2 0 3
  • this material can e.g. B. with chlorine-containing or bromine-containing gases.
  • a spacer layer is then applied, which is preferably an oxide with a thickness of 40 nm.
  • the spacer elements Sp (FIG. 2) are produced therefrom in a manner known per se by anisotropic etching of the layer initially present with a uniform thickness.
  • dopant is then introduced for the regions of source 1 and drain 2. If the semiconductor material or a trough formed in the semiconductor material is first doped in a p-type manner, then an n + bit line implantation takes place, e.g. B. by introducing arsenic. As a result, an area provided as a channel area 3 is present between the source area 1 and the drain area 2.
  • the three-layer structure is then removed to the side of the spacer elements Sp. B. can be done using RIE (Reactive Ion Etching).
  • the etching layer B is then selectively etched laterally to the boundary layers A, C, preferably wet-chemically, and is thus etched to a depth below the second boundary layer C that can be determined via the etching rate.
  • the boundary layers are Si0 2 and the etching layer is Al 2 0 3
  • the Al 2 0 3 can still be selectively etched to the oxide of the boundary layers after a temperature treatment of just above 800 ° C. with H 3 PO 4 (phosphoric acid).
  • the etching rate strongly depends on the respective temperature treatment of the Al 2 0 3 .
  • a typical etching rate of approx. 5 nm per minute can be used for the process management provided here.
  • the result of this process step is shown in cross section in FIG. 2.
  • the etched-out areas 4 can be seen there, while only the remaining portion B 'of the etching layer
  • FIG. 2a shows an alternative in which, in accordance with the cross section of FIG. 1b, the first boundary layer A is initially still present over the entire area in the area provided for the memory cells.
  • the material which is provided for the storage layer is then deposited onto the structure shown in FIG. 2, so that the structure shown in cross section in FIG. 3 results.
  • the material D of this layer is present on the upper side in an approximately uniform thickness, while respective portions between the first boundary layer A and the second boundary layer C fill the previously etched areas of the etching layer. These portions of the material D present between the boundary layers form the storage layer D '.
  • the storage layer D ' is preferably nitride (Si 3 N 4 ), and the material D is preferably deposited by means of LPCVD (Low Pressure Chemical Vapor Deposition). Depending on the intended use of the memory cell, the manufacturing process is continued accordingly.
  • This example provides a memory cell provided for a virtual ground NOR architecture.
  • material D is first removed in the area between the memory cells of a memory cell arrangement, ie above the source areas and drain areas.
  • a nitride is e.g. B. etched so that, depending on the etching time, a spacer D (see FIG. 4) may remain on the flanks of the gate electrodes.
  • Metal is then deposited onto the semiconductor material for self-aligned siliconization, preferably titanium or cobalt. Siliconization is initiated by a tempering step.
  • the non-siliconized metal is then removed.
  • the metal provided for bit line 5 is deposited between the gate electrodes of adjacent memory cells.
  • an oxide is deposited, e.g. B. TEOS, and planarized, e.g. B. with RIE.
  • the nitride of the hard mask is preferably removed by wet chemical means (eg using hot phosphoric acid).
  • an oxide layer 6 is present on each of the bit lines 5, and the upper sides of the gate electrodes G are exposed.
  • a layer or layer sequence is deposited thereon and structured as a word line.
  • This layer sequence is e.g. B. a polysilicon layer 7 and a metal 8 deposited thereon, preferably WSi.
  • the structuring of the word lines can again be done using a hard mask, e.g. B. made of nitride.
  • This hard mask is structured as usual using a photo mask technique.
  • there are further method steps which are known per se and with which the individual components of the memory cells and the control periphery are electrically connected.
  • the gate electrodes G are also removed in areas parallel to the word lines, ie in front of and behind the plane of the drawing in FIG. 5, so that the individual memory cells are also separated from one another in the direction of the bit lines 5.
  • the polysilicon can be etched with high selectivity to the oxide of the second confinement layer C.
  • An anti-punch implantation can also be introduced between the word lines, possibly using a photomask technique.
  • the first delimitation layer A is not etched back onto the area occupied by the gate electrode and the spacing elements Sp, something results in accordance with FIG. 3a after the application of the material D intended for the storage layer modified structure.
  • the first boundary layer A can be removed in a subsequent method step, preferably after etching back the material D of the storage layer, to the side of the storage cell.
  • this material D is preferably returned anisotropically etches so that only the storage layer D 'and possibly narrow spacers remain on the flanks of the gate electrode.
  • the layer provided for the spacer elements is first deposited over the entire surface and then anisotropically etched back to form the spacer elements Sp shown in cross section in FIG. 3b. The other method steps described can then follow in principle in the same way.

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Abstract

Die Speicherzelle umfasst einen Source-Bereich (1) und einen Drain-Bereich (2) in Halbleitermaterial und über einem dazwischen vorgesehenen Kanalbereich eine dreilagige Schichtstruktur mit einer Speicherschicht (D') zwischen Begrenzungsschichten (A, C) und einer darauf angeordneten Gate-Elektrode (G), wobei die Speicherschicht über dem Kanalbereich durch eine Ätzschicht (B') aus Al2O3 ersetzt ist. Bei der Herstellung wird die Ätzschicht lateral ausgeätzt und so die zweite Begrenzungsschicht (C) unterätzt. Die entstehenden Zwischenräume werden mit dem Material (D) der Speicherschicht (D') gefüllt. Das Anbringen geeigneter Spacer ermöglicht es, die Abmessungen der Speicherzelle zu definieren.

Description

Beschreibung
Verfahren zur Herstellung und Aufbau einer Speicherzelle
Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Speicherzelle eines EEPROM und einen Aufbau einer solchen Speicherzelle.
Eines der wichtigsten Entwicklungsziele der Halbleiterspeichertechnologie besteht in der Ausführung immer kleinerer Speicherzellen, d. h. in der Verwendung immer kleinerer Siliziumflächen pro gespeicherter Informationseinheit (Bit) . Dabei tritt das Problem auf, dass zum einen die räumliche Ausdehnung der In einer dielektrischen Speicherschicht gefangenen (trapped) Ladung, die ca. 40 nm beträgt, relativ zur abnehmenden effektiven Kanallänge des Speichertransistors immer größer wird und zum anderen die gespeicherte Ladung mit zunehmender Zahl der Schreib- und Löschzyklen dazu tendiert, auseinander zu diffundieren. Vorteilhaft für die angestrebte Miniaturisierung ist außerdem, wenn es gelingt, die erforderliche Source-Drain-Spannung für den Betrieb der Speicherzelle zu reduzieren. Diese Spannung ist zumindest bei einer Programmierung durch CHE (Channel Hot Electron) weitgehend durch materialspezifische Eigenschaften wie die elektrische Barrierenhöhe vorgegeben. Sie beträgt bei der gebräuchlichen Schichtkombination von Si02/Si3N4/Siθ2 ca. 3,1 eV. Eine Reduzierung durch geeignete neue Schichtkombinationen wird deshalb angestrebt .
Eine Speicherzelle, wie sie im Folgenden beschrieben wird, ist für Stand-alone-Anwendungen und für so genannte Embedded- Anwendungen geeignet. Speicherzellen mit einer dielektrischen Haftschicht als Speicherschicht sind an sich bekannt. Auch die nachfolgend beschriebene erfindungsgemäße Speicherzelle besitzt einen Schichtaufbau, der eine dielektrische Haftschicht als Speicherschicht umfasst. Derartige Speicherzellen können z. B. in einer an sich bekannten Virtual-Ground-NOR- Architektur oder in einer Common-Ground-NOR-Architektur eingesetzt werden. Sie können z. B. mit Channel Hot Electrons programmiert und mit Hot Holes gelöscht werden.
Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung und einen Aufbau einer Speicherzelle eines EEPROM anzugeben, womit eine weitere Miniaturisierung der Speicher möglich ist .
Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruchs 1 bzw. mit der Speicherzelle mit den Merkmalen des Anspruchs 7 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
Die Speicherzelle umfasst einen Source-Bereich und einen Drain-Bereich in Halbleitermaterial und über einem dazwischen vorgesehenen Kanalbereich eine dreilagige Schichtstruktur mit einer Speicherschicht zwischen Begrenzungsschichten und einer darauf angeordneten Gate-Elektrode, wobei die Speicherschicht über dem Kanalbereich unterbrochen und durch eine Ätzschicht aus vorzugsweise A1203 ersetzt ist. Bei der Herstellung wird eine dreilagige SchichtStruktur aus einer ersten Begrenzungs- schicht, die vorzugsweise Siliziumdioxid ist, einer Ätzschicht, die vorzugsweise Al203 ist, und einer zweiten Begrenzungsschicht, die vorzugsweise ebenfalls Si02 ist, aufgebracht. Die Begrenzungsschichten können bei bevorzugten Ausführungsformen statt dessen auch Zirkonsilikat oder Hafniumsilikat sein.
Die mittlere Schicht wird von den Bereichen von Source und Drain her kommend jeweils lateral ausgeätzt, so dass die zweite Begrenzungsschicht unterätzt wird. Die so entstehenden Zwischenräume werden mit dem für die Speicherschicht vorgesehenen Material, vorzugsweise Siliziumnitrid, gefüllt. Das Anbringen geeigneter Distanzelemente (Spacer) ermöglicht es, die Abmessungen der Speicherzelle in vorgesehener Weise zu definieren. Es folgt eine genauere Beschreibung von Beispielen des Herstellungsverfahrens und bevorzugter Ausgestaltungen der Speicherzelle anhand der Figuren 1 bis 5, 2a, 2b und la bis 3b.
Die Figuren 1 bis 5 zeigen Querschnitte von Zwischenprodukten eines bevorzugten Herstellungsverfahrens .
Die Figuren 2a und 3a zeigen Alternativen zu den Figuren 2 und 3.
Die Figuren lb, 2b und 3b zeigen Alternativen zu den Figuren 1, 2 bzw. 3.
Bevorzugte Ausführungsformen des Verfahrens werden jetzt anhand dieser Figuren beschrieben, aus denen sich auch die bevorzugten Ausführungsbeispiele der fertig gestellten Speicherzelle ergeben. Der Herstellungsprozess beginnt mit üblichen Verfahrensschritten, z. B. einer CMOS-Technologie. Zunächst erfolgt eine Isolation des aktiven Bereiches mittels STI (Shallow Trench Isolation) . Es wird eine Pad-Oxidschicht aufgewachsen und eine Pad-Nitridschicht abgeschieden. Mittels einer Fotomaskentechnik werden die für die STI vorgesehenen Gräben geätzt, die anschließend mit Oxiden gefüllt werden. Geeignete Maßnahmen zur Planarisierung, wie z. B. CMP (Chemical Mechanical Polishing) , schließen sich an. Das Pad-Nitrid wird geätzt, und es werden die für die CMOS-Bauelemente erforderlichen p-Wannen und n-Wannen durch Einbringen von Dotierstoff ausgebildet. In diesem Schritt werden auch die für die Herstellung der Speicherzellen erforderlichen dotierten Bereiche, mit Ausnahme der Source-Bereiche und Drain-Bereiche, hergestellt. Das geschieht wie üblich durch eine maskierte Implantation von Bor und Phosphor und anschließende Ausheilung der Dotierungen. Damit wird eine an sich bekannte Vorbehandlung des Halbleiterwafers abgeschlossen. Zur Herstellung der Speicherzellen wird nun zunächst das Streuoxid (Pad-Oxidschicht) entfernt. Es wird eine erfindungsgemäße dreilagige Schichtstruktur zunächst ganzflächig abgeschieden. In der Figur 1 ist ein Substrat S (ein Halbleiterkörper oder ein Substrat mit einer darauf aufgebrachten Halbleiterschichtfolge) im Querschnitt dargestellt, auf das die nachfolgend beschriebenen Schichten aufgebracht werden. Zunächst wird eine als erste Begrenzungsschicht A vorgesehene Schicht abgeschieden, vorzugsweise in einer Dicke, die äquivalent ist einer Oxidschicht von etwa 5 nm. Diese Schicht kann z. B. ein thermisch erzeugtes Si02, Zirkonsilikat oder Hafniumsilikat sein. Eine Zirkonsilikatschicht oder eine Hafniumsilikatschicht wird hier vorzugsweise mittels ALD (Atomic Layer Deposition) hergestellt.
Darauf wird ebenfalls ganzflächig eine als Ätzschicht B vorgesehene Schicht, vorzugsweise aus Al203 und vorzugsweise ebenfalls mittels ALD abgeschieden. Darauf folgt eine zweite Begrenzungsschicht C mit einer Dicke, die äquivalent ist einer Oxidschicht von etwa 10 nm, wobei diese zweite Begrenzungsschicht C vorzugsweise aus demselben Material hergestellt wird wie die erste Begrenzungsschicht A. Die zweite Begrenzungsschicht C ist in diesem Fall also ebenfalls Si02, vorzugsweise mittels ALD aufgebrachtes Zirkonsilikat oder vorzugsweise mittels ALD aufgebrachtes Hafniumsilikat.
Wenn diese Schichten zunächst ganzflächig aufgebracht worden sind, werden die Schichten in einem für CMOS-Bauelemente vorgesehenen Bereich des Substrats mittels einer Maskentechnik entfernt, wozu HF (Flusssäure) verwendet werden kann. Falls die dielektrischen Eigenschaften dieser dreilagigen Struktur für eine Funktion als Gate-Dielektrikum nicht ausreichen, wird vorzugsweise eigens ein gesondertes Gate-Oxid oder auch mehrere Gate-Oxide nacheinander aufgewachsen, womit eventuell die Eigenschaften der dreilagigen Schichtstruktur beeinflusst werden, was gegebenenfalls bei der Dimensionierung der Schichten entsprechend zu berücksichtigen ist . Es wird dann als Gate-Elektrode G vorzugsweise Polysilizium in einer Stärke von 80 nm abgeschieden und darauf eine Nitridschicht in einer Dicke von etwa 50 nm auf ebracht. Mittels einer Fotomaskentechnik wird die Nitridschicht zu einer Hartmaske H strukturiert, die nach dem Entfernen der Fotolackmaske als Maske zur Strukturierung der Gate-Elektrode G verwendet wird.
Zunächst werden die Gate-Elektroden für Reihen von Speicherzellen längs einer vorgesehenen Bitleitung als Streifen strukturiert. Die Ätzung des Polysiliziums endet auf der zweiten Begrenzungsschicht C. Damit wird das in der Figur 1 im Querschnitt dargestellte Zwischenprodukt hergestellt .
Eine mögliche Alternative ist in der Figur lb im Querschnitt dargestellt, bei der die Ätzung (vorzugsweise eine Trockenätzung) bis hinab zur ersten Begrenzungsschicht A fortgesetzt wird. Falls die Ätzschicht B Al203 ist, kann dieses Material z. B. mit chlorhaltigen oder bromhaltigen Gasen entfernt werden.
Gemäß der zunächst beschriebenen Variante der Figuren 1 bis 3 wird dann eine Spacer-Schicht aufgebracht, die vorzugsweise ein Oxid mit einer Dicke von 40 nm ist. Daraus werden die Distanzelemente Sp (Figur 2) in einer an sich bekannten Weise durch anisotropes Ätzen der zunächst in gleichmäßiger Stärke vorhandenen Schicht hergestellt. Unter Verwendung der Gate- Elektrode mit den beidseitig hergestellten Distanzelementen wird dann Dotierstoff für die Bereiche von Source 1 und Drain 2 eingebracht. Falls das Halbleitermaterial oder eine in dem Halbleitermaterial ausgebildete Wanne zunächst p-leitend dotiert ist, erfolgt hierbei eine n+-Bitleitungsimplantation, z. B. durch Einbringen von Arsen. Zwischen dem Source-Bereich 1 und dem Drain-Bereich 2 ist als Ergebnis ein als Kanalbereich 3 vorgesehener Bereich vorhanden. Es wird dann die dreilagige Schichtstruktur seitlich der Distanzelemente Sp entfernt, was z. B. mittels RIE (Reactive Ion Etching) geschehen kann. Die Ätzschicht B wird dann selektiv zu den Begrenzungsschichten A, C lateral geätzt, vorzugsweise nasschemisch, und so bis zu einer über die Ätzrate bestimmbaren Tiefe unter der zweiten Begrenzungsschicht C ausgeätzt. Falls die Begrenzungsschichten Si02 sind und die Ätzschicht Al203 ist, kann das Al203 nach einer Temperaturbehandlung von knapp über 800°C mit H3PO4 (Phosphorsäure) noch selektiv zum Oxid der Begrenzungsschichten geätzt werden. Die Ätzrate hängt stark von der jeweiligen Temperaturbehandlung des Al203 ab. Für die hier vorgesehene Prozessführung kann eine typische Ätzrate von ca. 5 nm pro Minute angesetzt werden. Das Resultat dieses Verfahrensschrittes ist im Querschnitt i-n der Figur 2 dargestellt. Es sind dort die ausgeätzten Bereiche 4 erkennbar, während von der Ätzschicht nur noch der Restanteil B' vorhanden ist.
In der Figur 2a ist eine Alternative dargestellt, bei der entsprechend dem Querschnitt der Figur lb die erste Begrenzungsschicht A in dem für die Speicherzellen vorgesehenen Bereich zunächst noch ganzflächig vorhanden ist .
Anschließend wird das Material, das für die Speicherschicht vorgesehen ist, auf die in der Figur 2 dargestellte Struktur abgeschieden, so dass sich die in der Figur 3 im Querschnitt dargestellte Struktur ergibt. Das Material D dieser Schicht ist hier auf der Oberseite in etwa gleichmäßiger Dicke vorhanden, während jeweilige Anteile zwischen der ersten Begrenzungsschicht A und der zweiten BegrenzungsSchicht C die zuvor ausgeätzten Bereiche der Ätzschicht ausfüllen. Diese zwischen den Begrenzungsschichten vorhandenen Anteile des Materials D bilden die Speicherschicht D'. Die Speicherschicht D' ist vorzugsweise Nitrid (Si3N4) , und das Material D wird vorzugsweise mittels LPCVD (Low Pressure Chemical Vapor Deposition) abgeschieden. Je nach der vorgesehenen Anwendung der Speicherzelle wird der Herstellungsprozess entsprechend fortgesetzt. Da die übrigen Verfahrensschritte den an sich bekannten Verf hrensschritten zur Herstellung eines Halbleiterspeichers entsprechen, wird hier zur Vervollständigung der Beschreibung als Beispiel nur eine mögliche Ausgestaltung anhand der Figuren 4 und 5 weiter beschrieben. Dieses Beispiel liefert eine für eine Virtual- Ground-NOR-Architektur vorgesehene Speicherzelle. Dazu wird zunächst im Bereich zwischen den Speicherzellen einer Speicherzellenanordnung, d. h. über den Source-Bereichen und Drain-Bereichen, das Material D entfernt. Ein Nitrid wird z. B. geätzt, so dass je nach Ätzzeit gegebenenfalls ein Spacer D (siehe Figur 4) an den Flanken der Gate-Elektroden stehen bleibt. Dann wird Metall für eine selbstjustierte Si- lizierung auf das Halbleitermaterial abgeschieden, vorzugsweise Titan oder Kobalt. Die Silizierung wird durch einen Temperschritt eingeleitet. Danach wird das nicht silizierte Metall entfernt. Zwischen die Gate-Elektroden benachbarter Speicherzellen wird das für die Bitleitung 5 vorgesehene Metall abgeschieden. Danach wird ein Oxid abgeschieden, z. B. TEOS, und planarisiert, z. B. mit RIE. Das Nitrid der Hart- maske wird vorzugsweise nasschemisch entfernt (z. B. mit heißer Phosphorsäure) .
Wie in der Figur 5 im Querschnitt dargestellt ist, ist nach der Planarisierung und der Entfernung der Hartmaske je eine Oxidschicht 6 auf den Bitleitungen 5 vorhanden, und die Oberseiten der Gate-Elektroden G sind freigelegt. Darauf wird eine Schicht oder Schichtfolge abgeschieden und als Wortleitung strukturiert. Diese Schichtfolge ist z. B. eine Polysilizium- schicht 7 und ein darauf abgeschiedenes Metall 8, vorzugsweise WSi. Die Strukturierung der Wortleitungen kann wieder mittels einer Hartmaske, z. B. aus Nitrid, erfolgen. Diese Hart- maske wird wie üblich mittels einer Fotomaskentechnik strukturiert . Außerdem erfolgen weitere Verfahrensschritte, die an sich bekannt sind und mit denen die einzelnen Komponenten der Speicherzellen und der Ansteuerperipherie elektrisch angeschlossen werden. Bei der Strukturierung der Wortleitungen werden auch die Gate-Elektroden G in Bereichen parallel zu den Wortleitungen, d. h. vor und hinter der Zeichenebene der Figur 5, entfernt, so dass auch in der Richtung der Bitleitungen 5 die einzelnen Speicherzellen voneinander getrennt sind. Das Poly- silizium kann mit hoher Selektivität zu dem Oxid der zweiten Begrenzungsschicht C geätzt werden. Es kann auch eine Anti- Punch-Implantation zwischen den Wortleitungen, eventuell mittels einer Fotomaskentechnik, eingebracht werden. Es folgen noch weitere Schritte zum Aufbau der Transistoren wie: Gate- Reoxidation, Herstellen von Nitrid-Spacern und/oder Oxid- Spacern, LDD-Implantationen und HDD-Implantationen und Abscheiden von Nitrid als Passivierung sowie von BPSG (Borphosphorsilikatglas) und anschließende Planarisierung mit CMP. Die Herstellung und Füllung der Kontaktlöcher und der Metallisierung zur Verdrahtung sowie das Aufbringen der übrigen Passivierung kann wie bekannt vorgenommen werden.
Wenn entsprechend der Figur 2a die erste Begrenzungsschicht A nicht auf den von der Gate-Elektrode und den Distanz-Elementen Sp eingenommenen Bereich rückgeätzt wird, ergibt sich entsprechend der Figur 3a nach dem Aufbringen des Materials D, das für die Speicherschicht vorgesehen ist, ein etwas abgewandelter Aufbau. Die erste Begrenzungsschicht A kann in einem nachfolgenden Verfahrensschritt, vorzugsweise nach dem Rückätzen des Materials D der Speicherschicht, seitlich der Speicherzelle entfernt werden.
Ausgehend von der Struktur, die im Querschnitt in der Figur lb dargestellt ist, ist es auch möglich, bereits vor dem Herstellen der Distanzelemente die Ätzschicht B lateral auszuätzen und das Material D, das für die Speicherschicht D' vorgesehen ist, aufzubringen. Entsprechend dem Querschnitt der Figur 2b wird dieses Material D vorzugsweise anisotrop rückge- ätzt, so dass nur die Speicherschicht D' und allenfalls schmale Spacer an den Flanken der Gate-Elektrode zurückbleiben. Erst dann wird bei dieser Variante des Herstellungsverfahrens die für die Distanzelemente vorgesehene Schicht zunächst ganzflächig abgeschieden und dann zur Ausbildung der in der Figur 3b im Querschnitt dargestellten Distanzelemente Sp anisotrop rückgeätzt. Die übrigen beschriebenen Verfahrensschritte können sich dann im Prinzip gleichartig anschließen.
Bezugszeichenliste
1 Source-Bereich
2 Drain-Bereich
3 Kanalbereich
4 ausgeätzter Bereich
5 Bitleitung
6 Oxidschicht
7 Polysiliziumschicht
8 Metall
A erste Begrenzungsschicht
B Ätzschicht
B' Restanteil der Ätzschicht
C zweite Begrenzungsschicht
D Material der Speicherschicht
D ' Speicherschicht
G Gate-Elektrode
H Hartmaske
S Substrat
Sp Distanzelement

Claims

Patentansprüche
1. Verfahren zur Herstellung einer Speicherzelle eines EEPROM, bei dem
- ein Source-Bereich (1) und ein Drain-Bereich (2) in Halbleitermaterial ausgebildet werden und
- über einem dazwischen vorgesehenen Kanalbereich (3) eine dreilagige Schichtstruktur mit einer Speicherschicht (D1) zwischen Begrenzungsschichten (A, C) und eine Gate-Elektrode (G) aufgebracht werden, d a d u r c h g e k e n n z e i c h n e t , dass in einem ersten Schritt auf eine Oberseite eines Halbleiterkörpers (S) oder einer Halbleiterschicht eine erste Begrenzungsschicht (A) , eine Ätzschicht (B) aus einem bezüglich des Materials der ersten Begrenzungsschicht (A) selektiv ätzbaren Material und eine zweite Begrenzungsschicht (C) , bezüglich der das Material der Ätzschicht (B) ebenfalls selektiv ätzbar ist, und eine Gate-Elektrode (G) aufgebracht werden, in einem zweiten Schritt zumindest die zweite Begrenzungs- schicht (C) und die Ätzschicht (B) außerhalb eines für die Speicherzelle vorgesehenen Bereiches entfernt werden, in einem dritten Schritt Anteile der Ätzschicht (B) durch einen lateral erfolgenden Ätzangriff unter der zweiten Begrenzungsschicht (C) selektiv entfernt werden, so dass von der Ätzschicht nur ein Restanteil (B1) über dem Kanalbereich zwischen dem Source-Bereich und dem Drain-Bereich verbleibt, in einem vierten Schritt zumindest diejenigen Bereiche unter der zweiten Begrenzungsschicht (C) , in denen das Material der Ätzschicht (B) entfernt wurde, mit dem Material der vorgesehenen Speicherschicht (D1) gefüllt werden und in einem fünften Schritt sich weitere Verfahrensschritte zum elektrischen Anschluss der Speicherzelle anschließen.
2. Verfahren nach Anspruch 1, bei dem in dem zweiten Schritt auf den beiden dem Source-Bereich bzw. dem Drain-Bereich zugewandten Seiten der Gate-Elektrode (G) zunächst Distanzelemente (Sp) hergestellt werden, die eine vorgesehene laterale Ausdehnung der dreilagigen Schichtstruktur festlegen, und die zweite Begrenzungsschicht (C) , die Ätzschicht (B) und die erste Begrenzungsschicht (A) außerhalb des von der Gate-Elektrode (G) und den Distanzelementen (Sp) bedeckten Bereiches entfernt werden.
3. Verfahren nach Anspruch 1, bei dem in dem zweiten Schritt auf den beiden dem Source-Bereich bzw. dem Drain-Bereich zugewandten Seiten der Gate-Elektrode (G) zunächst Distanzelemente (Sp) hergestellt werden, die eine vorgesehene laterale Ausdehnung der zweiten Begrenzungs- schicht (C) festlegen, und die zweite Begrenzungsschicht (C) und die Ätzschicht (B) außerhalb des von der Gate-Elektrode (G) und den Distanzelementen (Sp) bedeckten Bereichs entfernt werden.
4. Verfahren nach Anspruch 1, bei dem in dem zweiten Schritt die zweite Begrenzungsschicht (C) und die Ätzschicht (B) außerhalb des von der Gate-Elektrode (G) bedeckten Bereichs entfernt werden und zwischen dem vierten und dem fünften Schritt auf den beiden dem Source-Bereich bzw. dem Drain-Bereich zugewandten Seiten der Gate-Elektrode (G) Distanzelemente (Sp) hergestellt werden.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem die erste Begrenzungsschicht (A) aus Si02, Zirkonsilikat oder
Hafniumsilikat hergestellt wird, die Ätzschicht A1203 ist und die zweite Begrenzungsschicht (C) aus Si02, Zirkonsilikat oder Hafniumsilikat hergestellt wird.
6. Verfahren nach Anspruch 5, bei dem die Begrenzungsschichten (A, C) Zirkonsilikat oder Hafniumsilikat sind, die durch ALD (Atomic Layer Deposition) hergestellt werden.
7. Speicherzelle eines EEPROM, bei der ein Source-Bereich (1) und ein Drain-Bereich (2) in Halbleitermaterial angeordnet sind und über einem dazwischen vorgesehenen Kanalbereich (3) eine dreilagige Schichtstruktur mit einer Speicherschicht (D1) zwischen Begrenzungsschichten (A, C) und darauf eine Gate- Elektrode (G) vorhanden sind, d a d u r c h g e k e n n z e i c h n e t , dass die Speicherschicht (D ' ) über dem Kanalbereich (3) durch einen zwischen den Begrenzungsschichten (A, C) angeordneten Bereich aus Al203 unterbrochen ist .
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