TWI251307B - Memory cell fabrication method and memory cell configuration - Google Patents

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TWI251307B
TWI251307B TW092101748A TW92101748A TWI251307B TW I251307 B TWI251307 B TW I251307B TW 092101748 A TW092101748 A TW 092101748A TW 92101748 A TW92101748 A TW 92101748A TW I251307 B TWI251307 B TW I251307B
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Veronika Polei
Josef Willer
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Infineon Technologies Ag
Infineon Technologies Flash Gm
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Description

1251307 1^92101748 _ 修正 五、發明說明(1) 發明背景 發明領域 本發明係關於一種EEPR0M記憶胞元(memory cell)之製 造方法及此種記憶胞元之構形。 半導體記憶體技術的最重要發展目標中有一者是實現極· 小的記憶胞元,亦即,使用非常小的每一被儲存資訊單位 (位元,b i t )的矽區域。另一方面,此問題產生受陷在介電層, 的電子的空間延伸,其大約是40nm,相對於降低記憶電晶體 之有效通道長度變得越來越大,且另一方面,當寫入及抹除· 週期的次數增加時,被儲存的電荷有擴散開的傾向。此外, 如果降低記憶胞元操作所需之源-汲(s 〇 u r c e - d r a丨n)極電 壓’將有益於縮小化的努力。此電壓,至少在以 CHECChannel Hot Electron,通道熱電子)程式化的情況 中’大部份由材料固有特性,例如電子壁壘高度 (electrical barrier height),而被預先決定。對一般
SiO/SiN/SiO妁組合層而言大約是3· leV。因此想尋找經由 適合的新層組合而達成降低。 以下所描述的記憶胞元的種類適合獨立(stand —alQng) 應用以及所謂的嵌入(embedded)應用。具有做為儲存層之介 電黏著層的記憶胞元本身係為已知。依據以下所描述^本發 明之圮憶胞兀具有一層結構,該層結構包括一做為儲存層之 介電層。此種記憶胞元可被使用於,例如,虛擬接地N〇g架 構,係屬已知。它們可藉由, ^
1251307 _年月 日 修正 五、發明說明(2) 例如,通道熱電子,而被程式化及被熱電洞(h〇le)抹除。 發明綜合說明 因此本發明之 憶胞元構形 的缺失,且其說明 記憶胞兀之 基於前 EEPR0M記憶 一源極區域及一汲極 及 藉由以下步驟施 位於邊界層之間之_ 極: 於第一 一第一邊界 此該蝕刻層 料及該第二 其可克 結構。 述及其它 目的在於提供一種製造方法及E EPROM記 服上述已知裝置及此種一般型態之方法 種可進一步縮小記憶體之製造方法及一 目的,依據本發明提供一種製造一 法。此 區域,其二者之間具有一通道區域;以 胞兀之方法。此方法包括:於半導體材料上形成| 力口一三 儲存層 步驟 於一半導 層,一蝕 之一材料 於一第二步驟, 區域外部 三步驟, 性地移除 該汲極區 胞元用之一 於一第 腐蝕有選擇 源極區域與 刻層, 可有選 一材料 移除至 , 藉由該 該钱刻 域之間 層的層結構,該三層的結構具有 以及位於該通道區域之上之一閘 體材料(體或半導體層)上側施加 一第二邊界層,以及一閘極,藉 擇性地相對該第一邊界層之一材 被蝕刻; 少該第二層及該蝕刻層至該記憶 第二邊界層下方之側邊有效蝕刻 層之部份以形成該蝕刻層位於該 之通道區域上之殘餘部
1251307 __t#u 92101748 五、發明說明(3) 年月曰 修正 份; 於一第四步驟,填充一儲存層用之材料於至少蝕刻層材 料被移除之該第二邊界層以下之區域;以及接著進行電連接 所產生之記憶胞元之後續方法步驟。 依據本發明額外的特徵,此第二步驟包括分別製造間隔· 元件於面對該源極區域與該汲極區域之閘極的二側上,此等 間隔元件定義該三層的層結構之一突出的側邊延伸,並移除 該第二邊界層,該蝕刻層,及該第一邊界層於被該閘極及該 間隔元件覆蓋之區域之外。 依據本發明之另一實施例,此第二步驟包括分別製造間❸ 隔元件於面對該源極區域與該汲極區域之閘極的二側上,此’ 等間隔元件定義該三層的層結構之一突出的側邊延伸,並移' 除該第二邊界層以及該蝕刻層於被該閘極及該間隔元件覆蓋 之區域之外。 依據本發明之又一實施例,此第二步驟包括移除該第二 邊界層以及該蝕刻層於被該閘極覆蓋之區域外,且於該第四 與第五步驟之間,分別製造間隔元件於面對該源極區域與該 汲極區域之閘極的二側上。 酸結 依據本發明之一附加特徵,該第一邊界層係由S i 0 2, (zirconium silicate),或矽酸铪(hafnium silica ;> 所製成,該蝕刻層包括A 1 2〇 3,而該第二邊界層係由S i 0 2,矽 酸锆(zirconium silicate),或矽酸铪(hafnium silicate) 所製成。 依據本發明之一附加的特徵,該等邊界層係以原子層
第8頁 1251307 _案號 92101748 . 年 >、發明說明(4) 沉積(atomic layer deposition,ALD)處理由矽酸锆 (zirconium silicate),或石夕酸給(hafnium silicate)所製 成。 基於以上或其它目的,本發明亦提供一 EEPR0M之一記憶 典元’包括· 一半導體材料,於其中形成一源極區域及一汲極區域; 一通道區域位於該源極區域與該汲極區域之間; 一三層的層結構形成於該通道區域之上以及一閘極位於 该層結構之上,該層結構具有複數邊界層及位於該等邊界層 么間之一儲存層;以及 位於該通道層之上該等邊界層之間由A 1 2〇所形成之一儲 ;^層中斷。 換言之’此5己憶胞元包括在半導體材料中之一源極區域 一及極區域’以及於邊源極區域與該沒極區域之間之一通 遒區之上具有一三層的層結構,該層結構具有一位於該等邊 界層之間之儲存層以及一閘極電極設置於其上,該儲存層於 該通道區域之上被中斷並由以A 1 2〇所製程之一钱刻層所取 代。於製造過程中,一三層的層結構,包括一第一邊界層, 其較好以矽氧化物製成,一蝕刻層,其較好以A】〇邈丄曰 及-第二邊界層,其較好也以Si〇叛成,被施加VTU 施例中,該等邊界層另一種選擇可為矽酸鍅或石夕酸給。 於每一情況中中間層從源極及汲極區域被側向:刻
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修正 五 掉 產 、發明說明(5) ,因此第二邊界層係被切除 生之中間空間被填入儲存岸用=(undercut)。於此方式所 silicon nitride)。此適合曰 村料’較好是石夕氮化物 元之尺寸可以以預想的方式σ被定0義搞元件的提供使得記憶胞 其它可視為本發明特徵 以描述。 特徵於所附申請專利範圍中予 雖然本發明於此以一記愔一 述之實施例,但並非用以限^ ^ =之製造及構形為說明及描 Α在不脫Μ夫八卩pr i 本I明於所描述之細節中,因 為在不脫離本發明之精神及在盥主 ^ 'V? ΠΓ ^ ^ ^ '、甲6月專利範圍4效之範圍的 匱况下存在夕種修改及結構改變。 4 然而,本發明之結構及操作 蔣你以ΠΓ蛀—奋Μ , 铞作方法以及其它的目的及益處 紐 、疋貫靶例之描述結合所附圖式而提供最佳之了 解0 * 記憶胞兀之製造方法及較佳構形之特定實施例將參照第 1至5圖’第2Α,3Α及1Β至3Β圖而於下文被詳細描述。 較佳實施例詳細說明 首先參照圖式結構之細節,尤其是參照第1至5圖之第一 實施例,本方法之較佳實施例將參照圖式及較佳實施例而為 描述,且完整的記憶胞元之較佳實施例也於圖式中顯現。此册 製程開始於慣用的方法步驟,例如CMOS製程技術。首先,此 主動區域被STI(Shallow Trench Isolation,淺溝槽隔離)所 隔離。成長一氧化墊並沉積一
第10頁 1251307 案號 92101748 曰 五、發明說明(6) 修正 氮化物墊。為STI所提供之溝槽藉由光罩技術而被蝕 此等溝槽實際上被填充氧化物。接著進行適合的 χ · 整,例如 CMP (Che mi cal Mechanical Pol ishin ^ ^ 化調 光)。該氮化物墊被蝕刻,而〇^103元件所需之=’121予機械抛 句、p型及n型并驻 由雜質的導入而被形成。記憶胞元製程所需之摻雜區域,曰 了源極區域及汲極區域之外,也於此步驟中姑 ” 藉由一般的硼及磷的罩幕植入及後續的摻雜退火而完 4 包括一個本身為已知之半導體晶圓之預處理。 70 ^ 首先,為製造記憶胞元,遮蔽的氧化物(氧化層墊)於 後移除。依據本發明之一三層之層結構先被沉積於9整個區= 上。第1圖表示將被施加以下所述之層結構之基板s (一半⑽一 體基體或一其上具有半導體層序列之基板)的截面圖。首 先沉積一層被當成第一邊界層A的層,較佳者,其被沉積 至等於約5nm之氧化層的厚度。此層可以為,例如,一熱產 生的Si〇2,矽酸锆(zirconiuin silicate),或石夕酸給 (hafnium si 1 icate)。本實施例中之一矽酸锆層或一石夕酸铪 層車乂好是介由ALD(Atomic Layer Deposition,原子層沉積) 所製成。
之後’做為餘刻層B之層同樣地被沉積於整個區域上, 車^佳者,其包含A 1 2〇 ^且較好是藉由ALD所形成。後者被跟 ,一第二邊界層C,其厚度約等於10nm,此第二邊界層c最好 是由與第一邊界層A相同的材料製成。於本例中,第二邊界 層C同樣較好是藉由A L D所施加之S i 0 2,石夕酸
第11頁 1251307 案號 92101748 曰 修正 五、發明說明(7) 錘,或較好是藉由ALD所施加之矽酸給。 一旦這些層開始被施加於整個區域上’這些層藉由罩幕 技術被從供CMOS元件所使用之基板的區域中移除,為此目的 可使用HF(hydrofluoric acid)。如果此三層結構之層的介 電特性不足以成為閘極介電質的功能,最好是特別成長一分 離閘極氧化物或其它一個接一個的複數閘極氧化層,藉此, 此二層結構之層之特性可能被干擾,如果適合的話,其必須 於形成此等層時被列入考慮。 隨後沉積硼至8 0nir#度做為閘極g,以及厚度約5 0nm之 一氮化物層被施加於其上。使用罩幕技術,此氮化物層被形 成圖案以形成一硬罩篡H,& ^ ^ ^ ^ 更皁参u 於先阻罩幕被移除之後被用以 备成形成閘極圖案G之罩幕。 首先’此閘極沿虛擬之位亓綠址 夕你沾闽也 m凡綠被形成記憶胞元之列所用 之條的圖案。多晶矽之蝕刻於第一 令甚二〜丄 弟一逯界層停止。第1圖所示 之截面之中間產物因此形成。 示α τ 另一可能結構之截面表示於 好是乾餘刻)被持續向下至第二第:Λ:其中’此触刻(最 為Α1 2〇3,此材料可藉由,例如八邊_ 1曰Α為止。如果蝕刻層Β 依據第1至3圖之首先描诚3乳或含漠氣體,而被移除。 其較佳者為—厚度之^變&,隨後施加-間隔層, 圖)係藉由習知方式之非等向物層。此間隔層元件Sp(第2 均勻厚度呈現。使用且有於°蝕刻該層而形成,其初始以一 質隨後被導入源極丨及汲極、=侧製造之間隔元件之閘極,雜 ^區域。如
Ϊ251307 修正 ~~-—^--92101748 五、發明說明(8) =此半導體材料或形成於半導體材料中之井先被摻雜卜導 η型位元線植入於此例中是有效的,例如藉由砷的導 ^ 、因此’被當成通道區域3之區域出現於源極區域1與汲極
區域2之間。此三層的層隨後相對於間隔元件s货皮側向移 除,其可藉由例如,RIE(Reactive i〇n Etching)而完成。 f刻層B隨後相對於邊界層A,〇有選擇性地被側向蝕刻,最好 是化學溼蝕刻,且因此被蝕刻移除至第二邊界層CT方之深 度,其可藉由蝕刻速度而定。如果此邊界層為Si〇雨蝕刻層 為A1 2〇3,此A1 a也可有選擇性地於正好高於8〇〇之熱處理^ 後相對於邊界層氧化物使用H 3P〇4( phosphor ic acid)被蝕 刻。餘刻速率依據個別A 1 2〇熟處理之大範圍而定。此處,為 製粒控制设想,設定大約每分鐘5 n m之钱刻速率是可能的。 此方法步驟之結果以截面的方式表示於第2圖。此處可看出 被蝕刻掉的區域4,而所有蝕刻層剩餘的部份為殘留的部份 第2 A圖表示依據第1 b圖截面之另一實施例,其中該第一 邊界A於初始時依然出現於記憶胞元區域中之整個區域。
之後’儲存層用之材料被沉積於基板上,如第2圖所 示’藉此產生第3圖截面圖所示之結構。於此例中,層的材 料D以適曰的均勻厚度出現於上側,而第一邊界層A與第二邊 界層C之間的個別部份佔滿蝕刻層先前被蝕刻掉之區域。材 料D的這些部份出現在形成儲存層D,之邊界層之間。儲存層 D ’最好是氮化物(S i A 〇,而材料!)最好是由
第13頁 1251307 案號 92101748 月 曰 修正 五、發明說明(9) LPCVD(Low Pressure Chemical Vapor Deposition,低壓化 學氣相沉積)沉積而得。 此製程朝記憶胞元之既定應用方向而繼續進行。既然剩 餘的步驟對應本身為已知之半導體記憶體製程之方法步驟, 為例示之用,僅參考第4及5圖描述一可能構形之細節以完成 此本發明之描述。此例產生虛擬接地N0R架構用之記憶胞 元。為此,材料D首先於一記憶胞元設置之記憶胞元之間的 區域中被移除’亦即,源極區域及沒極區域上方。一氮化物 被,例如蝕刻,依據蝕刻時間而定,如果適合的話,於閘極 側壁上遺留一間隔層!)(參見第4圖)。自動對齊矽化用之金屬 隨後被沉積於半導體材料上,較佳者為鈦或鈷。此矽化藉由 一熱處理步驟而開始。此未矽化金屬隨後被移除。位元線5 用之金屬被沉積於相鄰胞元之間的閘極電極之間。之後,一 氧化層,如TE0S,被沉積,並使用例如RI E,而被平坦化。 此硬罩幕之氮化物最好以濕化學方式(如使用硼酸)被移除。 如第5圖截面所示,於平坦化及硬罩幕之移除之後,=固 別的氧化層6出現於位元線5之上,而閘極g之上側則未被覆 蓋。一層或層序列被沉積於其上並被形成字元線之圖案f。此 層序列為,例如,複晶矽層7,而一金屬層8,較佳二=° ^ W S i ’被沉積於其上。此字元線可被再次使用一硬罩幕、、、如 以氮化物製成,而被形成圖案。此硬罩幕以慣用之, 光罩技術而被形成圖案。 式使$ 此外,進一步的方法步驟被執行,其本身係屬已知,
1251307 _ 案號92101748 年月日 一正____ 五、發明說明(10) 且藉由該等步驟電連接記憶胞元及驅動週邊之個別元件。於 形成字元線之圖案期間,閘極G也於平行於字元線之區域中 被移除,亦即,在第5圖所示平面之前方及後方,因此獨立 的記憶胞元也在字元線5的方向被隔離。多晶矽可以高度選 擇性相對於第二邊界層c之氧化物而被蝕刻。使用光罩技術 -在字元線之間導入一反碰穿佈植(anti_punch implantation)也是可能的。仍有建構電晶體之進一步的步 驟接著進行,例如:閘極再氧化,氮化物間隔層及/或氧化 物間隔層之製造,LDD植入及HDD植入及鈍化之氮化物沉積以 及 BPSG(borophosphorous silicate glass)以及後續藉由着I CMP的平坦化。接觸孔的填滿以及接線用金屬化的製造以及 剩餘的鈍化執行可以已知的方式被執行。 如果,依據第2 A圖,第一邊界層A未被触刻回至閘極電 極及間隔元件Sp所佔用之區域,於儲存層用之材料d的施加 之後依據第3 A圖產生有些改變的結構。第一邊界層a可於之 後的方法步驟中相對記憶胞元被側向移除,最好是於儲存層 之材料D之回|虫刻(e t c h i n g - b a c k )之後。 從第1 B圖所示截面之結構處理,與在間隔元件之製造之 鈾一樣早的時候,側面餘刻掉層B並施加儲存層ρ,用之材料 也疋可能的。依據第2 B圖之截面,該材料d最好被異向回姓 刻,因此所有剩餘的部份為儲存層D,以及閘極電極之側壁上 之最窄間隔。於本製造方法之此變化中,僅於該時該間隔元 件用之層首先被沉積於整個區域上,且隨
1251307 案號92101748 年 月 日 修正
第16頁 1251307 _案號 圖式簡單說明 第1至5圖:係-第2A及3A圖:, 第 1B,2B及 3BSI 元件符號說明 G閘極 B ’蝕刻層殘留, D’儲存層 2汲極區域 5位元線 8金屬層 92101748 .年 月日 較佳製程方法之中間產 第2及3圖之另一實施例 :分別為第1、2與3圖之 A第一邊界層 份 C第二邊界層
Sp隔層元件 3通道區域 6氧化層 修正 之截面圖。 一實施例。 刻層 D材料 1源極區域 4區域 0 7複晶矽層

Claims (1)

1251307 案號 92101748 年 月 曰 修正 六、申請專利範圍 1. 一種製造一 一半導 間之一 EEPROM記憶胞元 體材料中形成一 通道區域;以及 由以下步驟施加一三層的層,其 於 位於其 藉 之一儲存層以及該通道 之方法,包括: 源極區域及一汲極區域,具有 於一第一步驟 層 第二邊 此該餘刻層之一材 界層之一材料被蝕 於一第二 於該記憶胞元之一 以及一閘 地移除 於該汲 部份; 區域, 除;以 接 2·如申 於面對 隔元件 延伸, 於該閘 於一 該第二 極區域 於一 其中該 及 著進行 請專利 該源極 ,該等 並移除 極電極 第三 邊界 及該 料相 刻係 步驟 區域 步驟 層下 源極 層上方 ,施加 極電極 對該第 有選擇 ,移除 之外; ,藉由 方之# 區域之 具有位於邊界層之間 層: 界層,一钱刻層,一 體材料之一上側,藉 之一閘極 一第一邊 於一半導 一邊界層之一材料及該第二邊 性可被蝕 至少該第 刻的; 二邊界層及該餘刻層 刻腐蝕有選擇性 以形成該蝕刻層 側向效用I虫 份, 道區域上方之一殘留 刻層之部 間之該通 第四步驟,填滿該第二邊界層下方之至少該等 I虫刻層之材料係以一儲存層用之材料而被移 電連接所產生之記憶胞元之進一步步驟。 範圍第1項之方法,其中該第二步驟包括分別 區域及該汲極區域之該閘極電極之二側製造間 間隔元件定義該三層的層結構之一凸出之側面 該第二邊界層,該蝕刻層,以及該第一邊界層 及該間隔層所覆蓋之區域外。
第18頁 1251307 __t^_921〇l748 一 年 l 日 修正 _ 六、申請專利範圍 3·如申請專利範圍第1項之方法,其中該第二步驟包括分 別於面對該源極區域及該汲極區域之該閘極電極之二側製 造間隔元件,該等間隔元件定義該第二邊界層之一凸出之 側面延伸’並移除該第二邊界層及該蝕刻層於該閘極電極 及該間隔層所覆蓋之區域外。 4·如申請專利範圍第丨項之方法,其中該第二步驟包括移 除該第二邊界層及該蝕刻層於被該閘極電極覆蓋之區域之 外,且於該第四與第五步驟之間,分別製造間隔元件於該 閘極電極面對該源極區域及該汲極區域之二側邊上。
5.如申請專利範圍第1項之方法,其包括從包含s i 〇 2,矽 酸錯(zirconium silicate),及♦酸給(hafnium silicate)之族群中選擇一材料製造該第一邊界層,製造 Α12〇Α该餘刻層,以及從包含Si〇2,石夕酸錯(zirconium silicate)’及石夕酸給(hafniuin silicate)之族群中選擇 一材料製造該第二邊界層。 4i 6·如申請專利範圍第5項之方法,其包括以原子層沉積 (atomic layer depositi〇n)處理從矽酸錯(2irc〇nium silicate),及石夕酸給(hafnium silicate )之族群中選擇 一材料製造該等邊界層。 7· —種EEPR0M記憶胞元構形,包括: 一半導體材料,於其中形成一源極區域及一汲極區 域; 一通道區域位於該源極區域與該汲極區域之間; 一三層層結構形成於該通道區域之上以及一閘極電極
第19頁 1251307 案號 92101748 年 月 修正 六、申請專利範圍 位於該層結構之上,該層結構具有複數邊界層及位於該等 邊界層之間之一儲存層;以及 一儲存層之一中斷位於該通道層之上,由該等邊界層 之間之一 A 1 20區域所形成。 m
第20頁 1251307 SR 92101748 四、中文發明摘要 曰 修正 記憶元 此 極區域 之上具 層之間 該通道 造中, 除底部 合的間 製造方 記憶胞 ’以及 有一三 之儲存 區域之 該餘刻 。所產 隔元件 (發明名稱:記憶體胞元製造方法及記憶體胞元構形) 法及記憶胞元構形 元包括在半導體材料中之一源極區域及一汲 於該源極區域與該汲極區域之間之一通道區 層的層結構,該層結構具有一位於該等邊界 層以及一閘極電極設置於其上。該儲存層於 上被以A 1 2〇所製成之一蝕刻層所取代。於製 層被側向蝕刻掉,因此該第二邊界層係被切 生之中間空間被填入儲存層用之材料。此適 的提供使得記憶胞元之尺寸之定義為可能。 五、(一)、本案代表圖為:第5圖 (二)、本案代表圖之元件代表符號簡單說明 刻層 C第二邊界層 G閘極 A第一邊界層 B’蝕刻層殘留部份 Sp隔層元件 产:笋文哼,月,要~~· Memory Cell Fabrication Method And Memory Cell Configuration) The memory cell has a source region and a drain region in semi conductor material and, above a 丨 channel region between the source and drain regions, a three-layered layer structure with a storage layer between boundary layers and a gate electrode arranged thereon. The storage layer is replaced above the channel region by an etching layer made of A 1 2 0 3. During fabrication, the etching layer is
第2頁 1251307 _案號92101748 年 月 日 修正 四、中文發明摘要(發明名稱:記憶體胞元製造方法及記憶體胞元構形) D材料 2汲極區域 5位元線 8金屬層 D’儲存層 3通道區域 6氧化層 1源極區域 4區域 7複晶矽層
五、英文發明摘要(發明名稱:Memory Cell Fabrication Method And Memory Cell Configuration)
etched out laterally and the second boundary layer is thus undercut. The resulting interspaces are filled with the material of the storage layer. The provision of suitable spacers makes it possible to define the dimensions of the memory cell.
第3頁 1251307 _案號92101748_年月日_«ι 六、指定代表圖 褰5圖
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