DE10205079A1 - Verfahren zur Herstellung und Aufbau einer Speicherzelle - Google Patents

Verfahren zur Herstellung und Aufbau einer Speicherzelle

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Abstract

Die Speicherzelle umfasst einen Source-Bereich (1) und einen Drain-Bereich 82) in Halbleitermaterial und über einem dazwischen vorgesehenen Kanalbereich eine dreilagige Schichtstruktur mit einer Speicherschicht (D') zwischen Begrenzungsschichten (A, c) und einer darauf angeordneten Gate-Elektrode (G), wobei die Speicherschicht über dem Kanalbereich durch eine Ätzschicht (B') aus Al¶2¶O¶3¶ ersetzt ist. Bei der Herstellung wird die Ätzschicht lateral ausgeätzt und so die zweite Begrenzungsschicht (C) unterätzt. Die entstehenden Zwischenräume werden mit dem Material (D) der Speichereinheit (D') gefüllt. Das Anbringen geeigneter Spacer ermöglicht es, die Abmessungen der Speicherzelle zu definieren.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Speicherzelle eines EEPROM und einen Aufbau einer solchen Speicherzelle.
  • Eines der wichtigsten Entwicklungsziele der Halbleiterspeichertechnologie besteht in der Ausführung immer kleinerer Speicherzellen, d. h. in der Verwendung immer kleinerer Siliziumflächen pro gespeicherter Informationseinheit (Bit). Dabei tritt das Problem auf, dass zum einen die räumliche Ausdehnung der in einer dielektrischen Speicherschicht gefangenen (trapped) Ladung, die ca. 40 nm beträgt, relativ zur abnehmenden effektiven Kanallänge des Speichertransistors immer größer wird und zum anderen die gespeicherte Ladung mit zunehmender Zahl der Schreib- und Löschzyklen dazu tendiert, auseinander zu diffundieren. Vorteilhaft für die angestrebte Miniaturisierung ist außerdem, wenn es gelingt, die erforderliche Source-Drain-Spannung für den Betrieb der Speicherzelle zu reduzieren. Diese Spannung ist zumindest bei einer Programmierung durch CHE (Channel Hot Electron) weitgehend durch materialspezifische Eigenschaften wie die elektrische Barrierenhöhe vorgegeben. Sie beträgt bei der gebräuchlichen Schichtkombination von SiO2/Si3N4/SiO2 ca. 3,1 eV. Eine Reduzierung durch geeignete neue Schichtkombinationen wird deshalb angestrebt.
  • Eine Speicherzelle, wie sie im Folgenden beschrieben wird, ist für Stand-alone-Anwendungen und für so genannte Embedded- Anwendungen geeignet. Speicherzellen mit einer dielektrischen Haftschicht als Speicherschicht sind an sich bekannt. Auch die nachfolgend beschriebene erfindungsgemäße Speicherzelle besitzt einen Schichtaufbau, der eine dielektrische Haftschicht als Speicherschicht umfasst. Derartige Speicherzellen können z. B. in einer an sich bekannten Virtual-Ground-NOR- Architektur oder in einer Common-Ground-NOR-Architektur eingesetzt werden. Sie können z. B. mit Channel Hot Electrons programmiert und mit Hot Holes gelöscht werden.
  • Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung und einen Aufbau einer Speicherzelle eines EEPROM anzugeben, womit eine weitere Miniaturisierung der Speicher möglich ist.
  • Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruchs 1 bzw. mit der Speicherzelle mit den Merkmalen des Anspruchs 7 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
  • Die Speicherzelle umfasst einen Source-Bereich und einen Drain-Bereich in Halbleitermaterial und über einem dazwischen vorgesehenen Kanalbereich eine dreilagige Schichtstruktur mit einer Speicherschicht zwischen Begrenzungsschichten und einer darauf angeordneten Gate-Elektrode, wobei die Speicherschicht über dem Kanalbereich unterbrochen und durch eine Ätzschicht aus vorzugsweise Al2O3 ersetzt ist. Bei der Herstellung wird eine dreilagige Schichtstruktur aus einer ersten Begrenzungsschicht, die vorzugsweise Siliziumdioxid ist, einer Ätzschicht, die vorzugsweise Al2O3 ist, und einer zweiten Begrenzungsschicht, die vorzugsweise ebenfalls SiO2 ist, aufgebracht. Die Begrenzungsschichten können bei bevorzugten Ausführungsformen statt dessen auch Zirkonsilikat oder Hafniumsilikat sein.
  • Die mittlere Schicht wird von den Bereichen von Source und Drain her kommend jeweils lateral ausgeätzt, so dass die zweite Begrenzungsschicht unterätzt wird. Die so entstehenden Zwischenräume werden mit dem für die Speicherschicht vorgesehenen Material, vorzugsweise Siliziumnitrid, gefüllt. Das Anbringen geeigneter Distanzelemente (Spacer) ermöglicht es, die Abmessungen der Speicherzelle in vorgesehener Weise zu definieren.
  • Es folgt eine genauere Beschreibung von Beispielen des Herstellungsverfahrens und bevorzugter Ausgestaltungen der Speicherzelle anhand der Fig. 1 bis 5, 2a, 2b und 1a bis 3b.
  • Die Fig. 1 bis 5 zeigen Querschnitte von Zwischenprodukten eines bevorzugten Herstellungsverfahrens.
  • Die Fig. 2a und 3a zeigen Alternativen zu den Fig. 2 und 3.
  • Die Fig. 1b, 2b und 3b zeigen Alternativen zu den Fig. 1, 2 bzw. 3.
  • Bevorzugte Ausführungsformen des Verfahrens werden jetzt anhand dieser Figuren beschrieben, aus denen sich auch die bevorzugten Ausführungsbeispiele der fertig gestellten Speicherzelle ergeben. Der Herstellungsprozess beginnt mit üblichen Verfahrensschritten, z. B. einer CMOS-Technologie. Zunächst erfolgt eine Isolation des aktiven Bereiches mittels STI (Shallow Trench Isolation). Es wird eine Pad-Oxidschicht aufgewachsen und eine Pad-Nitridschicht abgeschieden. Mittels einer Fotomaskentechnik werden die für die STI vorgesehenen Gräben geätzt, die anschließend mit Oxiden gefüllt werden. Geeignete Maßnahmen zur Planarisierung, wie z. B. CMP (Chemical Mechanical Polishing), schließen sich an. Das Pad-Nitrid wird geätzt, und es werden die für die CMOS-Bauelemente erforderlichen p-Wannen und n-Wannen durch Einbringen von Dotierstoff ausgebildet. In diesem Schritt werden auch die für die Herstellung der Speicherzellen erforderlichen dotierten Bereiche, mit Ausnahme der Source-Bereiche und Drain-Bereiche, hergestellt. Das geschieht wie üblich durch eine maskierte Implantation von Bor und Phosphor und anschließende Ausheilung der Dotierungen. Damit wird eine an sich bekannte Vorbehandlung des Halbleiterwafers abgeschlossen.
  • Zur Herstellung der Speicherzellen wird nun zunächst das Streuoxid (Pad-Oxidschicht) entfernt. Es wird eine erfindungsgemäße dreilagige Schichtstruktur zunächst ganzflächig abgeschieden. In der Fig. 1 ist ein Substrat S (ein Halbleiterkörper oder ein Substrat mit einer darauf aufgebrachten Halbleiterschichtfolge) im Querschnitt dargestellt, auf das die nachfolgend beschriebenen Schichten aufgebracht werden. Zunächst wird eine als erste Begrenzungsschicht A vorgesehene Schicht abgeschieden, vorzugsweise in einer Dicke, die äquivalent ist einer Oxidschicht von etwa 5 nm. Diese Schicht kann z. B. ein thermisch erzeugtes SiO2, Zirkonsilikat oder Hafniumsilikat sein. Eine Zirkonsilikatschicht oder eine Hafniumsilikatschicht wird hier vorzugsweise mittels ALD (Atomic Layer Deposition) hergestellt.
  • Darauf wird ebenfalls ganzflächig eine als Ätzschicht B vorgesehene Schicht, vorzugsweise aus Al2O3 und vorzugsweise ebenfalls mittels ALD abgeschieden. Darauf folgt eine zweite Begrenzungsschicht C mit einer Dicke, die äquivalent ist einer Oxidschicht von etwa 10 nm, wobei diese zweite Begrenzungsschicht C vorzugsweise aus demselben Material hergestellt wird wie die erste Begrenzungsschicht A. Die zweite Begrenzungsschicht C ist in diesem Fall also ebenfalls SiO2, vorzugsweise mittels ALD aufgebrachtes Zirkonsilikat oder vorzugsweise mittels ALD aufgebrachtes Hafniumsilikat.
  • Wenn diese Schichten zunächst ganzflächig aufgebracht worden sind, werden die Schichten in einem für CMOS-Bauelemente vorgesehenen Bereich des Substrats mittels einer Maskentechnik entfernt, wozu HF (Flusssäure) verwendet werden kann. Falls die dielektrischen Eigenschaften dieser dreilagigen Struktur für eine Funktion als Gate-Dielektrikum nicht ausreichen, wird vorzugsweise eigens ein gesondertes Gate-Oxid oder auch mehrere Gate-Oxide nacheinander aufgewachsen, womit eventuell die Eigenschaften der dreilagigen Schichtstruktur beeinflusst werden, was gegebenenfalls bei der Dimensionierung der Schichten entsprechend zu berücksichtigen ist.
  • Es wird dann als Gate-Elektrode G vorzugsweise Polysilizium in einer Stärke von 80 nm abgeschieden und darauf eine Nitridschicht in einer Dicke von etwa 50 nm aufgebracht. Mittels einer Fotomaskentechnik wird die Nitridschicht zu einer Hartmaske H strukturiert, die nach dem Entfernen der Fotolackmaske als Maske zur Strukturierung der Gate-Elektrode G verwendet wird.
  • Zunächst werden die Gate-Elektroden für Reihen von Speicherzellen längs einer vorgesehenen Bitleitung als Streifen strukturiert. Die Ätzung des Polysiliziums endet auf der zweiten Begrenzungsschicht C. Damit wird das in der Fig. 1 im Querschnitt dargestellte Zwischenprodukt hergestellt.
  • Eine mögliche Alternative ist in der Fig. 1b im Querschnitt dargestellt, bei der die Ätzung (vorzugsweise eine Trockenätzung) bis hinab zur ersten Begrenzungsschicht A fortgesetzt wird. Falls die Ätzschicht B Al2O3 ist, kann dieses Material z. B. mit chlorhaltigen oder bromhaltigen Gasen entfernt werden.
  • Gemäß der zunächst beschriebenen Variante der Fig. 1 bis 3 wird dann eine Spacer-Schicht aufgebracht, die vorzugsweise ein Oxid mit einer Dicke von 40 nm ist. Daraus werden die Distanzelemente Sp (Fig. 2) in einer an sich bekannten Weise durch anisotropes Ätzen der zunächst in gleichmäßiger Stärke vorhandenen Schicht hergestellt. Unter Verwendung der Gate- Elektrode mit den beidseitig hergestellten Distanzelementen wird dann Dotierstoff für die Bereiche von Source 1 und Drain 2 eingebracht. Falls das Halbleitermaterial oder eine in dem Halbleitermaterial ausgebildete Wanne zunächst p-leitend dotiert ist, erfolgt hierbei eine n+-Bitleitungsimplantation, z. B. durch Einbringen von Arsen. Zwischen dem Source-Bereich 1 und dem Drain-Bereich 2 ist als Ergebnis ein als Kanalbereich 3 vorgesehener Bereich vorhanden.
  • Es wird dann die dreilagige Schichtstruktur seitlich der Distanzelemente Sp entfernt, was z. B. mittels RIE (Reactive Ion Etching) geschehen kann. Die Ätzschicht B wird dann selektiv zu den Begrenzungsschichten A, C lateral geätzt, vorzugsweise nasschemisch, und so bis zu einer über die Ätzrate bestimmbaren Tiefe unter der zweiten Begrenzungsschicht C ausgeätzt. Falls die Begrenzungsschichten SiO2 sind und die Ätzschicht Al2O3 ist, kann das Al2O3 nach einer Temperaturbehandlung von knapp über 800°C mit H3PO4 (Phosphorsäure) noch selektiv zum Oxid der Begrenzungsschichten geätzt werden. Die Ätzrate hängt stark von der jeweiligen Temperaturbehandlung des Al2O3 ab. Für die hier vorgesehene Prozessführung kann eine typische Ätzrate von ca. 5 nm pro Minute angesetzt werden. Das Resultat dieses Verfahrensschrittes ist im Querschnitt in der Fig. 2 dargestellt. Es sind dort die ausgeätzten Bereiche 4 erkennbar, während von der Ätzschicht nur noch der Restanteil B' vorhanden ist.
  • In der Fig. 2a ist eine Alternative dargestellt, bei der entsprechend dem Querschnitt der Fig. 1b die erste Begrenzungsschicht A in dem für die Speicherzellen vorgesehenen Bereich zunächst noch ganzflächig vorhanden ist.
  • Anschließend wird das Material, das für die Speicherschicht vorgesehen ist, auf die in der Fig. 2 dargestellte Struktur abgeschieden, so dass sich die in der Fig. 3 im Querschnitt dargestellte Struktur ergibt. Das Material D dieser Schicht ist hier auf der Oberseite in etwa gleichmäßiger Dicke vorhanden, während jeweilige Anteile zwischen der ersten Begrenzungsschicht A und der zweiten Begrenzungsschicht C die zuvor ausgeätzten Bereiche der Ätzschicht ausfüllen. Diese zwischen den Begrenzungsschichten vorhandenen Anteile des Materials D bilden die Speicherschicht D'. Die Speicherschicht D' ist vorzugsweise Nitrid (Si3N4), und das Material D wird vorzugsweise mittels LPCVD (Low Pressure Chemical Vapor Deposition) abgeschieden.
  • Je nach der vorgesehenen Anwendung der Speicherzelle wird der Herstellungsprozess entsprechend fortgesetzt. Da die übrigen Verfahrensschritte den an sich bekannten Verfahrensschritten zur Herstellung eines Halbleiterspeichers entsprechen, wird hier zur Vervollständigung der Beschreibung als Beispiel nur eine mögliche Ausgestaltung anhand der Fig. 4 und 5 weiter beschrieben. Dieses Beispiel liefert eine für eine Virtual- Ground-NOR-Architektur vorgesehene Speicherzelle. Dazu wird zunächst im Bereich zwischen den Speicherzellen einer Speicherzellenanordnung, d. h. über den Source-Bereichen und Drain-Bereichen, das Material D entfernt. Ein Nitrid wird z. B. geätzt, so dass je nach Ätzzeit gegebenenfalls ein Spacer D (siehe Fig. 4) an den Flanken der Gate-Elektroden stehen bleibt. Dann wird Metall für eine selbstjustierte Silizierung auf das Halbleitermaterial abgeschieden, vorzugsweise Titan oder Kobalt. Die Silizierung wird durch einen Temperschritt eingeleitet. Danach wird das nicht silizierte Metall entfernt. Zwischen die Gate-Elektroden benachbarter Speicherzellen wird das für die Bitleitung 5 vorgesehene Metall abgeschieden. Danach wird ein Oxid abgeschieden, z. B. TEOS, und planarisiert, z. B. mit RIE. Das Nitrid der Hartmaske wird vorzugsweise nasschemisch entfernt (z. B. mit heißer Phosphorsäure).
  • Wie in der Fig. 5 im Querschnitt dargestellt ist, ist nach der Planarisierung und der Entfernung der Hartmaske je eine Oxidschicht 6 auf den Bitleitungen 5 vorhanden, und die Oberseiten der Gate-Elektroden G sind freigelegt. Darauf wird eine Schicht oder Schichtfolge abgeschieden und als Wortleitung strukturiert. Diese Schichtfolge ist z. B. eine Polysiliziumschicht 7 und ein darauf abgeschiedenes Metall 8, vorzugsweise WSi. Die Strukturierung der Wortleitungen kann wieder mittels einer Hartmaske, z. B. aus Nitrid, erfolgen. Diese Hartmaske wird wie üblich mittels einer Fotomaskentechnik strukturiert.
  • Außerdem erfolgen weitere Verfahrensschritte, die an sich bekannt sind und mit denen die einzelnen Komponenten der Speicherzellen und der Ansteuerperipherie elektrisch angeschlossen werden. Bei der Strukturierung der Wortleitungen werden auch die Gate-Elektroden G in Bereichen parallel zu den Wortleitungen, d. h. vor und hinter der Zeichenebene der Fig. 5, entfernt, so dass auch in der Richtung der Bitleitungen 5 die einzelnen Speicherzellen voneinander getrennt sind. Das Polysilizium kann mit hoher Selektivität zu dem Oxid der zweiten Begrenzungsschicht C geätzt werden. Es kann auch eine Anti- Punch-Implantation zwischen den Wortleitungen, eventuell mittels einer Fotomaskentechnik, eingebracht werden. Es folgen noch weitere Schritte zum Aufbau der Transistoren wie: Gate- Reoxidation, Herstellen von Nitrid-Spacern und/oder Oxid- Spacern, LDD-Implantationen und HDD-Implantationen und Abscheiden von Nitrid als Passivierung sowie von BPSG (Borphosphorsilikatglas) und anschließende Planarisierung mit CMP. Die Herstellung und Füllung der Kontaktlöcher und der Metallisierung zur Verdrahtung sowie das Aufbringen der übrigen Passivierung kann wie bekannt vorgenommen werden.
  • Wenn entsprechend der Fig. 2a die erste Begrenzungsschicht A nicht auf den von der Gate-Elektrode und den Distanz-Elementen Sp eingenommenen Bereich rückgeätzt wird, ergibt sich entsprechend der Fig. 3a nach dem Aufbringen des Materials D, das für die Speicherschicht vorgesehen ist, ein etwas abgewandelter Aufbau. Die erste Begrenzungsschicht A kann in einem nachfolgenden Verfahrensschritt, vorzugsweise nach dem Rückätzen des Materials D der Speicherschicht, seitlich der Speicherzelle entfernt werden.
  • Ausgehend von der Struktur, die im Querschnitt in der Fig. 1b dargestellt ist, ist es auch möglich, bereits vor dem Herstellen der Distanzelemente die Ätzschicht B lateral auszuätzen und das Material D, das für die Speicherschicht D' vorgesehen ist, aufzubringen. Entsprechend dem Querschnitt der Fig. 2b wird dieses Material D vorzugsweise anisotrop rückgeätzt, so dass nur die Speicherschicht D' und allenfalls schmale Spacer an den Flanken der Gate-Elektrode zurückbleiben. Erst dann wird bei dieser Variante des Herstellungsverfahrens die für die Distanzelemente vorgesehene Schicht zunächst ganzflächig abgeschieden und dann zur Ausbildung der in der Fig. 3b im Querschnitt dargestellten Distanzelemente Sp anisotrop rückgeätzt. Die übrigen beschriebenen Verfahrensschritte können sich dann im Prinzip gleichartig anschließen. Bezugszeichenliste 1 Source-Bereich
    2 Drain-Bereich
    3 Kanalbereich
    4 ausgeätzter Bereich
    5 Bitleitung
    6 Oxidschicht
    7 Polysiliziumschicht
    8 Metall
    A erste Begrenzungsschicht
    B Ätzschicht
    B' Restanteil der Ätzschicht
    C zweite Begrenzungsschicht
    D Material der Speicherschicht
    D' Speicherschicht
    G Gate-Elektrode
    H Hartmaske
    S Substrat
    Sp Distanzelement

Claims (7)

1. Verfahren zur Herstellung einer Speicherzelle eines EEPROM, bei dem
- ein Source-Bereich (1) und ein Drain-Bereich (2) in Halbleitermaterial ausgebildet werden und
- über einem dazwischen vorgesehenen Kanalbereich (3) eine dreilagige Schichtstruktur mit einer Speicherschicht (D') zwischen Begrenzungsschichten (A, C) und eine Gate-Elektrode (G) aufgebracht werden,
dadurch gekennzeichnet, dass
in einem ersten Schritt auf eine Oberseite eines Halbleiterkörpers (S) oder einer Halbleiterschicht eine erste Begrenzungsschicht (A), eine Ätzschicht (B) aus einem bezüglich des Materials der ersten Begrenzungsschicht (A) selektiv ätzbaren Material und eine zweite Begrenzungsschicht (C), bezüglich der das Material der Ätzschicht (B) ebenfalls selektiv ätzbar ist, und eine Gate-Elektrode (G) aufgebracht werden, in einem zweiten Schritt zumindest die zweite Begrenzungsschicht (C) und die Ätzschicht (B) außerhalb eines für die Speicherzelle vorgesehenen Bereiches entfernt werden, in einem dritten Schritt Anteile der Ätzschicht (B) durch einen lateral erfolgenden Ätzangriff unter der zweiten Begrenzungsschicht (C) selektiv entfernt werden, so dass von der Ätzschicht nur ein Restanteil (B') über dem Kanalbereich zwischen dem Source-Bereich und dem Drain-Bereich verbleibt, in einem vierten Schritt zumindest diejenigen Bereiche unter der zweiten Begrenzungsschicht (C), in denen das Material der Ätzschicht (B) entfernt wurde, mit dem Material der vorgesehenen Speicherschicht (D') gefüllt werden und in einem fünften Schritt sich weitere Verfahrensschritte zum elektrischen Anschluss der Speicherzelle anschließen.
2. Verfahren nach Anspruch 1, bei dem in dem zweiten Schritt auf den beiden dem Source-Bereich bzw. dem Drain-Bereich zugewandten Seiten der Gate-Elektrode (G) zunächst Distanzelemente (Sp) hergestellt werden, die eine vorgesehene laterale Ausdehnung der dreilagigen Schichtstruktur festlegen, und die zweite Begrenzungsschicht (C), die Ätzschicht (B) und die erste Begrenzungsschicht (A) außerhalb des von der Gate-Elektrode (G) und den Distanzelementen (Sp) bedeckten Bereiches entfernt werden.
3. Verfahren nach Anspruch 1, bei dem in dem zweiten Schritt auf den beiden dem Source-Bereich bzw. dem Drain-Bereich zugewandten Seiten der Gate-Elektrode (G) zunächst Distanzelemente (Sp) hergestellt werden, die eine vorgesehene laterale Ausdehnung der zweiten Begrenzungsschicht (C) festlegen, und die zweite Begrenzungsschicht (C) und die Ätzschicht (B) außerhalb des von der Gate-Elektrode (G) und den Distanzelementen (Sp) bedeckten Bereichs entfernt werden.
4. Verfahren nach Anspruch 1, bei dem
in dem zweiten Schritt die zweite Begrenzungsschicht (C) und die Ätzschicht (B) außerhalb des von der Gate-Elektrode (G) bedeckten Bereichs entfernt werden und
zwischen dem vierten und dem fünften Schritt auf den beiden dem Source-Bereich bzw. dem Drain-Bereich zugewandten Seiten der Gate-Elektrode (G) Distanzelemente (Sp) hergestellt werden.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem
die erste Begrenzungsschicht (A) aus SiO2, Zirkonsilikat oder Hafniumsilikat hergestellt wird,
die Ätzschicht Al2O3 ist und
die zweite Begrenzungsschicht (C) aus SiO2, Zirkonsilikat oder Hafniumsilikat hergestellt wird.
6. Verfahren nach Anspruch 5, bei dem die Begrenzungsschichten (A, C) Zixkonsilikat oder Hafniumsilikat sind, die durch ALD (Atomic Layer Deposition) hergestellt werden.
7. Speicherzelle eines EEPROM, bei der
ein Source-Bereich (1) und ein Drain-Bereich (2) in Halbleitermaterial angeordnet sind und
über einem dazwischen vorgesehenen Kanalbereich (3) eine dreilagige Schichtstruktur mit einer Speicherschicht (D') zwischen Begrenzungsschichten (A, C) und darauf eine Gate- Elektrode (G) vorhanden sind,
dadurch gekennzeichnet, dass
die Speicherschicht (D') über dem Kanalbereich (3) durch einen zwischen den Begrenzungsschichten (A, C) angeordneten Bereich aus Al2O3 unterbrochen ist.
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