KR100638930B1 - 메모리 셀 및 그 제조 방법 - Google Patents
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Abstract
메모리 셀은 반도체 내료 내에 소스 영역(1) 및 드레인 영역(2)을 포함하고, 상기 소스 및 드레인 영역 사이에 제공되는 채널 영역 위에서, 경계층(A, C) 사이에 저장층(D')을 구비하는 3층 층 구조와 그 위의 전극(G)을 포함하며, 저장층은 채널 영역 위에서 Al2O3으로 이루어진 에칭층을 대체한다. 제조 동안에, 에칭층은 측면이 에칭되고, 따라서 제 2 경계층(C)은 아래가 잘린다. 그 결과 사이의 공간은 저장층(D')의 재료(D)로 충진된다. 적합한 스페이서를 제공하여 메모리 셀의 크기를 정의할 수 있다.
Description
본 발명은 EEPROM의 메모리 셀 제조 방법 및 이러한 메모리 셀의 구조에 관한 것이다.
반도체 메모리 기술의 가장 중요한 개발 목적 중 하나는 저장되는 정보 단위(비트) 당 보다 작은 실리콘 영역을 사용하는 것이다. 이 경우에, 한편으로는, 대략 40㎚ 상당의 유전체 저장층 내에 트랩된 전하의 공간적 범위가 메모리 트랜지스터의 유효 채널 길이가 감소할수록 점점 더 크게 되고, 다른 한편으로는, 기록 및 소거 사이클의 회수가 증가함에 따라 저장된 전하가 방산하는 경향이 있다고 하는 문제가 발생한다. 또한, 메모리 셀의 동작에 필요한 소스-드레인 전압을 줄일 수 있다면 줄이는 것이 소형화를 추구하는 데에 있어 바람직하다. 이 전압은, 적어도 CHE(channel hot electron)에 의한 프로그래밍의 경우, 전기 장벽 높이(electrical barrier height)와 같은 재료 특유의 특성에 의해 대부분 사전결정된다. 통상적인 SiO2/Si3N4/SiO2의 층 조합의 경우에, 이 전압은 대략 3.1eV에 달한다. 따라서, 새로운 층 조합에 의한 저감이 요구된다.
이하에 설명하는 종류의 메모리 셀은 독립형 및 소위 매립형 용도에 적합하다. 유전체 접착층을 저장층으로서 구비하는 메모리 셀은 이미 알려져 있다. 아래에 설명하는 본 발명에 따른 메모리 셀도 유전체 접착층을 저장층으로서 포함하는 층 구조를 갖는다. 이러한 유형의 메모리 셀은 공지되어 있는 가상 그라운드 NOR 구조 또는 공통 그라운드(common ground) NOR 구조에 사용될 수 있다. 이들은 가령, CHE(channel hot electrons)에 의해 프로그래밍될 수 있고, HH(hot holes)에 의해 소거될 수 있다.
발명의 개요
본 발명의 목적은 EEPROM의 메모리 셀의 제조 방법 및 구조를 규정하여 메모리의 추가적인 소형화를 가능하게 하는 것이다.
이러한 목적은 청구항 1항의 특징을 갖는 방법에 의해 그리고 청구항 7항의 특징을 갖는 메모리 셀에 의해 달성된다. 종속항에서는 개선이 이루어진다.
메모리 셀은 반도체 내료 내에 소스 영역 및 드레인 영역을 포함하고, 상기 소스 및 드레인 영역 사이에 제공되는 영역 위에, 경계층과 사이에 저장층이 배치되는 3층 층 구조와 이들 위에 배치되는 게이트 전극을 포함하는데, 저장층은 채널 영역 위에 개입되고, 바람직하게는 Al2O3로 이루어진 에칭층으로 대체된다. 제조 과정에서, 바람직하게 실리콘 이산화물인 제 1 경계층, 바람직하게 Al2O3인 에칭층 및 바람직하게는 SiO2와 같은 제 2 경계층을 포함하는 3층 층 구조를 도포한다. 바람직한 실시예에서, 경계층은 이 대신에 지르코늄 실리케이트 또는 하프늄 실리케이트일 수도 있다.
각각의 경우에 소스 및 드레인 영역으로부터 중앙층의 측면이 안쪽으로 에칭되어 제 2 경계층의 아래 부분이 잘려나간다(undercut). 그 결과, 생성된 상기 공간은 저장층을 위해 제공되는 재료, 바람직하게는 실리콘 질화물로 충진된다. 적합한 스페이서 소자(스페이서(spacer))의 제공은 메모리 셀의 크기가 예상한 대로 정의될 수 있게 한다.
메모리 셀의 제조 방법 및 바람직한 세부사항의 예는 도 1~5, 2a, 3a 및 1b~3b를 참조하여 아래에서 보다 상세히 설명한다.
도 1 내지 도 5는 바람직한 제조 방법의 중간 산물의 단면도,
도 2a 및 3a는 도 2 및 3에 대한 대안도,
도 1b, 2b 및 3b는 각각 도 1, 2 및 3에 대한 대안도.
이제, 완성된 메모리 셀의 바람직한 실시예를 도시하는 상기 도면을 참조하여 본 발명의 바람직한 실시예를 설명할 것이다. 제조 프로세스는 예컨대 CMOS 기술의 관례적 방법으로 시작된다. 우선, 활성 영역을 STI(shallow trench isolation)에 의해 절연시킨다. 패드 산화물층을 성장시키고 패드 질화물층을 증착시킨다. STI를 위해 제공되는 트렌치를 포토마스크 기법으로 에칭하고, 그 후 산화물로 충진한다. 그 후, 적합한 방법, 예컨대, CMP(chemical mechanical polishing)를 행하여 평탄화한다. 패드 질화물을 에칭하고, CMOS 구성요소에 필요한 p-타입 웰 및 n-타입 웰을 도펀트의 주입(introduction of dopant)으로 형성한다. 이 단계에서는, 또한, 소스 영역 및 드레인 영역을 제외한, 메모리 셀을 제조하기 위해 필요한 도핑 영역이 제조된다. 이는 마스킹된 붕소 및 인(phosphorus)의 주입(implantation) 및 그 후 도핑의 어닐링으로 이어지는 관례적 방식으로 수행된다. 이로써 이미 알려져 있는 반도체 웨이퍼의 전처리(pretreatment)가 종결된다.
메모리 셀을 제조하기 위하여, 우선, 그 다음으로 스크린 산화물(패드 산화물층)을 제거한다. 본 발명에 따른 3층 층 구조를 전체 영역에 증착시킨다. 도 1은 아래에 설명하는 층들이 도포된 기판(S)(반도체 몸체(semiconductor body) 또는 반도체 3층 시퀀스를 도포한 기판)을 자른 단면도를 도시한다. 우선, 제 1 경계층(A)으로서 제공되는 층은 바람직하게 두께가 약 5㎚인 산화물층으로 증착된다. 이 층은 예컨대, 열로(thermally) 생성된 SiO2, 지르코늄 실리케이트 또는 하프늄 실리케이트일 수 있다. 이 경우에 지르코늄 실리케이트층 또는 하프늄 실리케이트층은 바람직하게는 ALD(atomic layer deposition)에 의해 제조한다.
에칭층(B)으로서 제공되고, 바람직하게는 Al2O3로 이루어진 층을 위와 마찬가지로 전체 영역에 걸쳐, 바람직하게는 위와 마찬가지로 ALD에 의해 증착시킨다. 에칭층 위에 약 10㎚인 산화물층과 등가의 두께를 갖는 제 2 경계층(C)이 뒤를 잇고, 상기 제 2 경계층(C)은 바람직하게 제 1 경계층(A)과 동일한 재료로 제조된다. 따라서, 이 경우에, 제 2 경계층(C)은 위와 마찬가지로 SiO2이거나, 바람직하게 ALD에 의해 도포되는 지르코늄 실리케이트 또는 바람직하게 ALD에 의해 도포되는 하프늄 실리케이트이다.
먼저, 이 층들이 전체 영역에 도포되면, CMOS 구성요소들을 위해 제공되는 기판의 영역내의 이 층들은 HF(hydrofluoric acid)가 사용될 수 있는 마스크 기법에 의해 제거된다. 이 3층 구조의 유전체의 특성이 게이트 유전체로서의 기능을 만족시키지 않으면, 별도의 게이트 산화물 또는 그 외의 다양한 게이트 산화물을 바람직하게 차례로 성장시켜, 3층 층 구조의 특성 ― 적절한 경우, 이에 대응하여 층들의 치수를 고려해야 함 ― 을 나타낼 수 있다.
그 후, 게이트 전극(G)으로서, 바람직하게 폴리실리콘을 80㎚의 두께로 증착시키고, 그 위에 질화물층을 약 50㎚의 두께로 도포한다. 포토마스크 기법에 의해 질화물층을 패터닝하여, 포토레지스트 마스크를 제거한 후에 게이트 전극(G)의 패 터닝 마스크로서 사용되는 하드 마스크(H)를 형성한다.
먼저, 제공되는 비트 라인을 따라서 메모리 셀의 행을 위한 스트립(strips)으로서 게이트 전극을 패터닝한다. 폴리실리콘의 에칭은 제 2 경계층(C)에서 끝난다. 그 결과, 도 1의 단면도에 도시한 중간 산물이 제조된다.
제 1 경계층(A)까지 에칭(바람직하게는 건식 에칭)을 계속하는 경우에 가능한 대안예는 도 1b의 단면에 도시되어 있다. 에칭층(B)이 Al2O3이면, 이 재료는 예컨대 염소 함유 또는 브롬 함유 기체에 의해 제거될 수 있다.
처음에 설명한 도 1 내지 3의 변형예에 따라, 바람직하게 두께가 40㎚인 산화물층인 스페이서(spacer)층을 도포한다. 처음에는 균일한 두께로 존재하는 층을 이미 알려져 있는 이방성 에칭 방식으로 상기 스페이서층으로부터 스페이서 소자(Sp)(도 2)를 제조한다. 그 후, 소스(1) 및 드레인(2) 영역을 위한 도펀트가 게이트 전극을 사용하여 도입되고, 양 쪽에 스페이서 소자가 제조된다. 반도체 재료 또는 그 반도체 재료에 형성된 웰이 처음에 p 도전형으로 도핑되면, 이 경우에, 예컨대, 비소(arsenic)의 주입에 의해 n+ 타입 비트 라인 주입이 실시된다. 그 결과, 채널 영역(3)으로서 제공되는 영역이 소스 영역(1) 및 드레인 영역(2) 사이에 존재하게 된다.
그 후, 3층 층 구조를 스페이서 소자(Sp)를 측면에서 제거하는데, 이는 예컨대 RIE(reactive ion etching)에 의해 수행될 수 있다. 그 후, 에칭층(B)은 경계층(A, C)에 대해 선택적으로 측면이 바람직하게는 습식 화학적으로 에칭되고, 따라 서 에칭 속도에 의해 결정될 수 있는 제 2 경계층(C) 아래 깊이만큼 에칭된다. 경계층이 SiO2이고, 에칭층이 Al2O3이면, Al2O3은 H3PO4(인산)를 사용하여 800℃를 약간 초과하는 열처리 후에 경계층의 산화물에 대해 선택적으로 에칭될 수 있다. 에칭 속도는 Al2O3의 상대적 열 처리 속도에 상당히 의존한다. 본 명세서에서 구성되는 프로세스의 실행을 위해 대략 분당 5㎚의 전형적인 에칭 속도가 고정될 수 있다. 이 방법 단계의 결과는, 에칭층의 잔여 부분(B')만 존재하여 에칭된 영역(4)이 구별될 수 있는 도 2의 단면에 도시되어 있다.
도 2a는 도 1b의 단면도에 따라, 처음에, 메모리 셀을 위해 제공되는 영역의 전체 영역에 제 1 경계층(A)이 존재하는 대안예를 도시한다.
그 후, 저장층을 위해 제공되는 재료를 도 2에 도시한 구조 위에 증착시켜, 도 3의 단면도에 도시한 구조를 이룬다. 이 경우에 상기 층의 재료(D)는 상부에서는 대략 균일한 두께로 존재하고, 제 1 경계층(A)과 제 2 경계층(C) 사이에서는 각 부분들은 이전에 에칭된 에칭층의 영역을 채운게 된다. 경계층간에 존재하는 재료(D)의 이 부분들은 저장층(D')을 형성한다. 저장층(D')은 바람직하게 질화물(Si3N4)이고, 재료(D)는 바람직하게 LPCVD(low pressure chemical vapor deposition)에 의해 증착된다.
이에 따라서, 제조 프로세스는 예상된 메모리 셀 애플리케이션에 따라 계속된다. 남아 있는 방법 단계들은 이미 알려져 있는 반도체 층 제조 방법 단계들에 대응되기 때문에, 본 명세서에서는 도 4 및 5를 참조하여 단 하나의 가능한 구성을 더 설명하고 본 설명을 마무리할 것이다. 이 예는 가상의 그라운드 NOR 구조를 위해 제공되는 메모리 셀을 생성한다. 이를 위해, 우선, 재료(D)가 메모리 셀 구성의 메모리 셀들간의 영역에서, 즉, 소스 영역 및 드레인 영역 위에서 제거된다. 질화물은 에칭 시간에 따라 에칭되어서, 적절한 경우에, 스페이서(D)(도 4 참조)가 게이트 전극의 측벽에 남도록 에칭된다. 그 후, 자기 정렬된 실리콘화(siliconization) 금속, 바람직하게 티타늄 또는 코발트를 반도체 재료 상에 증착시킨다. 실리콘화는 열 처리 단계로 시작된다. 그러면, 비실리콘화 재료가 제거된다. 비트 라인(5)에 제공되는 금속은 인접 메모리 셀의 게이트 전극 사이에 증착된다. 그 후, 산화물, 예컨대 TEOS를 증착시키고, 예컨대 RIE에 의해 평탄화한다. 하드 마스크의 질화물을 바람직하게 습식 화학적으로(가령, 뜨거운 인산을 사용하여) 제거한다.
도 5의 단면도에 도시한 바와 같이, 하드 마스크의 평탄화 및 제거 후에, 제각각의 산화물층(6)이 비트 라인(5) 상에 존재하게 되고, 게이트 전극(G)의 상부가 드러난다. 그 위에 하나의 층 또는 층 시퀀스를 증착시키고, 워드 라인으로서 패터닝한다. 상기 층 시퀀스는 예컨대 폴리실리콘층(7) 및 그 위에 증착되는 금속(8), 바람직하게는 WSi이다. 워드 라인의 패터닝은 또, 질화물로 이루어진 하드 마스크에 의해 이루어질 수 있다. 상기 하드 마스크는 포토 마스크 기법에 의한 관례적 방식으로 패터닝된다.
또한, 이미 알려져 있고, 메모리 셀의 개개의 구성요소와 드라이브 주변장치를 전기적으로 접속시키기 위해 사용되는 다른 방법 단계들을 실시한다. 워드 라 인의 패터닝 동안에, 게이트 전극(G)도 워드 라인과 평행한 영역, 즉, 도 5의 도면의 평면 전후에서 제거되어서, 비트 라인(5)의 방향에서의 개개의 메모리 셀이 서로 절연된다. 폴리실리콘을 제 2 경계층(C)의 산화물에 대하여 고선택적으로 에칭할 수 있다. 또한, 가능하게는 포토마스크 기법에 의해 워드 라인들간의 안티 펀치 주입(anti-punch implantation)을 도입하는 것이 가능하다. 트랜지스터의 제조를 위한 다른 단계들, 예컨대 게이트 환원(reoxidation), 질화물 스페이서 및/또는 산화물 스페이서 제작, LDD 주입 및 HDD 주입, 패시베이션을 위한 질화물 및 BPSG(borophosphosilicat glass)의 증착, CMP로의 후속 평탄화가 뒤를 잇는다. 콘택트 홀의 제조 및 충진과, 배선을 위한 금속화 그리고, 남아 있는 패시베이션 도포는 알려져 있는 방식으로 수행될 수 있다.
도 2a에 따라, 제 1 경계층(A)을 게이트 전극 및 스페이서 소자(Sp)가 차지하는 영역까지 에치백하지 않고, 저장층을 위해 제공되는 재료(D)를 도포하면 도 3a에 따른 다소 변경된 구조가 된다. 후속 방법 단계에서 바람직하게 저장층의 재료(D)를 에치백(etching-back)한 후에 메모리 셀의 측면에서 제 1 경계층(A)을 제거할 수 있다.
도 1b의 단면에 도시한 구조로부터 진행하면, 스페이서 소자를 제조하기 전에, 에칭층(B)을 에칭하고 저장층(D')을 위해 제공되는 재료(D)를 도포하는 것도 가능하다. 도 2b의 단면에 따라, 상기 재료(D)를 바람직하게 이방성으로 에치백해서 게이트 전극의 측면에 저장층(D')과 기껏해야 좁은 스페이서만 남게 된다. 바로 그 때, 이 제조 방법의 변형예로, 도 3b의 단면에 도시한 스페이서 소자(Sp)를 형성하기 위해서는, 먼저, 전체 영역에 걸쳐 스페이서 소자를 위해 제공되는 층을 증착시키고, 이방성으로 에치백한다. 그 후, 이미 설명한 남아 있는 방법 단계들이 원칙적으로 동일한 방법으로 뒤따를 수 있다.
Claims (7)
- EEPROM 메모리 셀 제조 방법에 있어서,반도체 내료 내에 소스 영역(1) 및 드레인 영역(2)과 그 사이에 채널 영역(3)을 형성하는 단계와,상기 채널 영역(3) 상의 경계층(A, C)과 게이트 전극(G) 사이에 저장층(D')을 구비하는 3층 층 구조를 형성하는 단계를 포함하되,상기 층 구조 형성 단계는반도체 재료 본체(S) 또는 반도체 층의 상부면에 SiO2, 지르코늄 실리케이트 또는 하프늄 실리케이트의 제 1 경계층(A)과, Al2O3의 에칭층(B)과, SiO2, 지르코늄 실리케이트 또는 하프늄 실리케이트의 제 2 경계층(C)과, 게이트 전극(G)을 도포하는 제 1 단계와,메모리 셀을 위해 제공된 영역 외부의 적어도 상기 제 2 경계층(C) 및 상기 에칭층(B)을 제거하는 제 2 단계와,상기 제 2 경계층(C) 아래에서의 측면 에칭에 의해 상기 에칭층(B)의 일부를 선택적으로 제거해서 상기 소스 영역 및 상기 드레인 영역 사이의 채널 영역 위에 상기 에칭층의 잔여 부분(B')만 남기는 제 3 단계와,상기 에칭층(B)의 상기 재료가 제거된 적어도 상기 제 2 경계층(C) 아래의 영역을 저장층(D')용 재료로 채우는 제 4 단계와,그 결과의 메모리 셀의 전기 접속을 위한 다른 방법 단계들을 수행하는 제 5 단계를 포함하는메모리 셀 제조 방법.
- 제 1 항에 있어서,상기 제 2 단계에서, 우선, 상기 소스 영역 및 상기 드레인 영역을 향하는 상기 게이트 전극(G)의 양면에 스페이서 소자(Sp) ― 상기 스페이서 소자는 3층 층 구조의 예상 측면 범위를 정의함 ― 를 제조하고,상기 게이트 전극(G) 및 상기 스페이서 소자(Sp)에 의해 피복되는 영역 밖의 상기 제 2 경계층(C), 상기 에칭층(B) 및 상기 제 1 경계층(A)을 제거하는메모리 셀 제조 방법.
- 제 1 항에 있어서,상기 제 2 단계에서, 우선, 상기 소스 영역 및 상기 드레인 영역을 향하는 상기 게이트 전극(G)의 양면에 스페이서 소자(Sp) ― 상기 스페이서 소자는 상기 제 2 경계층(C)의 예상 측면 범위를 정의함 ― 를 제조하고,상기 게이트 전극(G) 및 상기 스페이서 소자(Sp)에 의해 피복되는 영역 밖의 상기 제 2 경계층(C), 상기 에칭층(B)을 제거하는메모리 셀 제조 방법.
- 제 1 항에 있어서,상기 제 2 단계에서, 상기 게이트 전극(G)에 의해 피복된 영역 밖의 상기 제 2 경계층(C) 및 상기 에칭층(B)을 제거하고, 상기 제 4 및 제 5 단계 사이에서, 상기 소스 영역 또는 상기 드레인 영역을 향하는 상기 게이트 전극(G)의 양면 상에 상기 스페이서 소자를 제조하는메모리 셀 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 경계층(A, C)은 ALD(atomic layer deposition)에 의해 제조되는 지르코늄 실리케이트 또는 하프늄 실리케이트인메모리 셀 제조 방법.
- EEPROM 메모리 셀에 있어서,소스 영역(1) 및 드레인 영역(2)이 반도체 내료 내에 배치되고,경계층(A, C) 사이에 저장층(D')을 구비하는 3층 층 구조와 그 위에 게이트 전극(G)이, 상기 소스 및 드레인 영역 사이에 제공되는 채널 영역(3) 위에 존재하며,상기 저장층(D')은, 상기 경계층(A, C) 사이에 배치된 상기 채널 영역(3) 위의 Al2O3로 이루어진 영역에 삽입되는메모리 셀.
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