DE69825837T2 - Speicheranordnung mit versorgungsunabhängiger bitleitungsspannungsklemmschaltung mit geringem leistungsverbrauch - Google Patents

Description

• TECHNISCHES FACHGEBIET
• Die vorliegende Erfindung bezieht sich im Allgemeinen auf nicht-flüchtige Speicher (z.B. EPROM, E²PROM, FLASH), und insbesondere auf eine Spannungsklemmschaltung für die Bitleitung.
• ALLGEMEINER STAND DER TECHNIK
• Nicht-flüchtige Speicherbauelemente, wie z.B. EPROM, E²PROM und FLASH verwenden Transistoren mit floatendem Gate als Speicherelemente. 4 zeigt eine allgemeine Darstellung eines typischen, herkömmlichen Speicherbauelements 100, das aus einer durch Zeilen- und Spaltenansteuerleitungen ZEILE₁-ZEILE_n, SPALTE₁-SPALTE_m adressierten Anordnung von Speicherzellen 110 besteht. Ein Leseverstärker 160 erfasst den Datenstatus einer selektierten bzw. ausgewählten Speicherzelle durch Vergleichen des erfassten Datensignals am Leseknoten 131 mit einem durch eine Referenzzelle 150 vorgesehenen Referenzsignal. Ein erster Eingang 161 am Leseverstärker empfängt das Referenzsignal der Referenzzelle 150. Die Speicherzellendaten werden an einem zweiten Eingang 162 des Leseverstärkers 160 erfasst. Die Daten werden durch Kombination eines Lastkreises 132 erfasst, der von der Bitleitung 135 durch eine Vorspannungsschaltung 130 isoliert ist. Die Schaltungen 130 und 132 erfassen den Datenstatus der angesteuerten Speicherzelle an einem Erfassungsknoten 133 und erzeugen am Leseknoten 131 eine Vorspannung, die durch den Leseverstärker 160 erfasst wird.
• Eine Speicherzelle wird durch Ansteuern einer Zeilen- und Spaltenansteuerleitung ausgewählt. Eine ausgewählte Speicherzelle, die nicht programmiert ist, ist leitfähig, mit dem Ergebnis, dass der Leseknoten 131 geerdet wird, was dazu führt, dass der Leseverstärker 160 ein erstes Signal erzeugt. Im Gegensatz dazu ist eine ausgewählte Speicherzelle, die programmiert ist, nicht leitfähig, mit dem Ergebnis, dass ein Ladungsaufbau am Leseknoten 131 auftritt, was zu einem durch den Leseverstärker erfassten Spannungspotential führt, um ein zweites Ausgangssignal zu erzeugen.
• Für den Lastkreis 132 und die Vorspannungsschaltung 130 sind zahlreiche Schemata bekannt. Beispielsweise stellt 5 ein Beispiel eines Lastkreises und einer Erfassungsschaltung dar, wie im US-Patent Nr. 4,799,195 offenbart. Der Lastkreis 132' ist aus einem N-Kanal-MOS-Transistor (NMOS) 202 mit einem an V_cc gekoppelten Drain und Gate und einer an den Leseknoten 131 gekoppelten Source bestehend dargestellt. Die Vorspannungsschaltung 130' besteht aus einem NMOS-Transistorpaar 210, 212, einem Invertiererpaar 214, 216 und einem NMOS-Steuertransistor 218. Jeder der Transistoren 210, 212 ist mit seiner Drain-Source-Bahn so gekoppelt, dass diese zwischen V_cc und dem Erfassungsknoten 133 zum Erfassen des Datenstatus einer ausgewählten Speicherzelle 110' angeordnet ist. Die Invertierer 214, 216 sind zwischen die ausgewählte Speicherzelle und die Gates der Transistoren 210 bzw. 212 geschaltet. Die Invertierer invertieren jeweils das Signal von der ausgewählten, am Erfassungsknoten 133 erfassten Speicherzelle 110'. Ein Steuertransistor 218 ist zwischen den Erfassungsknoten und den Leseknoten 131 geschaltet.
• In 6 umfasst die im US-Patent Nr. 4,913,655 offenbarte Schaltung eine Erfassungsschaltung 130' und Variationen eines Lastkreises 132a'-132c'. Der Lastkreis 132a' weist ein NMOS-Bauelement mit einem an V_cc gekoppelten Drain und Gate und einer an den Leseknoten 131 gekoppelten Source auf. Alternativ weist der Lastkreis 132b' ein P-Kanal-(PMOS)-Bauelement mit einer an V_cc gekoppelten Source, einem geerdeten Gate und einem an den Leseknoten gekoppelten Drain auf. Der Lastkreis 132c' weist ein PMOS-Bauelement auf, wobei V_cc an eine Source und an ein Substrat davon gekoppelt ist, und das Gate und Drain an den Leseknoten 131 gekoppelt sind. Die Erfassungsschaltung 130' besteht aus einem NMOS-Transistor 310 mit einer an den Erfassungsknoten 133 gekoppelten Source und einem V_cc empfangenden Drain. Der Steuer- bzw. Verknüpfungstransistor 312 ist zwischen den Erfassungsknoten 133 und den Leseknoten 131 in Reihe geschaltet. Die Transistoren 310, 312 sind durch eine konstante Spannung vorgespannt, die durch eine aus einer Transistorkette 314, 316 und 318 bestehenden Vorspannungsschaltung zugeführt wird.
• US-Patent Nr. 5, 197, 028 offenbart einen Lastkreis 132' und eine Erfassungsschaltung 130', wie in 7 dargestellt. Die Erfassungsschaltung 130' umfasst Chip-Freigabe-Transistoren 402, 404. Die Transistorpaare 406a, 406b und 408a, 408b weisen jeweils einen Invertierer auf. Ein Steuertransistor 412 ist zwischen den Erfassungsknoten 133 und den Leseknoten 131 geschaltet. Die Invertierereingänge sind an den Erfassungsknoten gekoppelt. Der Ausgang des Invertierers 406a, 406b ist an das Gate des NMOS-Transistors 410 gekoppelt, und der Ausgang des Invertierers 408a, 408b ist an das Gate des Steuertransistors 412 gekoppelt. Ein PMOS-Lasttransistor 414 empfängt an seiner Source V_cc und ist mit seinem Drain und Gate an den Leseknoten 131 gekoppelt.
• Wie in 8 gezeigt, offenbart US-Patent Nr. 5,559,737 eine Erfassungsschaltung 130' mit einer NMOS-Bitleitung, die den zwischen V_cc und den Erfassungsknoten 133 geschalteten Transistor 502 lädt. Ein NMOS-Steuertransistor 504 ist zwischen den Erfassungsknoten und den Leseknoten 131 geschaltet. Beide Transistoren sind durch eine Schaltung vorgespannt, die exemplarisch als Vorspannungsschaltung 506 dargestellt ist. Der Lastkreis 132' besteht aus einem PMOS-Transistor 508.
• Das floatende Gate nicht-flüchtiger Speicher ist anfällig für einen Zustand, der während längerer Lesezeiträume als "Lesestör-" oder Softschreibfehler bekannt ist. Mit Rückverweis auf das allgemeine Diagramm von 4 und unter der Annahme, dass die Speicherzelle 112 selektiert bzw. ausgewählt wurde, ist gemeint, dass die ZEILE₁-Ansteuerleitung mit 5 Volt angesteuert und SPALTE_m mit 5 Volt angesteuert ist. Wenn das Potential V_bitline am Erfassungsknoten 133 über einen bestimmten Pegel steigt, ist es wahrscheinlich, dass das floatende Gate der Speicherzelle 112 Softschreibfehlern ("Lesestör" effekt) unterliegt. Obwohl dieses Potential von der Bauelementtechnologie und der spezifischen Struktur der Speicherzelle abhängt, liegt es typischerweise im Bereich von 1,2 Volt bis 1,8 Volt, wobei 1,5 Volt ein allgemein verwendeter Wert ist. Es ist daher wünschenswert, V_bitline bei oder unter 1,5 Volt zu halten, um Lesestöreffekte zu verhindern oder zumindest zu minimieren.
• Ein zwischen Erfassungsknoten und Leseknoten geschalteter Steuertransistor, wie z.B. jene, die in den 4-8 des Stands der Technik beispielhaft dargestellt sind, sollte so sein, dass V_bitline auf eine Maximalspannung von 1,5 Volt beschränkt ist. Die Spannung am Knoten 133 ist V_ref-V_t, wobei V_ref die an das Steuergate des Steuertransistors (z.B. Transistor 504 in 8) angelegte Vorspannungsspannung und V_t dessen Schwellenwertspannung ist. Typischerweise liegt V_t bei 0,7 bis 1,0 Volt, so dass V_ref bei 2,2-2,5 Volt festgelegt werden sollte. Wie oben beispielhaft dargestellt, wird dies durch die Verwendung von aktiven Rückkopplungsschaltungen oder einer Kette von als Dioden in Reihe geschalteten Transistoren erreicht. Diese herkömmlichen Schemata weisen zwei Mängel auf: sie verbrauchen immer Energie; und, da V_ref gewöhnlich irgendwie von V_cc abgeleitet ist, sind die herkömmlichen Schemata ziemlich anfällig für Schwankungen von V_cc und beeinflussen daher nachteilig ihre Fähigkeit, V_ref auf geeignetem Potential zu halten, z.B. 2,2-2,5 Volt.
• Was die Situation verkompliziert, ist die zunehmende Verwendung von 5 Volt-, 3,3- und 2,5-Volt-Systemen, die es erforderlich machen, dass diese nicht-flüchtigen Speicherbauelemente unter Multi-Stromversorgungsgegebenheiten arbeiten. Praktisch gesehen, werden Speicherbauelemente Stromversorgungen ausgesetzt, die irgendwo zwischen 2,5 Volt und 6,0 Volt variieren können. Während es relativ leicht ist, eine stabile V_ref vorzusehen, die entweder für ein 5-Volt-System oder für ein 3,3-Volt-System spezifisch ausgestaltet ist, können derartige, herkömmliche Schaltungen keine Spannungsquelle mit konstanter V_ref ökonomisch und effektiv vorsehen, die verlässlich zwischen 5-Volt- und 3,3-Volt-Systemen ausgetauscht werden kann. US-Patent Nr. 5,572,465 beispielsweise offenbart ein Speicherbauelement, das eine Schaltung verwendet, die feststellt, ob das Bauelement bei einer Stromversorgung von 5 Volt oder 3,3 Volt arbeitet. Die Schaltung erfordert einen 3,3-/5-Volt-Detektor, der eine kombinatorische Schaltung steuert, um zwischen einer V_cc von 5 Volt oder einem 3,3-Volt-Referenzspannungsgenerator auszuwählen und damit den geeigneten Spannungspegel vorzusehen. Die Kombinatorik wird benötigt, um sicherzustellen, dass nur ein Spannungspegel vorgesehen wird.
• Die auf den Oberbegriff von Anspruch 1 beruhende US 5,296,801 offenbart als ein Beispiel des Stands der Technik eine Speicherbauelementschaltung mit Speicherzellen, die verbunden sind mit einer Bitleitung, einem Y-Selektor zum Selektieren einer Bitleitung gemäß einer Adresse, einem Leseverstärker und einem Entladetransistor, der die selektierte Bitleitung mit dem Leseverstärker verbindet. Das Gate des Entladeverstärkers ist mit der Vorspannung verbunden.
• Was benötigt wird, ist ein Bitleitungsklemmschema, das nicht anfällig für Stromversorgungsschwankungen ist. Ebenso erstrebenswert ist ein Klemmschema, das einfach in seiner Ausgestaltung ist und so gut wie keine Energie verbraucht.
• Die Erfindung ist in Anspruch 1 definiert. Spezielle Ausführungsbeispiele der Erfindung sind in den abhängigen Ansprüchen dargelegt.
• Bei dieser Offenbarung bezieht sich die Bezeichnung "Klemme" und deren abgeleitete Bezeichnungen auf ein Schema zur Beschränkung eines Spannungspotentials auf einen Maximalwert und soll von einer Schaltung abgegrenzt werden, die einen Knoten bei einem bestimmten Spannungspegel oder innerhalb eines Bereiches eines Spannungspegels festlegt.
• ZUSAMMENFASSUNG DER ERFINDUNG
• Ein nicht-flüchtiges Speicherbauelement gemäß der vorliegenden Erfindung umfasst zumindest eine Speicherzelle sowie Zeilen- und Spaltenansteuerleitungen zum Auswählen einer Speicherzelle. Das Speicherbauelement umfasst einen Leseverstärker zum Erfassen des Datenstatus einer angesteuerten Speicherzelle. Ein Lastkreis und ein mit einer Spaltenansteuerleitung der angesteuerten Speicherzelle in Reihe geschalteter Verarmungstransistor arbeiten, um eine dem Datenstatus der angesteuerten Speicherzelle entsprechende Spannung zu erzeugen, die wiederum in den Leseverstärker eingespeist wird. Der Verarmungstransistor ist ein NMOS-Bauelement. Der Lastkreis kann entweder ein PMOS-Bauelement oder ein NMOS-Bauelement sein.
• KURZBESCHREIBUNG DER ZEICHNUNGEN
• 1 zeigt ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung.
• 2A und 2B stellen ein zweites Ausführungsbeispiel der vorliegenden Erfindung dar.
• 3 ist eine typische Übertragungskennlinie eines NMOS-Verarmungsbauelements.
• 4-8 stellen jeweils ein herkömmliches Bit-Klemmschema dar.
• DIE BESTE ART UND WEISE ZUR DURCHFÜHRUNG DER ERFINDUNG
• Ein Speicherbauelement gemäß der vorliegenden Erfindung, wie das z.B. in 1 gezeigte Bauelement, umfasst zumindest eine durch Ansteuern einer Zeilen- und Spaltenansteuerleitung ausgewählte Speicherzelle 10. Die Drains der Spaltenansteuertransistoren 20 sind mit dem Knoten 33 der Bitleitung 35 verbunden. Ein Steuertransistor 30 weist einen ersten an den Knoten 33 gekoppelten Anschluss, einen zweiten an den Leseknoten 31 gekoppelten Anschluss und einen geerdeten Gate-Anschluss auf. Ein Lastkreis, wie z.B. der Transistor 32, ist zwischen den Leseknoten 31 und V_cc geschaltet. Der Leseknoten ist an einen Eingang 62 des Leseverstärkers 60 gekoppelt. Eine Referenzzelle 50 ist an den Eingang 61 des Leseverstärkers gekoppelt. Der Ausgang des Leseverstärkers DATENAUSGANG stellt den Logikpegel entsprechend den in der ausgewählten Speicherzelle gespeicherten Daten dar. Der Aufbau des Leseverstärkers und der Aufbau der Referenzzelle sind bekannt und selbstverständlich. Wie in 1 gezeigt, kann der Lasttransistor 32 irgendeiner aus einer Anzahl bekannter Schaltungen sein. Typische Schaltungen sind gezeigt, aber selbstverständlich kann eine Anzahl ähnlicher Schaltungen verwendet werden, ohne vom Erfindungsumfang und -gedanken abzuweichen.
• Gemäß der vorliegenden Erfindung, ist der Steuertransistor 30 ein n-Kanal-Verarmungs-FET. Der Source-Anschluss des Verarmungsbauelements ist an die Bitleitung 35 am Knoten 33 gekoppelt, der Drain-Anschluss ist an den Leseknoten 31 gekoppelt und das Steuergate ist geerdet.
• In einem zweiten Ausführungsbeispiel des Speicherbauelements der vorliegenden Erfindung, wie in den 2A und 2B gezeigt, sind die Speicherzellen in Gruppen zu jeweils acht Bits angeordnet, um eine Vielzahl von Zeilen der byte-organisierten Speicher M₁-M_n auszubilden. Eine Adresse, die ein Byte des Speichers identifiziert, wird durch einen Dekodierer 70 empfangen, der die Adresse decodiert, die entsprechende Zeilenadressleitung X ansteuert und ein Spaltenansteuersignal Y erzeugt. Das Spaltenansteuersignal dient als ein Selektoreingang zu einem Multiplexer 72, um die Gruppe der Spalten M₁-M_n entsprechend der Adresse zu selektieren.
• Jede der acht, den Multiplexer 72 verlassenden Bitleitungen führt in eine Erfassungsschaltung 40, um den Datenstatus ihrer entsprechenden Speicherzelle zu erfassen. Der Ausgang jeder Erfassungsschaltung 40 führt in einen Leseverstärker 60, der das erfasste Signal mit einer Referenz 50 vergleicht und den passenden Logikpegel ausgibt.
• Jede Erfassungsschaltung 40 umfasst einen Lasttransistor 41, der zwischen V_cc und einen Eingang zum Leseverstärker geschaltet ist. Ein Verarmungs-NMOS-Transistor 43 ist zwischen den Leseverstärkereingang und dessen entsprechende Bitleitung geschaltet. Das Steuergate des Verarmungsbauelements 43 ist geerdet. Die Elemente der Erfassungsschaltung sind daher auf die gleiche Weise angeordnet, wie in 1 dargestellt.
• Die Funktionsweise der vorliegenden Erfindung wird nun mit Bezug auf die 1 und 3 erläutert. Die in 3 gezeigte Graphik stellt die Übertragungskennlinie eines typischen NMOS-Verarmungsbauelements dar. Wie bei jedem FET, schaltet bzw. schnürt das Bauelement ab, wenn die Gate-Source-Spannung V_GS unter V_t fällt. Ein NMOS-Verarmungsbauelement ist jedoch weiterhin durch Aufweisen einer negativen Schwellenspannung (V_t) gekennzeichnet, wie in der Figur gezeigt.
• Es wird jetzt Bezug auf 1 genommen und zuerst die Situation in Betracht gezogen, in der sich eine ausgewählte Speicherzelle 112 im gelöschten Zustand befindet. In diesem Fall ist die Speicherzelle 112 leitfähig, so dass, wenn sie ausgewählt wird, der Knoten 33 der Bitleitung 35 geerdet wird. Die Spannung V_bitline am Knoten 33 entspricht im Wesentlichen dem Erdpotential. Die Gate-Source-Spannung V_GS des Verarmungsbauelements liegt damit ungefähr bei null Volt und daher ist das Bauelement leitfähig, siehe 3. Der Leseknoten 31 ist daher geerdet.
• Als nächstes wird die Situation in Betracht gezogen, in der sich die ausgewählte Speicherzelle 112 im programmierten Status befindet. Die ausgewählte Speicherzelle 112 ist in diesem Fall nicht leitfähig, so dass die Spannung V_bitline am Knoten 33 anfangen wird zu steigen, da sich Ladung am Knoten anhäuft. Da das Steuergate des Verarmungsbauelements geerdet ist, ist dessen Gate-Source-Spannung: V_GS = 0 – V_bitline d. h. V_GS = -V_bitline. Man nehme sodann an, dass das Verarmungsbauelement 30 ausgelegt ist, um eine V_t (siehe 3) von -1,5 Volt aufzuweisen. Da V_bitline weiterhin ansteigt, wird sie schließlich 1,5 Volt erreichen. An diesem Punkt schaltet das Verarmungsbauelement ab und verhindert somit weiteren Ladungsaufbau am Knoten 33 und beschränkt die maximale Spannung am Knoten 33 auf 1,5 Volt. Wie oben erwähnt, ist dieses Verhalten eben der gewünschte Effekt, der erforderlich ist, um Lesestörfehler zu vermeiden.
• Da das Steuergate des Verarmungsbauelements geerdet ist, ist keine energieverbrauchende Schaltung zum Vorspannen des Bauelements nötig. Darüberhinaus ist der Abschnür-Schwellenwert V_t des Bauelements völlig unempfindlich gegenüber Schwankungen von V_cc, so dass die Funktionalität der Bitleitungsklemme nicht durch derartige Schwankungen beeinträchtigt wird. Außerdem garantiert dieses Schema, dass V_bitline 1,5 Volt nicht übersteigen wird, so dass die Funktionsweise des Baueelements nicht durch die Schwankungen von V_cc beeinträchtigt wird. Ein gemäß der vorliegenden Erfindung entworfenes Speicherbauelement kann damit sowohl bei Systemen mit hoher Spannung (5 Volt) als auch bei Systemen mit niedriger Spannung (3,3 und 2,5 Volt) leicht und ohne nachteilige Auswirkungen auf die Leistung angepasst werden. Da der tatsächliche, maximale V_bitline-Wert durch die Bauelementgeometrie und durch die Dotierung des Verarmungsbauelements festgelegt wird, ist es einfach, eine Bitleitungsklemme mit einem bestimmten Spannungsschwellenwert V_t vorzusehen, um V_bitline auf einen gegebenen Spannungspegel zu beschränken.

Claims (8)

1. Speichervorrichtung mit: mindestens einer Floating-Gate-Speicherzelle (10); einem an die Speicherzelle (10) gekoppelten Selektionsmittel (70, 72) zum Empfangen einer Adresse und zum Auswählen einer der empfangenen Adresse entsprechenden Speicherzelle; einer Leseschaltung(60); und einem Transistor (30, 43) mit einem an die Leseschaltung (60) gekoppelten ersten Anschluss und einem an das Selektionsmittel (70, 72) gekoppelten zweiten Anschluss, dadurch gekennzeichnet, dass der Transistor (30, 43) ein Verarmungs-Feldeffekttransistor mit einem an eine Erdungsschiene gekoppelten Gateanschluss ist.
2. Speichervorrichtung nach Anspruch 1, wobei das Selektionsmittel (70, 72) einen Spaltenansteuertransistor (20) umfasst, der einen an den zweiten Anschluss des Verarmungstransistors (30, 43) gekoppelten ersten Anschluss, einen an die Speicherzelle (10) gekoppelten zweiten Anschluss und einen an eine Spaltenansteuerleitung gekoppelten Gateanschluss aufweist.
3. Speichervorrichtung nach Anspruch 2, wobei der Verarmungstransistor (30, 43) eine NMOS-Vorrichtung ist.
4. Speichervorrichtung nach Anspruch 1 oder 3, wobei die Leseschaltung (60) ferner einen zweiten Eingang umfasst und die Speichervorrichtung ferner einen Lastkreis (32, 41) umfasst, der einen an den zweiten Eingang der Leseschaltung (60) gekoppelten ersten Anschluss und einen an eine Stromversorgungschiene (V_cc) gekoppelten zweiten Anschluss aufweist.
5. Speichervorrichtung nach Anspruch 4, wobei der Lastkreis eine Anreicherungs-PMOS-Vorrichtung oder eine Anreicherungs-NMOS-Vorrichtung ist.
6. Nicht-flüchtige Speichervorrichtung nach Anspruch 1, 3, 4 oder 5 mit: einer Matrix der in Zeilen und Spalten angeordneten Floating-Gate-Speicherzellen (10); Selektionsmittel (70, 72) mit Zeilenansteuermittel (70) zum Selektieren einer der Speicherzellenzeilen und Spaltenansteuermittel (72) zum Selektieren einer der Speicherzellenspalten; einem Datenknotenpunkt (31) zum Vorsehen eines Datensignals, das charakteristisch für die in einer angesteuerten Speicherzelle gespeicherten Daten ist; und einem zwischen einem Stromversorgungsterminal und dem Datenknotenpunkt (31) gekoppelten Lastelement (32, 41), wobei der Verarmungstransistor (30, 43) zwischen den Datenknotenpunkt (31) und einer Speicherzellenspalte durch das Spaltenansteuermittel (72) gekoppelt ist; wobei die Leseschaltung (60) einen an den Datenknotenpunkt (31) gekoppelten Leseverstärker umfasst, um dort das Datensignal zu lesen.
7. Speicherzelle nach Anspruch 6, wobei das Spaltenansteuermittel (72) ein n:1-Multiplexer mit an die Speicherzellenspalten gekoppelten Eingängen und einem an den Verarmungstransistor (30, 43) gekoppelten Ausgang ist.
8. Speichervorrichtung nach Anspruch 6, wobei die Spalten der Speicherzellen als Vielzahl von Spaltengruppen angeordnet sind, und die Speichervorrichtung ferner eine Vielzahl von Schaltungen und ein Mittel zum Selektieren einer der Spaltengruppen und zum Koppeln einer selektierten Spaltengruppe an die Schaltungen umfasst.