JP2000513862A - 電源に依存しない低電力消費ビット線電圧クランプを有するメモリ装置 - Google Patents

Abstract

(57)【要約】 この発明は不揮発性メモリ（１０）のためのビット線クランプ方式に関する。ビット線（３５）電圧は読出妨害の影響を防ぐために所望の電圧レベルに維持され、同時に、電源の変化とは無関係であり、事実上電力を消費しない。この発明は、高電圧（５ボルト）動作および低電圧（３．３ボルトおよび２．５ボルト）の両方のために設計される実用的なメモリ装置を作成する。

Description

【発明の詳細な説明】 電源に依存しない低電力消費ビット線電圧クランプを有するメモリ装置 技術分野 この発明は一般に不揮発性メモリ（たとえばＥＰＲＯＭ、Ｅ²ＰＲＯＭ、ＦＬ ＡＳＨ）に関し、特にビット線のための電圧クランプ回路に関する。 背景技術 ＥＰＲＯＭ、Ｅ²ＰＲＯＭおよびＦＬＡＳＨのような不揮発性メモリ装置はメ モリ記憶素子としてフローティングゲートトランジスタを用いる。図４は、行選 択線ＲＯＷ₁−ＲＯＷ_nおよび列選択線ＣＯＬ₁−ＣＯＬ_mによってアドレス指定さ れるメモリセル１１０のアレイからなる典型的な先行技術のメモリ装置１１０の 一般的な図を示す。センスアンプ１６０は、基準セル１５０によって与えられる 基準信号に対して、センスノード１３１で検出されたデータ信号を比較すること によって、選択されたメモリセルのデータ状態を検出する。センスアンプへの第 １の入力１６１は基準セル１５０の基準信号を受取る。メモリセルデータはセン スアンプ１６０の第２の入力１６２で検出される。データは、バイアス回路１３ ０によってビット線１３５から分離される負荷回路１３２の組合せによって検出 される。回路１３０および１３２は選択されたメモリセルのデータ状態を検出ノ ード１３３で検出し、センスアンプ１６０によって感知されるバイアス電位をセ ンスノード１３１で生成する。 メモリセルは行選択線および列選択線をアサートすることによって選択される 。プログラミングされていない選択されたメモリセルが導通し、その結果、セン スノード１３１が接地に駆動され、センスアンプ１６０が第１の信号を発生させ られる。逆に、プログラミングされた選択されたメモリセルは不導通となり、そ の結果、電荷の増大がセンスノード１３１で起こり、第２の出力信号を生成する ためにセンスアンプによって検出される電圧電位が生じる。 負荷回路１３２およびバイアス回路１３０のための方式が数多く知られている 。 たとえば、図５は米国特許第４，７９９，１９５号に開示されるような負荷およ び検出回路の一例を示す。ドレインおよびゲートがＶ_ccに結合され、ソースがセ ンスノード１３１に結合されたＮチャネルＭＯＳトランジスタ（ＮＭＯＳ）２０ ２を含む負荷回路１３２’が示される。バイアス回路１３０’はＮＭＰＯＳトラ ンジスタ対２１０、２１２と、１対のインバータ２１４、２１６と、ＮＭＯＳゲ ーティングトランジスタ２１８とを含む。トランジスタ２１０、２１２の各々は 、選択されたメモリセル１１０’のデータ状態を検出するために、Ｖ_ccと検出ノ ード１３３との間に配置されたそのドレイン−ソース経路に結合される。インバ ータ２１４、２１６は選択されたメモリセルとトランジスタ２１０および２１２ のゲートとの間に接続される。インバータは各々、検出ノード１３３で感知され る選択されたメモリセル１１０’からの信号を反転する。ゲーティングトランジ スタ２１８は検出ノードとセンスノード１３１との間に結合される。 図６において、米国特許第４，９１６，６６５号に開示される回路は検出回路 １３０’と負荷回路の変形例１３２ａ’−１３２ｃ’とを含む。負荷回路１３２ ａ’は、ドレインおよびゲートがＶ_ccに結合され、ソースがセンスノード１３１ に結合されたＮＭＯＳデバイスを含む。代替的に、負荷回路１３２ｂ’はソース がＶ_ccに結合され、ゲートが接地に結合され、ドレインがセンスノード１３１に 結合されたＰチャネル（ＰＭＯＳ）デバイスを含む。負荷回路１３２ｃ’はＰＭ ＯＳデバイスを含み、ここでＶ_ccはそのソースおよび基板に結合され、ゲートお よびドレインはセンスノード１３１に結合される。検出回路１３０’はソースが 検出ノード１３３に結合され、ドレインがＶ_ccを受けるＮＭＯＳトランジスタ３ １０を含む。ゲーティングトランジスタ３１２は検出ノード１３３とセンスノー ド１３１との間に直列に挿入される。トランジスタ３１０、３１２は、トランジ スタ鎖３１４、３１６および３１８からなるバイアス回路によって供給される定 電圧によってバイアスされる。 米国特許第５，１９７，０２８号は図７に示すような負荷および検出回路１３ ２’，１３０’を開示する。検出回路１３０’はチップイネーブルトランジスタ ４０２、４０４を含む。トランジスタ対４０６ａ、４０６ｂおよび４０８ａ、４ ０８ｂの各々はインバータを含む。ゲーティングトランジスタ４１２は検出ノー ド１３３とセンスノード１３１との間に接続される。インバータ入力は検出ノー ドに結合される。インバータ４０６ａ、４０６ｂの出力はＮＭＯＳトランジスタ ４１０のゲートに結合され、インバータ４０８ａ、４０８ｂの出力はゲーティン グトランジスタ４１２のゲートに結合される。ＰＭＯＳ負荷トランジスタ４１４ はＶ_ccをそのソースで受け、そのドレインおよびゲートでセンスノード１３１に 結合される。 図８に示す米国特許第５，５５９，７３７号は、ＮＭＯＳビット線チャージン グトランジスタ５０２がＶ_ccと検出ノード１３３との間に結合された検出回路１ ３０’を開示する。ＮＭＯＳゲーティングトランジスタ５０４は検出ノードとセ ンスノード１３１との間に結合される。両方のトランジスタは一般にバイアス回 路５０６として示される回路によってバイアスされる。負荷回路１３２’はＰＭ ＯＳトランジスタ５０８を含む。 不揮発性メモリのフローティングゲートは長い読出期間の間に「読出妨害」ま たはソフト書込エラーとして知られる条件を受けやすい。図４の一般的な図を再 び参照し、メッセージ１２が選択されている、すなわち、ＲＯＷ₁選択線が５ボ ルトでアサートされ、ＣＯＬ_mが５ボルトでアサートされていると仮定する。検 出ノード１３３の電位Ｖ_bitlineがあるレベルよりも高くなれば、メモリセル１ １２のフローティングゲートがソフト書込エラー（「読出妨害」の影響）を受け る可能性がある。この電位は装置技術とメモリセルの具体的な構造とに依存する が、これは典型的に１．２ボルトから１．８ボルトの範囲であり、１．５ボルト が通常用いられる値である。したがって、読出妨害の影響を防ぐか少なくとも最 小にするためには、Ｖ_bitlineを１．５ボルト以下に維持することが望ましい。 図４−８に示す先行技術において例示されたもののような、検出ノードとセン スノードとの間に結合されるゲーティングトランジスタは、Ｖ_bitlineが１．５ ボルトの最大電圧に制限されるべきである。ノード１３３の電圧はＶ_ref−Ｖ_tで あり、ここでＶ_refはゲーティングトランジスタ（たとえば、図８のトランジス タ５０４）の制御ゲートに与えられるバイアス電圧であり、Ｖ_tはそのしきい値 電圧である。一般にＶ_tは０．７−１．０ボルトであり、したがってＶ_refは２． ２−２．５ボルトに固定されるべきである。上述のように、これは能動フィード バッ ク回路または直列結合され、ダイオード接続されたトランジスタの鎖を用いるこ とによって達成される。これらの先行技術の方式には２つの欠点がある。すなわ ち、これらは常に電力を消耗させ、また、Ｖ_refが通常Ｖ_ccから何らかの方法で 引出されるので、先行技術の方式はＶ_ccの変化に極めて敏感であり、したがって Ｖ_refを適切な電位、たとえば２．２−２．５ボルトに維持するその能力に悪影 響を与える。 ５ボルト、３．３ボルトおよび２．５ボルトのシステムの使用が増え、これら の不揮発性メモリ装置が多数の電源環境の下で動作することを必要とするために 状況が悪化する。実際，メモリ装置は２．５ボルトから６．０ボルトの間で変化 し得る電源にさらされる。５ボルトのシステムまたは３．３ボルトのシステムの いずれかに特に設計される安定したＶ_refを与えることは比較的簡単であるが、 このような先行技術の回路は、５ボルトのシステムと３．３ボルトのシステムと の間で確実に入れ替わることができる定常Ｖ_ref源を経済的かつ効果的に与える ことができない。たとえば、米国特許第５，５７２，４６５号は、装置が５ボル トの電源または３．３ボルトの電源のいずれで動作しているかを検出する回路を 用いたメモリ装置を開示している。回路は、５ボルトの基準電圧発生器のＶ_ccと ３．３ボルトの基準電圧発生器のＶ_ccとの間で選択を行ない、したがって適切な 電圧レベルを与えるために組合せ論理回路を駆動する３．３／５ボルト検出器を 必要とする。組合せ論理は１つの電力レベルだけが与えられることを確実とする ために必要とされる。 電源の変化に反応しないビット線クランプ機構が必要である。また、簡単な設 計であり、事実上電力を消費しないクランプ方式を有することが望ましい。 この開示において、「クランプ」という用語とそこから派生する用語とは電圧 電位を最大値に制限するための方式を指し、ノードをある電圧レベルに、または ある範囲の電圧レベル内に固定する回路とは区別されるべきである。 発明の概要 この発明に従う不揮発性メモリ装置は少なくとも１つのメモリセルとメモリセ ルを選択するための行選択線および列選択線とを含む。メモリ装置は選択された メモリセルのデータ状態を感知するためのセンスアンプを含む。選択されたメモ リセルの列選択線と直列に接続された負荷回路およびデプレション形トランジス タは、選択されたメモリセルのデータ状態に対応する電位を発生するために動作 し、この電位はセンスアンプに入力される。デプレション形トランジスタはＮＭ ＯＳデバイスである。負荷回路はＰＭＯＳデバイスまたはＮＭＯＳデバイスのい ずれかであり得る。 図面の簡単な説明 図１は、この発明の好ましい実施例を示す。 図２Ａおよび２Ｂは、この発明の第２の実施例を示す。 図３は、ＮＭＯＳデプレション形デバイスの典型的な転送曲線である。 図４−８は、先行技術のビットクランプ方式を各々示す。 発明実施の最良の形態 図１に示す装置のような、この発明に従うメモリ装置は行選択線および列選択 線をアサートすることによって選択される少なくとも１つのメモリセル１０を含 む。列選択トランジスタ２０のドレインはビット線３５のノード３３に結合され る。ゲーティングトランジスタ３０の第１の端子はノード３３に結合され、第２ の端子はセンスノード３１に結合され、ゲート端子は接地電位に結合される。ト ランジスタ３２のような負荷回路はセンスノード３１とＶ_ccとの間に結合される 。センスノードはセンスアンプ６０の入力６２に結合される。基準セル５０はセ ンスアンプの入力６１に結合される。センスアンプの出力ＤＡＴＡＯＵＴは選択 されたメモリセルに記憶されたデータに対応する論理レベルを表わす。センスア ンプおよび基準セルの構成は公知であり、十分に理解される。図１に示すように 、負荷トランジスタ３２は多くの公知の回路のどれであってもよい。典型的な回 路が示されるが、明らかに多くの類似した回路のどれがこの発明の範疇および趣 旨から逸脱せずに用いられてもよい。 この発明に従うと、ゲーティングトランジスタ３０はｎチャネルデプレション 形ＦＥＴである。デプレションデバイスのソース端子はノード３３でビット線３ ５に結合され、ドレイン端子はセンスノード３１に結合され、制御ゲートは接地 に結合される。 図２Ａおよび２Ｂに示す、この発明のメモリ装置の第２の実施例では、メモリ セルは複数行のバイトで組織化されたメモリＭ₁−Ｍ_nを形成するために一度にグ ループ化された８ビットである。１バイトのメモリを識別するアドレスが復号器 ７０によって受取られ、復号器７０はこのアドレスを復号化し、対応の行アドレ ス線Ｘをアサートし、列選択信号Ｙを発生する。列選択信号は、そのアドレスに 対応する列Ｍ₁−Ｍ_nのグループを選択するためにマルチプレクサ７２への選択器 入力となる。 マルチプレクサ７２を出る８つのビット線の各々が、その対応のメモリセルの データ状態を検出するために検出回路４０へと与えられる。各検出回路４０の出 力がセンスアンプ６０に与えられ、センスアンプ６０は検出された信号を基準５ ０に対して比較し、適切な論理レベルを出力する。 各検出回路４０がＶ_ccとセンスアンプへの入力との間に結合された負荷トラン ジスタ４１を含む。デプレション形ＮＭＯＳトランジスタ４３がセンスアンプ入 力とその対応のビット線との間に結合される。デプレションデバイス４３の制御 ゲートは接地電位に結合される。したがって、検出回路の素子は図１に示される のと同じ態様で配列される。 この発明の動作をここで図１および３を参照して説明する。図３に示すグラフ は典型的なＮＭＯＳデプレション形デバイスの転送曲線である。どのＦＥＴでも そうであるように、デバイスはゲートからソースへの電圧Ｖ_GSがＶ_tより下に下 がるときに遮断する。しかしながら、ＮＭＯＳデプレションデバイスは図に示す ような負のしきい値電圧(Ｖ_t）を有することによってさらに特徴付けられる。 ここで図１を参照して、選択されたメモリセル１１２が消去された状態にある 状況をまず検討する。この場合、選択されたときにビット線３５のノード３３が 接地に駆動されるようにメモリセルが導通状態である。ノード３３の電圧Ｖ_{bitl ine} は実質的に接地電位と等しい。したがって、デプレションデバイスのゲート からソースへの電位Ｖ_GSは０ボルトとほぼ等しく、したがって装置は導通してい る。図３を参照されたい。したがって、センスノード３１は接地電位に駆動さ れる。 選択されたメモリセル１１２がプログラミングされた状態にある状況を次に検 討する。選択されたメモリセル１１２はこの場合導通しておらず、したがってノ ード３３の電位Ｖ_bitlineは電荷がノードに蓄積すると上昇し始める。デプレシ ョンデバイス３０の制御ゲートが接地電位にあるので、そのゲートからソースへ の電圧はＶ_GS＝０−Ｖ_bitline、すなわちＶ_GS＝−Ｖ_bitlineである。次に、デプ レションデバイス３０が−１．５ボルトのＶ_t（図３参照）を有するように構成 されていると仮定する。Ｖ_bitlineが上昇し続けると、これは最終的に１．５ボ ルトに達する。この点で、デプレションデバイスは遮断し、ノード３３での電荷 のさらなる増大を防ぎ、ノード３３の最大電位を１．５ボルトに制限する。上述 のように、この作用は読出妨害エラーを回避するために必要な望ましい効果その ものである。 デプレションデバイスの制御ゲートが接地に結合されているので、装置をバイ アスさせるために必要な電力消耗回路が存在しない。さらに、デバイスの遮断し きい値Ｖ_tはＶ_ccの変動に全く反応せず、したがってビット線クランプの機能が このような変動によって影響を与えられない。また、この方式はＶ_bitlineが１ ．５ボルトを超えないことを保証し、したがってデバイスの動作がＶ_ccの変動に よって影響を与えられない。したがって、この発明に従って構成されるメモリ装 置は、性能への悪影響なしで、高電圧（５ボルト）および低電圧（３．３および ２．５ボルト）の両方に容易に適合可能である。実際の最大Ｖ_bitlime値がデプ レションデバイスのデバイスジオメトリおよびドーピングによって決定されるの で、Ｖ_bitlineを所与の電圧レベルに制限するためにある電圧しきい値Ｖ_tを有す るビット線クランプを与えるのは容易である。

Claims (1)

1. 【特許請求の範囲】 １．メモリ装置であって、 少なくとも１つのフローティングゲートメモリセルと、 前記メモリセルに結合され、アドレスを受取り、受取られたアドレスに対応す るメモリセルを選択するための選択手段と、 センス回路と、 前記センス回路に結合された第１の端子と、前記選択手段に結合された第２の 端子と、接地レールに結合されたゲート端子とを有するデプレション形電界効果 トランジスタとを含む、メモリ装置。 ２．前記選択手段は、前記デプレション形トランジスタの前記第２の端子に結合 された第１の端子と、前記メモリセルに結合された第２の端子と、列選択線に結 合されたゲート端子とを有する列選択トランジスタを含む、請求項１に記載のメ モリ装置。 ３．前記デプレション形トランジスタはＮＭＯＳデバイスである、請求項２に記 載のメモリ装置。 ４．前記センス回路は第２の入力をさらに含み、メモリ装置は、前記センス回路 の前記第２の入力に結合された第１の端子と、電源レールに結合された第２の端 子とを有する負荷回路をさらに含む、請求項１に記載のメモリ装置。 ５．前記負荷回路はエンハンスメント形ＰＭＯＳデバイスであり、前記デプレシ ョン形トランジスタはＮＭＯＳデバイスである、請求項４に記載のメモリ装置。 ６．前記負荷回路はエンハンスメント形ＮＭＯＳデバイスであり、前記デプレシ ョン形トランジスタはＮＭＯＳデバイスである、請求項４に記載のメモリ装置。 ７．不揮発性メモリ装置であって、 行列状に配列されたフローティングゲートメモリセルのアレイと、 メモリセルの前記行の１つを選択するための行選択手段と、 メモリセルの前記列の１つを選択するための列選択手段と、 選択されたメモリセルに記憶されたデータを表わすデータ信号を与えるための データノードを有する回路とを含み、前記回路は負荷素子およびデプレション形 トランジスタをさらに有し、前記負荷素子は電源端子と前記データノードとの間 に結合され、前記デプレション形トランジスタは前記データノードと前記メモリ セルの列との間に前記列選択手段を介して結合され、前記デプレション形トラン ジスタは接地端子に結合されたゲートを有し、さらに、 前記データノードに結合され、そこにおけるデータ信号を感知するためのセン スアンプを含む、不揮発性メモリ装置。 ８．前記列選択手段は、メモリセルの前記列に結合された入力と前記デプレショ ン形トランジスタに結合された出力とを有する複数から単数へのマルチプレクサ である、請求項７に記載のメモリ装置。 ９．前記デプレション形トランジスタはＮＭＯＳデバイスである、請求項８に記 載のメモリ装置。 １０．前記負荷素子はＰＭＯＳデバイスまたはＮＭＯＳデバイスである、請求項 ９に記載のメモリ装置。 １１．メモリセルの前記列は複数グループの列として配列され、前記メモリ装置 は、複数個の前記回路と、列の前記グループの１つを選択し、列の選択されたグ ループを前記回路に結合するための手段とをさらに含む、請求項７に記載のメモ リ装置。 １２．前記回路の各々の前記負荷素子はＰＭＯＳデバイスまたはＮＭＯＳデバイ スである、請求項１１に記載のメモリ装置。 １３．前記回路の各々の前記デプレション形トランジスタはＮＭＯＳデバイスで ある、請求項１２に記載のメモリ装置。 １４．半導体メモリであって、 少なくとも１つの列選択線と、 少なくとも１つのワード選択線と、 第１の端子と、接地レールに結合された第２の端子と、前記少なくとも１つの ワード選択線に結合されたゲートとを有する少なくとも１つのフローティングゲ ートメモリセルと、 第１の端子と、前記メモリセルの前記第１の端子に結合された第２の端子と、 前記少なくとも１つの列選択線に結合されたゲートとを有する列選択トランジス タと、 第１の端子と、前記列選択トランジスタの前記第１の端子に結合された第２の 端子と、前記接地レールに結合されたゲートとを有するデブレション形トランジ スタと、 電源列に結合された第１の端子と、前記デプレションデバイスの前記第１の端 子に結合された第２の端子とを有する負荷回路と、 前記デプレションデバイスの前記第１の端子に結合されたセンスアンプとを含 む、半導体メモリ。 １５．前記デプレション形トランジスタはＮＭＯＳデバイスであり、前記負荷回 路はエンハンスメント形ＰＭＯＳデバイスであり、前記ＰＭＯＳデバイスのゲー ト端子は前記接地レールに結合される、請求項１４に記載の半導体メモリ。 １６．前記デプレション形トランジスタはＮＭＯＳデバイスであり、前記負荷回 路はエンハンスメント形ＮＭＯＳデバイスであり、前記ＮＭＯＳデバイスのゲー ト端子は前記電源レールに結合される、請求項１４に記載の半導体メモリ。