KR100487714B1 - 전원공급에무관한저소비전력비트선전압클램프를갖는메모리소자 - Google Patents

Abstract

본 발명은 비휘발성 메모리(10)의 비트선 클램핑 기술에 관한 것이다. 비트선(35)의 전압은 원하는 전압 레벨로 유지되어 판독 방해 효과를 피할 수 있게 되며, 전원 공급의 변동에 무관하고 실제로 거의 전원을 소비하지 않는다. 본 발명은 고전압(5 볼트) 동작과 저전압(3.3 볼트 및 2.5 볼트) 동작에 적합하도록 설계된 메모리 소자를 구현하는 것이다.

Description

전원 공급에 무관한 저소비 전력 비트선 전압 클램프를 갖는 메모리 소자{A MEMORY DEVICE HAVING A POWER SUPPLY-INDEPENDENT LOW POWER CONSUMPTION BIT LINE VOLTAGE CLAMP}

본 발명은 비휘발성 메모리(예컨대, EPROM, EEPROM, 플래시 메모리)에 관한 것으로서, 보다 구체적으로는 비트선에 대한 전압 클램핑 회로에 대한 것이다.

EPROM, EEPROM, 플래시 메모리와 같은 비휘발성 메모리 장치는 메모리 저장 소자로서 플로팅 게이트 트랜지스터를 사용한다. 도 4는 메모리 셀(110) 어레이로 구성된 전형적인 종래 메모리 장치(100)의 전반적인 구성을 나타내는데, 메모리 셀(110) 어레이는 행 선택선 ROW₁ ~ ROW_n과 열 선택선 COL₁ ~ COL_m에 의해 어드레스 지정된다. 감지 증폭기(160)는 감지 노드(131)에서 검출된 데이터 신호를 기준셀(150)에서 공급되는 기준 신호와 비교하여, 선택된 메모리 셀의 데이터 상태를 검출한다. 기준셀(150)의 기준 신호는 감지 증폭기(160)의 제1 입력(161)에 입력된다. 메모리 셀의 데이터는 감지 증폭기(160)의 제2 입력(162)에서 검출된다. 상기 데이터는 부하 회로(132)의 조합을 통해 감지되는데, 이 부하 회로(132)는 바이어스 회로(130)에 의해 비트선(135)과 분리되어 있다. 회로(130, 132)는 검출 노드(133)에 나타난 선택된 메모리 셀의 데이터 상태를 검출하고, 감지 노드(131)에 바이어스 전위를 생성한다. 감지 노드(131)는 감지 증폭기(160)에 의해 감지된다.

메모리 셀은 행 선택선과 열 선택선을 활성화시킴으로써 선택된다. 선택된 메모리 셀이 프로그램되지 않는 상태이면 이 셀은 도통 상태이므로, 감지 노드(131)는 접지로 되어서 감지 증폭기(160)가 제1 신호를 생성한다. 역으로, 선택된 메모리 셀이 프로그램된 상태이면 이 셀은 비도통 상태이므로, 감지 노드(131)에서 전하 축적이 일어나고, 따라서 감지 증폭기(160)에 의해 전압이 검출되어 제2 출력 신호가 생성된다.

부하 회로(132)와 바이어스 회로(130)를 구현하는 여러 가지 방법이 알려져 있다. 예를 들어, 도 5에는 미국 특허 제4,799,195호에 기재된 부하 및 검출 회로의 일례가 나타나 있다. 부하 회로(132')는 드레인과 게이트가 Vcc에 연결되고 소스가 감지 노드(131)에 연결된 N 채널 MOS 트랜지스터(NMOS; 202)로 구성되어 있는 것으로 나타나 있다. 바이어스 회로(130')는 NMOS 트랜지스터 쌍(210, 212), 한쌍의 인버터(214, 216) 및 NMOS 게이팅 트랜지스터(218)로 구성되어 있다. 각각의 트랜지스터(210, 212)는 드레인-소스 경로가 Vcc와 검출 노드(133) 사이에 배치되어 선택된 메모리 셀(110')의 데이터 상태를 검출한다. 인버터(214, 216)는 선택된 메모리 셀과 트랜지스터(210, 212)의 각각의 게이트 사이에 각각 연결되어 있다. 인버터의 각각은 검출 노드(133)에서 감지된 선택된 메모리 셀(110')에서 출력된 신호를 반전시킨다. NMOS 게이팅 트랜지스터(218)는 검출 노드와 감지 노드(131) 사이에 연결되어 있다.

도 6에 나타낸 회로는 미국 특허 제4,916,665호에 개시된 회로인데, 검출 회로(130')와 여러 가지 부하 회로(132a' ~ 132c')를 포함하고 있다. 부하 회로(132a')는 Vcc에 연결된 드레인과 게이트, 감지 노드(131)에 연결된 소스를 갖는 NMOS 소자를 포함한다. 이와는 달리, 부하 회로(132b')는 Vcc에 연결된 소스, 접지에 연결된 게이트, 감지 노드(131)에 연결된 드레인을 갖는 P 채널(PMOS) 소자를 포함하고 있다. 부하 회로(132c')는 PMOS 소자를 구비하고 있는데, 여기서 Vcc는 소스와 기판에 연결되어 있고, 게이트와 드레인은 감지 노드(131)에 연결되어 있다. 검출 회로(130')는 검출 노드(133)에 연결된 소스, Vcc를 받는 드레인을 갖는 NMOS 트랜지스터(310)로 구성된다. 게이팅 트랜지스터(312)는 검출 노드(133)와 감지 노드(131) 사이에 직렬로 연결된다. 트랜지스터(310, 312)는 트랜지스터 체인(314, 316, 318)으로 구성된 바이어스 회로에서 공급되는 일정한 전압에 의해 바이어스된다.

미국 특허 제5,197,028호에는 도 7에 나타낸 부하 및 검출 회로(132', 130')가 개시되어 있다. 검출 회로(130')는 칩 인에이블 트랜지스터(402, 404)를 포함한다. 트랜지스터 쌍(406a, 406b, 408a, 408b)의 각각은 인버터를 포함한다. 게이팅 트랜지스터(412)는 검출 노드(133)와 감지 노드(131) 사이에 연결된다. 인버터 입력은 검출 노드에 연결된다. 인버터(406a, 406b)의 출력은 NMOS 트랜지스터(410)의 게이트에 연결되고, 인버터(408a, 408b)의 출력은 게이팅 트랜지스터(412)의 게이트에 연결된다. PMOS 부하 트랜지스터(414)는 소스에서 Vcc를 받고, 드레인과 게이트가 감지 노드(131)에 연결되어 있다.

미국 특허 제5,559,737호는 도 8에 나타낸 것과 같은 검출 회로(130')를 개시하고 있는데, 이 검출 회로(130')는 Vcc와 검출 노드(133) 사이에 연결된 NMOS 비트선 충전 트랜지스터(502)를 갖는다. NMOS 게이팅 트랜지스터(504)는 검출 노드와 감지 노드(131) 사이에 연결된다. 상기 트랜지스터는 모두 바이어스 회로(506)에 의해 바이어스된다. 부하 회로(132')는 PMOS 트랜지스터(508)로 구성된다.

비휘발성 메모리의 플로팅 게이트는 장시간의 판독 동작의 기간 동안 "판독 방해(read disturb)"라고 하는 조건 또는 소프트 기록 오류(soft write error)를 당하기 쉽다. 도 4의 전체적인 도면을 참조하여, ROW₁ 선택선에 5 볼트의 전압이 실리고, COL_m에 5 볼트의 전압이 실려 메모리 셀(112)이 선택된 경우를 살펴보자. 검출 노드(133)의 전위 V_bitline이 특정 레벨 이상으로 올라가면, 메모리 셀(112)의 플로팅 게이트는 소프트 기록 오류("판독 방해" 효과)가 일어나기 쉽다. 이러한 전위는 소자 기술과 메모리 셀의 특정 구조에 의존하지만, 전형적으로 1.2 볼트 내지 1.8 볼트의 범위이고 통상 1.5 볼트가 사용된다. 따라서, 판독 방해 효과를 없애거나 최소화하기 위해서는 V_bitline을 1.5 볼트 또는 그 이하로 유지할 필요가 있다.

검출 노드와 감지 노드 사이에 연결된 게이팅 트랜지스터(예컨대, 도 4 내지 도 8에 나타낸 종래 기술에 따른 것)는, V_bitline의 최대 전압이 1.5 볼트로 제한되도록 하여야 한다. 검출 노드(133)의 전압은 V_ref - V_t인데, 여기서 V_ref는 게이팅 트랜지스터(예컨대, 도 8의 트랜지스터(504))의 제어 게이트에 인가되는 바이어스 전압이고, V_t는 이 트랜지스터의 임계 전압이다. V_t는 전형적으로 0.7 ~ 1.0 볼트이므로, V_ref는 2.2 ~ 2.5 볼트로 고정되어야 한다. 위에서 예시한 바와 같이, 이것은 능동 귀환 회로를 사용하거나 다이오드처럼 구성된 직렬 연결 트랜지스터의 체인을 사용하여 달성된다. 이러한 종래 기술은 2가지 단점이 있다. 첫째, 전원이 항상 소비된다는 것과, 둘째, V_ref는 Vcc에 의해 생기기 때문에 Vcc 변동에 지나치게 민감하여 V_ref를 적절한 전위, 예컨대 2.2 ~ 2.5 볼트로 유지하려는 능력이 떨어지게 된다.

상황을 더 어렵게 만드는 것은, 5 볼트, 3.3 볼트 및 2.5 볼트 시스템의 사용이 증가하여, 비휘발성 메모리 소자가 다중 전원 공급 환경에서 동작할 것을 요구하는 것이다. 실제로, 메모리 소자는 2.5 볼트와 6.0 볼트 사이에서 변할 수 있는 전원 공급에 노출될 것이다. 5 볼트 시스템이나 3.3 볼트 시스템에 특정되도록 설계된 안정된 V_ref를 공급하는 것은 간단한 문제이지만, 종래 기술에서는 5 볼트 시스템과 3.3 볼트 시스템에 호환성이 좋은 안정된 V_ref 전원을 경제적이고 효과적으로 공급하지 못한다. 예를 들어, 미국 특허 제5,572,465호에는 소자가 5 볼트 전원 공급에 의해 동작하는지 또는 3.3 볼트 전원 공급에 의해 동작하는지의 여부를 검출하는 회로를 사용하는 메모리 소자를 개시하고 있다. 이 회로는 3.3/5 볼트 검출기를 필요로 하는데, 이 검출기는 논리 조합 회로를 구동하여 5 볼트 기준 전압 발생기와 3.3 볼트 기준 전압 발생기 중 하나에서의 Vcc를 선택함으로써, 적절한 전압 레벨을 제공한다. 상기 논리 조합 회로는 하나의 전원 레벨만을 제공하는 것을 보증하는데 필요하다.

따라서, 필요한 것은 전원 공급의 변동에 반응하지 않는 비트선 클램핑 기술이다. 또한, 구조가 간단하고 거의 전원을 소비하지 않는 클램핑 기술도 필요하다.

본 명세서에서 사용하는 "클램핑" 및 여기서 파생된 용어는 전압 전위를 최대값으로 제한하려는 기술을 의미하고, 어떤 노드를 특정한 전압 레벨이나 일정 범위의 전압 레벨로 고정시키는 회로 기술과는 구별되어야 한다.

도 1은 본 발명의 바람직한 실시예를 나타내는 도면.

도 2A와 도 2B는 본 발명의 제2 실시예를 나타내는 도면.

도 3은 NMOS 공핍형 소자의 전형적인 전달 곡선.

도 4 내지 도 8은 종래 기술에 따른 비트선 클램핑 기술을 나타내는 도면.

본 발명에 따른 비휘발성 메모리 소자는 적어도 하나의 메모리 셀과, 메모리 셀을 선택하기 위한 행 선택선과 열 선택선을 포함하고 있다. 상기 메모리 소자는 선택된 메모리 셀의 데이터 상태를 감지하는 감지 증폭기를 구비한다. 부하 회로와 공핍형 트랜지스터는 선택된 메모리 셀의 열 선택선에 직렬로 연결되어 있으며, 선택된 메모리 셀의 데이터 상태에 대응하는 전위를 생성하는데, 이것은 차례대로 감지 증폭기에 입력된다. 공핍형 트랜지스터는 NMOS 소자이다. 부하 회로는 PMOS 소자이거나 NMOS 소자이다.

도 1에 나타낸 본 발명에 따른 메모리 소자는 적어도 하나의 메모리 셀(10)을 포함한다. 이 메모리 셀(10)은 행 선택선과 열 선택선을 활성화시킴으로써 선택된다. 열 선택 트랜지스터(20)의 드레인은 비트선(35)의 노드(33)에 연결된다. 게이팅 트랜지스터(30)는 노드(33)에 연결된 제1 단자, 감지 노드(31)에 연결된 제2 단자 및 접지 전위에 연결된 게이트 단자를 갖는다. 트랜지스터(32)와 같은 부하 회로는 감지 노드(31)와 Vcc 사이에 연결되어 있다. 감지 노드는 감지 증폭기(60)의 입력(62)에 연결된다. 기준셀(50)은 감지 증폭기의 입력(61)에 연결된다. 감지 증폭기의 출력 DATAOUT은 선택된 메모리 셀에 저장된 데이터에 대응하는 논리 레벨을 나타낸다. 감지 증폭기와 기준 셀의 구조는 공지되어 잘 인식되어 있다. 도 1에 도시한 바와 같이, 부하 트랜지스터(32)는 공지된 복수의 회로 중 어느 하나이다. 전형적인 회로를 도 1에 나타냈지만, 이와 유사한 복수의 회로 중 하나를 사용하는 것은 분명히 본 발명의 범위의 사상을 벗어나지 않는다.

본 발명에 따르면, 게이팅 트랜지스터(30)는 n 채널 공핍형 FET이다. 공핍형 소자의 소스 단자는 노드(33)에서 비트선(35)과 연결되고, 드레인 단자는 감지 노드(31)에 연결되며, 제어 게이트는 접지에 연결된다.

본 발명에 따른 메모리 소자의 제2 실시예를 도 2A와 도 2B에 나타낸다. 메모리 셀은 한번에 8 비트씩 그룹화되어, 바이트 형태의 메모리 M₁ ~ M_n의 복수의 행을 형성한다. 한 바이트의 메모리를 식별하는 어드레스는 디코더(70)에서 수신되는데, 이 디코더(70)는 어드레스를 디코드하여 대응하는 행 어드레스선 X를 활성화시키고 열 선택 신호 Y를 생성한다. 열 선택 신호는 상기 어드레스에 대응되는 일군의 열 M₁ ~ M_n을 선택하는 멀티플렉서(72)에 대한 선택기의 입력으로서의 역할을 한다.

멀티플렉서(72)에서 출력되는 8개의 비트선의 각각은 검출 회로(40)로 공급되어 해당 메모리 셀의 데이터 상태를 검출한다. 각 검출 회로(40)의 출력은 감지 증폭기(60)로 입력되고, 이 감지 증폭기(60)는 검출된 신호를 기준 신호(50)와 비교하여 적절한 논리 레벨을 출력한다.

각각의 검출 회로(40)는 Vcc와 감지 증폭기의 입력 사이에 연결된 부하 트랜지스터(41)를 포함한다. NMOS 공핍형 트랜지스터(43)는 감지 증폭기의 입력과 해당 비트선 사이에 연결된다. 공핍형 트랜지스터(43)의 제어 게이트는 접지 전위에 연결된다. 즉, 검출 회로의 구성 요소들은 도 1을 참조로 설명한 것과 동일한 방식으로 배치되어 있다.

도 1과 도 3을 참조하여 본 발명의 동작을 설명한다. 도 3에 나타낸 그래프는 전형적인 NMOS 공핍형 소자의 전달 곡선이다. 임의의 FET를 갖는 소자는 게이트-소스 전압 V_GS가 V_t이하로 떨어지면 컷-오프(cutoff)된다. 그러나, NMOS 공핍형 소자는 도면에 나타낸 것처럼, 음의 임계 전압(V_t)을 갖는다는 또 다른 특징이 있다.

선택된 메모리 셀(112)이 소거 상태인 경우를 도 1을 참조하여 먼저 설명한다. 이 경우, 메모리 셀은 도통 상태가 되어 메모리 셀이 선택되면 비트선(35)의 노드(33)는 접지로 떨어진다. 노드(33)의 전압 V_bitline은 접지 전위와 거의 같다. 따라서, 공핍형 소자의 게이트-소스 전위 V_GS는 거의 0 볼트와 같고, 상기 소자는 도통 상태가 된다(도 3 참조). 그래서, 감지 노드(31)는 접지 전위로 떨어진다.

다음으로, 선택된 메모리 셀(112)이 프로그램된 상태에 있는 경우를 설명한다. 이 경우, 선택된 메모리 셀(112)은 비도통 상태가 되어, 노드(33)의 전위 V_bitline은 노드에서 전하가 축적됨에 따라 상승하기 시작한다. 공핍형 소자(30)의 제어 게이트는 접지 전위에 있기 때문에, 이것의 게이트-소스 전압은 V_GS = 0 - V_bitline, 즉 V_GS = -V_bitline이 된다. 그리고 나서, 공핍형 소자(30)가 -1.5 볼트의 임계 전압 V_t(도 3 참조)를 갖도록 구성되었다고 가정한다. V_bitline은 계속 증가하여 최종적으로 1.5 볼트에 도달할 것이다. 이 시점에서 공핍형 소자는 컷-오프되고, 따라서 노드(33)에는 더 이상의 전하 축적이 일어나지 않고 노드(33)의 최대 전위는 1.5 볼트로 제한된다. 위에서 설명한 것처럼, 이러한 동작은 판독 방해 오류를 피하기에 충분히 효과적이다.

공핍형 소자의 제어 게이트가 접지에 결합되기 때문에, 소자에 바이어스를 인가하는 데에는 어떠한 전력 소비 회로(power burning circuitry)도 필요하지 않다. 또한, 공핍형 소자의 컷-오프 임계 전압 V_t는 V_cc의 변동에 전혀 무관하므로, 비트선 클램프의 기능도 이러한 전압 변동에 의해 영향을 받지 않는다. 또한, 이러한 기술에 의하면, V_bitline이 1.5 볼트를 초과하지 않기 때문에, 소자의 동작이 Vcc의 변동에 아무런 영향도 받지 않게 된다는 점을 보증할 수 있다. 따라서, 본 발명에 의해 구성된 메모리 소자는 성능을 저하시키지 않고서도 고전압(5 볼트) 시스템과 저 전압(3.3 볼트 및 2.5 볼트) 시스템의 양쪽에 쉽게 적용될 수 있다. V_bitline의 실제 최대값은 공핍형 소자의 도핑과 소자의 물리적 형상(geometry)에 의해 정해지기 때문에, 특정 임계 전압 V_t를 갖는 비트선 클램프를 제공하여 V_bitline을 일정한 전압 레벨로 제한하는 것은 매우 쉬운 일이 된다.

Claims (16)

1. 적어도 하나의 플로팅 게이트 메모리 셀과;

   상기 메모리 셀에 연결되어, 어드레스를 수신하고 이 수신된 어드레스에 대응되는 메모리 셀을 선택하는 선택 수단과;

   감지 회로와;

   상기 감지 회로에 연결된 제1 단자, 상기 선택 수단에 연결된 제2 단자 및 접지 레일(ground rail)에 연결된 게이트 단자를 갖는 공핍형 전계 효과 트랜지스터

   를 포함하는 메모리 소자.
2. 제1항에 있어서, 상기 선택 수단은, 상기 공핍형 전계 효과 트랜지스터의 제2 단자에 연결된 제1 단자, 상기 메모리 셀에 연결된 제2 단자 및 열 선택선에 연결된 게이트 단자를 갖는 열 선택 트랜지스터를 포함하는 것을 특징으로 하는 메모리 소자.
3. 제2항에 있어서, 상기 공핍형 전계 효과 트랜지스터는 NMOS 소자인 것을 특징으로 하는 메모리 소자.
4. 제1항에 있어서, 상기 감지 회로는 제2 입력을 더 포함하고,

   상기 메모리 소자는 상기 감지 회로의 제2 입력단에 연결된 제1 단자와 전원 공급 레일과 연결된 제2 단자를 갖는 부하 회로를 더 포함하는 것을 특징으로 하는 메모리 소자.
5. 제4항에 있어서, 상기 부하 회로는 증가형 PMOS 소자이고, 상기 공핍형 트랜지스터는 NMOS 소자인 것을 특징으로 하는 메모리 소자.
6. 제4항에 있어서, 상기 부하 회로는 증가형 NMOS 소자이고, 상기 공핍형 트랜지스터는 NMOS 소자인 것을 특징으로 하는 메모리 소자.
7. 행과 열로 배열된 플로팅 게이트 메모리 셀로 이루어진 어레이와;

   상기 메모리 셀의 행 중 한 행을 선택하는 행 선택 수단과;

   상기 메모리 셀의 열 중 한 열을 선택하는 열 선택 수단과;

   선택된 메모리 셀에 저장된 데이터를 나타내는 데이터 신호를 제공하는 데이터 노드를 가지며, 전원 공급 단자와 상기 데이터 노드 사이에 연결된 부하 소자와, 상기 열 선택 수단을 통해 상기 데이터 노드와 상기 메모리 셀의 열 사이에 연결되며 접지 단자와 연결된 게이트 단자를 갖는 공핍형 트랜지스터를 갖는 회로와;

   상기 데이터 노드에 연결되어 이 노드의 데이터 신호를 감지하는 감지 증폭기

   를 포함하는 비휘발성 메모리 소자.
8. 제7항에 있어서, 상기 열 선택 수단은 입력이 상기 메모리 셀의 열에 연결되고 출력이 상기 공핍형 트랜지스터에 연결되는 다대일(many-to-one) 멀티플렉서인 것을 특징으로 하는 비휘발성 메모리 소자.
9. 제8항에 있어서, 상기 공핍형 트랜지스터는 NMOS 소자인 것을 특징으로 하는 비휘발성 메모리 소자.
10. 제9항에 있어서, 상기 부하 소자는 PMOS 소자 또는 NMOS 소자인 것을 특징으로 하는 비휘발성 메모리 소자.
11. 제7항에 있어서, 상기 메모리 셀의 열은 복수의 열 그룹으로 배열되고,

    상기 메모리 소자는 복수의 상기 회로와, 상기 열 그룹 중 하나를 선택하고 이 선택된 열 그룹을 상기 회로에 연결시키는 수단을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
12. 제11항에 있어서, 상기 회로의 각각의 상기 부하 소자는 PMOS 소자 또는 NMOS 소자인 것을 특징으로 하는 비휘발성 메모리 소자.
13. 제12항에 있어서, 상기 회로의 각각의 공핍형 트랜지스터는 NMOS 소자인 것을 특징으로 하는 비휘발성 메모리 소자.
14. 적어도 하나의 열 선택선과;

    적어도 하나의 워드 선택선과;

    제1 단자, 접지 레일에 연결된 제2 단자 및 상기 적어도 하나의 워드 선택선에 연결된 게이트 단자를 갖는 적어도 하나의 플로팅 게이트 메모리 셀과;

    제1 단자, 상기 메모리 셀의 제1 단자에 연결된 제2 단자 및 상기 적어도 하나의 열 선택선에 연결된 게이트 단자를 갖는 열 선택 트랜지스터와;

    제1 단자, 상기 열 선택 트랜지스터의 제1 단자에 연결된 제2 단자 및 상기 접지 레일에 연결된 게이트 단자를 갖는 공핍형 트랜지스터와;

    전원 공급 레일과 연결된 제1 단자와, 상기 공핍형 트랜지스터의 제1 단자에 연결된 제2 단자를 갖는 부하 회로와;

    상기 공핍형 트랜지스터의 제1 단자에 연결된 감지 증폭기

    를 포함하는 반도체 메모리.
15. 제14항에 있어서, 상기 공핍형 트랜지스터는 NMOS 소자이고, 상기 부하 회로는 증가형 PMOS 소자이며, 상기 PMOS 소자의 게이트 단자는 상기 접지 레일에 연결되는 것을 특징으로 하는 반도체 메모리.
16. 제14항에 있어서, 상기 공핍형 트랜지스터는 NMOS 소자이고, 상기 부하 회로는 증가형 NMOS 소자이며, 상기 NMOS 소자의 게이트 단자는 상기 전원 공급 레일에 연결되는 것을 특징으로 하는 반도체 메모리.