NO319753B1

NO319753B1 - Lagerinnretning, spesielt ikke-flyktige lagre

Info

Publication number: NO319753B1
Application number: NO19985933A
Authority: NO
Inventors: Jagdish Pathak
Original assignee: Atmel Corp A Delaware Corp
Priority date: 1997-04-23
Filing date: 1998-12-17
Publication date: 2005-09-12
Also published as: CN1229512A; JP2000513862A; DE69825837T2; EP0914657B1; NO985933D0; DE69825837D1; US5828603A; TW407276B; CA2258957C; EP0914657A1; CA2258957A1; WO1998048426A1; CN1200428C; NO985933L; EP0914657A4; MY116419A; HK1020107A1

Description

Teknisk område

Den foreliggende oppfinnelse vedrører generelt ikke-flyktige lagre (for eksempel EPROM, E<2>PROM, FLASH), og mer spesielt en spenningsklamp-krets for bitlinjen.

Bakgrunns teknikk

Ikke-flyktige lagerinnretninger, for eksempel EPROM, E<z>PROM og FLASH, benytter transistorer med flytende por-ter ("floating gate transistors") som minnelagringsele-menter. Figur 4 viser en generisk representasjon av en typisk tidligere kjent lagerinnretning 100 omfattende en gruppe av lagerceller 100 adressert ved hjelp av linje-og spalteselekteringslinjer, ROWa - ROM„, COLi - C0L„. En avfølingsforsterker 160 detekterer datatilstanden for den selekterte lagercelle ved sammenlikning av det detekterte datasignal ved avfølingsnoden 131 mot et referansesignal som fremskaffes av en referansecelle 150. En første inngang 161 til avfølingsforsterkeren mottar dette referansesignal fra referansecellen 150. Lagercelledataene blir detektert ved en andre inngang 162 til avfølingsforster-keren 160. Dataene blir detektert ved hjelp av en kombi-nasjon av en belastningskrets 132 som er isolert fra bitlinjen 135 ved hjelp av en forspenningskrets 130. Kretsen 130 og 132 detekterer datatilstanden for den selekterte lagercelle ved en detekteringsnode 133 og fremskaffer et forspenningspotensiale ved avfølingsnoden 131, som blir avfølt av avfølingsforsterkeren 160.

En lagercelle blir selektert ved forsikring om en linje-og kolonneselekteringslinje. En selektert lagercelle som er uprogrammert, vil være ledende, med det resultat at avfølingsnoden 131 vil bli drevet mot jord, hvilket innebærer at avfølingsforsterkeren 160 vil generere et første signal. I motsatt fall vil en selektert lagercelle som er programmert, være ikke-ledende, med det resultat at en lagring bygger seg opp og vil fremkomme ved avfølingsno-den 131, hvilket vil resultere i et spenningspotensial som blir detektert av avfølingsforsterkeren for å frem-skaffe et andre utsignal.

Det er kjent en flerhet av løsninger for belastningskretsen 132 og forspenningskretsen 130. Figur 5 viser som et eksempel en last- og detekteringskrets som omtalt i US patentskrift 4,799,195. Belastningskretsen 132' er vist omfattende en N-kanal MOS-transistor (NMOS) 202, med et sluk og en port koblet til Voc og en kilde koblet til av-følingsnoden 131. Forspenningskretsen 130' omfatter et NMOS-transistorpar 210, 212, et par invertere 214, 216, samt en NMOS portkoblende transistor 218. Hver av tran-sistorende 210, 212 er koblet med sin slukkildebane anordnet mellom Vcc og detekteringsnoden 133 for å detektere datatilstanden for en selektert lagercelle 110'. Invertrene 214, 216 er koblet mellom den selekterte lagercelle og portene for transistorene, henholdsvis 210 og 212. Invertrene vil hver for seg invertere signalet fra den selekterte lagercelle 110' som er avfølt ved detekteringsnoden 133. Et portkoblende transistor 218 er koblet mellom detekteringsnoden og avfølingsnoden 131.

På figur 6 er det vist kretser omtalt i US patentskrift 4,916,665 omfattende en detekteringskrets 130' og variasjoner av en lastkrets 132a' - 132c'. Belastningskretsen 132a' omfatter en NMOS-innretning med et sluk og en port koblet til Vcc og en kilde koblet til avfølingsnoden 131. Alternativt kan belastningskretsen 132b' omfatte en P-kanal (PMOS) innretning med en kilde koblet til Vcc, en port koblet mot jord, samt et sluk koblet mot avfølings-noden 131. Belastningskretsen 132c' omfatter en PMOS-innretning der Va3 er koblet til en kilde og dennes subst-rat, og der porten og sluket er koblet til avfølingsnoden 131. Detekteringskretsen 130<*> omfatter en NMOS-transistor 310 med en kilde koblet til detekteringsnoden 133 og et sluk som mottar Vcc. Portkoblingstransistoren 312 er inn-lemmet i serie mellom detekteringsnoden 133 og avfølings-noden 131. Transistorer 310, 312 er forspent ved hjelp av en konstant spenning som tilføres av en forspenningskrets omfattende en transistorkjede 314, 316 og 318.

US patentskrift 5,197,028 omhandler last- og detekte-ringskretser 132', 130' som vist på figur 7. Detekteringskretsen 130' omfatter brikke-klargjørende transistorer 402, 404. Transistorparene 406a, 406b og 408a, 408b omfatter hver en inverter. En portkoblende transistor 412 er koblet mellom detekteringsnoden 133 og avfølingsnoden 131. En inverter har sin utgang koblet til detekteringsnoden. Utgangen fra inverter 406a, 406b er koblet til porten for NMOS-transistoren 410, og utgangen fra inverter 408a, 408b er koblet til porten til den portkoblende transistor 412. En PMOS-belastningstransistor 414 mottar Vcc ved sin kilde og er koblet til avfølingsnoden 131 ved sitt sluk og sin port.

US patentskrift 5,559,737, som vist på figur 8, omhandler en detekteringskrets 130' med en NMOS-bit-linje-ladnings-transistor 502 som er koblet mellom Vcc og detekteringsnoden 133. En NMOS-portkoblende transistor 504 er koblet mellom detekteringsnoden og avfølingsnoden 131. Begge transistorer er forspent ved hjelp av en krets, som generelt er vist som en forspenningskrets 506. Belastningskretsen 132' omfatter en PMOS-transistor 508.

Den flytende port hos ikke-flyktige lagre er utsatt for en betingelse som er kjent under begrepet "leseforstyr-relse" ("read disturb") eller myk skrivefeil, under lange leseperioder. Idet det vises til generelle diagram på figur 4, skal det antas at lagercelle 112 er blitt selektert, hvilket innebærer at ROWx valg-linje blir bekreftet med 5 volt og COLm blir bekreftet med 5 volt. Dersom potensialet Vbltline ved detekteringsnode 133 stiger over et visst nivå, så vil den flytende port 112 hos lagercellen 112 ha en tendens til å bli påvirket av myk skrivefeil-virkning ("read disturb"). Selv om dette potensialet er avhengig av innretningsteknologien og den spesifikke konstruksjon for lagercellen, så vil den typisk ligge i området fra 1,2 volt til 1,8; mens 1,5 volt vil være en vanlig brukt verdi. Således er det ønskelig å bibeholde Vbitiine ved eller under 1,5 volt for å unngå, eller i det minste minimere leseforstyrrelsesvirkninger.

En portkoblende transistor som er koblet mellom detekteringsnoden og avfølingsnoden, for eksempel slike som eksemplifisert ved den kjente teknikk vist på figurene 4 - 8, bør være slik at Vbltlioe er begrenset til en maksimal spenning på 1,5 volt. Spenningen ved noden 133 er Vref -Vt, der Vref er forspenningen som påtrykkes styreporten for den portstyrende transistor (for eksempel transistor 504 på figur 8) og Vt er dens terskelspenning. Typisk verdi for Vt er 0,7 - 1,0 volt, slik at Vref skal kunne fikseres ved 2,2 — 2,5 volt. Som eksemplifisert tidligere, oppnår man dette ved bruk av aktive tilbakekoblingskretser eller en kjede av seriekoblede, diode-forbundne transistorer. Disse tidligere kjente kretsløsninger har to ulemper: de vil alltid avgi unødig effekt {"burn power"), og fordi Vre£ blir vanligvis avledet fra Vec på en eller annen måte, vil de tidligere kjente kretsløsninger være meget følsom-me hva angår variasjoner i Vcc som således på negativ måte vil påvirke deres mulighet til å bibeholde Vraf ved det riktige potensiale, for eksempel 2,2 - 2,5 volt.

Det som vil komplisere situasjonen, er den økende bruk av 5 volt, 3,3; samt 2,5 voltsystemer, hvilket krever at de ikke-flyktige lagerinnretninger må kunne virke i multi-kraftforsyningsomgivelser. I praksis vil dette si at la-gerinnretningene vil være utsatt for kraftforsyninger som kan variere mellom 2,5 volt og 6,0 volt. Selv om det er en forholdsvis enkel sak å skaffe en stabil Vt som er konstruert spesielt enten for et 5 volts system eller for et 3,3 volts system, så vil slike kjente kretser ikke kunne være økonomiske og effektivt kunne skaffe en stabil Vref kilde som på enkel måte kan skiftes ut mellom 5 volts og 3,3 volts systemer. For eksempel er det i US patentskrift 5,572,465 omtalt en lagerinnretning som benytter en krets som detekterer hvorvidt innretningen fungerer med et 5 volts eller 3,3 volts kraftforsyningssystem. Kretsen krever en 3,3/5 volt detektor som driver en kom-binert logikkrets for å selektere mellom en Voc på 5 volt eller en 3,3 volts referanse-generator, hvilket derved skaffer det riktige spenningsnivå. Nevnte kombinasjonslo-gikk er nødvendig for å sikre at det bare fremskaffes ett effektnivå.

Det er fra US 4,916,665 A, US 4,879,682 og US 5,675,535 kjent forskjellige løsninger for ikke volatile minneløs-ninger, ingen av disse løser imidlertid alle de problemer som antydes over idet kun eneltelementer av problemene skissert over adresseres av disse patentpublikasjonene.

Det som trengs er en bit-linje-klampeløsning som er upå-virkelig hva angår kraftforsyningsvariasjoner. Det er og-så ønskelig å ha en klampe-løsning som er enkel hva angår konstruksjon og som så å si ikke forbruker effekt.

I denne fremstilling skal uttrykket "klamp" og tilhørende variasjoner angi begreper vedrøre en løsning for begrens-ning av spenningspotensial til en maksimal verdi, og dette skal være til forskjell fra en krets som fikserer en node på et visst spenningsnivå eller innenfor et område av spenningsnivåer.

Sammenfatning av oppfinnelsen

En ikke-flyktig lagerinnretning, kjennetegnet ved at den omfatter:

- minst én flytende portlagercelle.

- selekteringsorganer som er koblet til nevnte lagercelle, for å motta en adresse og for å selektere en lagercelle svarende til en mottatt adresse,

- en avfølingskrets, og

- en uttømt-modus-felteffekttransistor med en første terminal koblet til nevnte avfølingskrets, en andre terminal koblet til nevnte selekteringsorganer, samt en portterminal som er koblet til en jordingsskinne.

Uttømt-modus-transistoren er en NMOS-innretning. Belastningskretsen kan enten være en PMOS-innretning eller en NMOS-innretning.

Kort omtale av tegningsfigurene

Figur 1 viser en foretrukket utførelsesform for den foreliggende oppfinnelse. Figurene 2A og 2B viser en andre utførelsesform for den foreliggende oppfinnelse. Figur 3 er en typisk overføringskurve for en NMOS-uttømt-modus-innretning. Figurene 4-8 viser hver for seg en tidligere kjent bit-klamping-løsning.

Beste utførelsesform for oppfinnelsen

En lagerinnretning i henhold til den foreliggende oppfinnelse, for eksempel innretningen vist på figur 1, omfatter minst én lagercelle 10 som blir selektert ved å be-krefte en linje- og en spalteselekteringslinje. Slukene hos spalteselekteringstransistorene 20 er bundet til noden 33 for bitlinjen 35. En portkoblende transistor 30 har sin første terminal koblet til noden 33, en andre terminal koblet til en avfølingsnode 31, samt en portterminal koblet til jordpotensialet. En belastningskrets, for eksempel transistor 32, er koblet mellom avfølingsno-den 31 og Vcc. Avfølingsnoden er koblet til en inngang 62 til avfølingsforsterkeren 60. En referansecelle 50 er koblet til inngangen 61 til avfølingsforsterkeren. Utgangen fra avfølingsforsterkeren DATAOUT representerer det logiske nivå svarende til de data som er lagret i den selekterte lagercelle. Konstruksjonen av avfølingsfor-sterkeren og referansecellen er tidligere kjent og vel-kjente for fagfolk. Som vist på figur 1, kan belastnings-transistoren 32 være en hvilken som helst av mange kjente kretser. Typiske kretser er vist her, men det skal for-stås at hvilken som helst annen liknende krets kan benyt-tes uten å avvike fra oppfinnelsens ånd og omfang.

I henhold til den foreliggende oppfinnelse er den portkoblende transistor 30 en n-kanal-uttømt-modus FET. Kil-determinalen for uttømningsinnretningen er koblet til bitlinjen 35 ved noden 33, idet slukterminalen er koblet til avfølingsnoden 31, og styreporten er koblet til jord. Ved en andre utførelsesform av lagerinnretningen ifølge den foreliggende oppfinnelse, slik dette fremgår av figurene 2A og 2B, er lagercellene gruppert i åtte biter om gangen for å danne en flerhet av linjer et byte-organi-sert lager M2 - Mn. En adresse som identifiserer en byte for lageret blir mottatt av en dekoder 70 som dekoder adressen og gir forsikring om den tilsvarende linjeadresse-linje X og genererer et spalteselekteringssignal Y. Spal-teselekteringssignalet tjener som en valg-inngang til en multiplekser 72 for å selektere den gruppe av spalter Mi

- Mn svarende til adressen.

Hver av de åtte bitlinjer som eksiterer multiplekseren 72 blir matet inn i en detekteringskrets 40 for å detektere datatilstanden for den tilsvarende lagercelle. Utgangen fra hver detekteringskrets 40 blir matet inn i en avfø-lingsforsterker 60 som sammenlikner det detekterte signal mot en referanse 50 og sender ut det riktige logikknivå.

Hver detekteringskrets 40 omfatter en lasttransistor 41 som er koblet mellom Vco og en inngang til avfølingsfor-sterkeren. En uttømt-modus NMOS-transistor 43 er koblet mellom avfølingsforsterkerens inngang og den tilhørende bitlinje. Styreporten for uttømningsanordningen 43 er koblet til jordpotensialet. Elementene for detekteringskretsen vil derfor være anordnet på samme måte som an-skueliggjort på figur 1.

Virkemåte ifølge den foreliggende oppfinnelse vil nå bli omtalt under henvisning til figurene 1 og 3. Den kurve som er vist på figur 3, er overføringskurven for en typisk NMOS-uttømt-modus-innretning. Som med en hvilken som helst FET, så vil innretningen kutte ut når port-mot-kilde-spenningen VGS faller under Vt. En NMOS-uttømnings-innretning vil imidlertid være ytterligere kjennetegnet ved å ha en negativ terskelspenning (Vt), slik dette er vist på tegningsfigurene.

Idet det nå skal vises til figur 1 skal det nå antas at for det første den situasjon der en selektert lagercelle 112 befinner seg i slettet tilstand. I dette tilfelle vil lagercellen være ledende, slik at når den blir selektert vil noden 33 av bitlinje 35 bli drevet til jord. Spenningen Vbitline ved node 33 vil hovedsakelig være lik jordpotensialet. Port-til-kilde-potensialet Vcs for uttøm-ningsinnretningen vil derfor være tilnærmet lik null volt, og således vil innretningen være ledende, se figur 3. Avfølingsnoden 31 vil derfor være drevet til jordpotensialet.

Deretter skal man anta at den situasjon der den selekterte lagercelle 112 befinner seg i den programmerte tilstand. Den selekterte lagercelle 112 er ikke ledende i dette tilfelle, slik at potensialet Vbitiine ved noden 33 vil begynne å øke ettersom ladning akkumulerer seg på noden. Fordi styreporten for uttømningsinnretningen 30 befinner seg på jordpotensialet, vil port-til-kilde-spenningen være: VGS<=>0 - Vhltiine; det vil si VGS<=>-<V>bltlinB. Man kan nå anta at uttømningsinnretningen 30 er konstruert til å ha en Vt (se figur 3) på -1,5 volt. Ettersom Vbitline fort-setter å øke, vil den til slutt nå 1,5 volt. Ved dette punkt vil uttømningsinnretningen kutte ut, og således forhindre ytterligere oppbygning av ladning ved node 33 til og begrense det maksimale potensialet ved node 33 til 1,5 volt. Som nevnt tidligere, vil denne oppførsel være nøyaktig den ønskede effekt som man trenger for å unngå leseforstyrrelsesfeil.

Fordi styreporten for uttømningsinnretningen er bundet til jord, vil det ikke være noen kraftavbrenningskrets som trengs for å forspenne innretningen. Dessuten vil knekkterskelen Vt for innretningen være fullstendig uføl-som hva angår fluktuasjoner i Vec, slik at funksjonalite-ten for bit-line-klampen ikke vil bli påvirket av slike fluktuasjoner. Dessuten vil denne løsning garantere at Vbitiine ikke vil overskride 1,5 volt, slik at driften av innretningen ikke vil bli påvirket av fluktuasjoner i Vcc. En lagerinnretning konstruert i henhold til den foreliggende oppfinnelse vil derfor uten videre kunne tilpasses både høyspennings- (5 volt) og lavspenningssystemer (3,3 og 2,5 volt) uten at dette forringer ytelsen. Fordi den aktuelle maksimale Vbltlin„-verdi blir bestemt ved innret-ningsgeometrien og doping av uttømningsinnretningen, er det en lett sak å kunne skaffe en bit-line-klamp med et visst spenningsnivå- eller terskel Vt for å begrense Vbltline til et gitt spenningsnivå.

Claims

1. En lagerinnretning, karakterisert ved at den omfatter - minst én flytende portlagercelle, - selekteringsorganer som er koblet til nevnte lagercelle, for å motta en adresse og for å selektere en lagercelle svarende til en mottatt adresse, - en avfølingskrets, og - en uttømt-modus-felteffekttransistor med en første terminal koblet til nevnte avfølingskrets, en andre terminal koblet til nevnte selekteringsorganer, samt en portterminal som er koblet til en jordingsskinne.

2. Lagerinnretning som angitt i krav 1, karakterisert ved at selekteringsorganene omfatter en spalteselekteringstransistor med en første terminal koblet til nevnte andre terminal for uttømt-modus-transistor, en andre terminal som er koblet til nevnte lagercelle, en portterminal som er koblet til en spalteselekteringslinje.

3. Lagerinnretning som angitt i krav 2, karakterisert ved at uttømt-modus-transistoren er en NMOS-innretning.

4. Lagerinnretning som angitt i krav 1, karakterisert ved at avfølingskretsen ytterligere omfatter en andre inngang, at lagerinnretningen ytterligere omfatter en lastkrets med en første terminal koblet nevnte andre inngang til nevnte avfølingskrets, samt en andre terminal som er koblet til en kraftforsyningsskinne.

5. Lagerinnretning som angitt i krav 4, karakterisert ved at lastkretsen er en forsterkningsmodus PMOS-innretning, og at nevnte uttømt-modus-transistor er en NMOS-innretning.

6. Lagerinnretning som angitt i krav 4, karakterisert ved at lastkretsen er en forsterkningsmodus NMOS-innretning og at nevnte uttømt-modus-transistor er en NMOS-innretning.

7. Lagerinnretning som angitt i krav 1, karakterisert ved videre å omfatte: - en gruppe av flytende portlagerceller anordnet i linjer og spalter, - nevnte selekteringsorganer for selektering av én av linjene i lagercellene, og kolonne selekteringsorganer for selektering av én av spaltene i lagercellene, - en avfølingskrets med en datanode for å skaffe et datasignal som er representativt for de data som er lagret i en selektert lagercelle, et lastele-ment, nevnte uttømt-modus-felteffekttransistor, og en avfølingsforsterker koplet til nevnte data node for å avføle et datasignal derved, idet nevnte lastelementet er koblet mellom en kraftforsynings-terminal og nevnte datanode, samtidig som uttømt-modus-felteffekttransistoren er koblet mellom nevnte datanode og en spalte for nevnte lagerceller via nevnte spalteselekteringsorganer.

8. Lagerinnretning som angitt i krav 7, karakterisert ved at spalteselekterings-organene er en mange-til-én-multiplekser med innganger koblet til nevnte spalter i lagercellene og en utgang som er koblet til nevnte uttømt-modus-transistor.

9. Lagerinnretning som angitt i krav 8, karakterisert ved at spalteselekterings-organene er en NMOS-innretning.

10. Lagerinnretning som angitt i krav 9, karakterisert ved at lastelementet er enten en PMOS-innretning eller NMOS-innretning.

11. Lagerinnretning som angitt i krav 7, karakterisert ved at spaltene i lagercellene er innrettet som en flerhet av grupper av spalter, idet lagerinnretningen ytterligere omfatter en flerhet av nevnte kretser og et organ for selektering av én av nevnte grupper av spalter og for kobling av en selektert gruppe av spalter til nevnte kretser.

12. Lagerinnretning som angitt i krav 11, karakterisert ved at lastelementet for hver av kretsene for hver av kretsene eneten er en PMOS-innretning eller en NMOS-innretning.

13. Lagerinnretning som angitt i krav 12, karakterisert ved at nevnte uttømt-modus-transistor for hver av nevnte kretser er en NMOS-innretning .

14. Lagerinnretning som angitt i krav 1, karakterisert ved at nevnte selekteringsorganer inkluderer: - i det minste én spalteselekteringslinje og minst én ordselekteringslinje, - nevnte minst ene flytende portlagercelle med en første terminal, en andre terminal koblet til en jordingsskinne, samt en port som er koblet til minst én ordselekteringslinje, - nevnte selekteringsorganer omfatter videre en spalteselekteringstransistor med en første terminal, en andre terminal koblet til nevnte første terminal for nevnte lagercelle, samt en port som er koblet til nevnte minst ene spalteselekteringslinje, - nevnte andre terminal av nevnte uttømt-modus-felteffekttransistor som er koblet til nevnte første terminal for nevnte spalteselekteringstransistor, - en lastkrets med en første terminal koblet til en kraftforsyningsskinne og en andre terminal som er koblet til nevnte første terminal for nevnte ut-tømt -modus-innretning, og - en avfølingsforsterker som er koblet til nevnte første terminal for nevnte uttømt-modus-innretning.

15. Halvlederlager som angitt i krav 14, karakterisert ved at uttømt-modus-transistoren er en NMOS-innretning, idet lastkretsen er en forsterkningsmodus PMOS-innretning, og en portterminal for nevnte PMOS-innretning er koblet til nevnte jordingsskinne.

16. Halvlederlager som angitt i krav 14, karakterisert ved at uttømt-modus-transistoren er en NMOS-innretning, idet lastkretsen er en forsterkningsmodus NMOS-innretning, og en portterminal for nevnte PMOS-innretning er koblet til nevnte kraftforsyningsskinne.