TW407276B - Memory device having a low power bit line voltage clamp - Google Patents
Memory device having a low power bit line voltage clamp Download PDFInfo
- Publication number
- TW407276B TW407276B TW087106221A TW87106221A TW407276B TW 407276 B TW407276 B TW 407276B TW 087106221 A TW087106221 A TW 087106221A TW 87106221 A TW87106221 A TW 87106221A TW 407276 B TW407276 B TW 407276B
- Authority
- TW
- Taiwan
- Prior art keywords
- coupled
- terminal
- memory
- row
- memory device
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
Landscapes
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Rolling Contact Bearings (AREA)
Description
407376 A7 U7 經濟部中央標準局員工消費合作社印製 五、發明説明（1 ) 【發明說明】 【技術領域】 本發明係有關於非依電性記憶體（例如，EPROM，E1 PR0M ，FLASH)，特別是關於位元線之電壓鉗電路。 【背景技術】 諸如EPROM，E1 PRO Μ及FLASH之非依電性記憶體裝置利用 浮閘電晶體作為記憶儲存元件。圖4示一典型習知記憶體 裝置100之略圖，其包含一陣列之記憶單元110，由列選擇 線ROW, -ROWn及行選擇線COL rCOLm定址。一感测放大器 160藉比較於感測節點131之偵測資料信號及參考單元150 所提供之參考信號而偵測所選擇記憶單元之資料狀態。一 輸入至感測放大器之第一輸入161接受參考單元150之參考 信號。資料之偵測是經由一組合負載電路132，其藉偏壓 電路130隔離於位元線135。電路130及132偵測於偵測節點 133選擇之記憶單元之資料狀態，產生一偏壓電位於感測 節點131供感測放大器160偵測。 藉施加一列選擇線及一行選擇線來選擇記憶單元。未程 式之選擇的記憶單元可導電，使得感測節點131被驅至接 地*使感測放大器160產生一第一信號。相反地，已程式 之選擇的記憶單元不導電，使得電荷堆積發生於感測節點 131，形成一電壓電位被感測放大器偵測到而產生一第二 輸出信號。 負載電路132及偏壓電路130之多数方案已為習知。例如 ，圖5示美國專利第4，799* 195號所揭示之負載及偵测電 (請先閱讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準（CNS ) Λ4規格（2丨0X297公筇 -4 - 經濟部中央標準局員工消費合作社印製 A7 B7 ____ 五、發明説明（2 ) 路實例。所示之負載電路132,包含一 N通道MOS電晶體 (NM0S)202*具有一汲極及一閘極耦合於Vcc及一源極耦合 於感測節點131。偏壓電路130’包含一 NMOS電晶體對210, 212，一對反相器214，216，及一 H M0S 閘電晶體218。各 電晶體210，212與其置於Vcc及偵測節點133之間的汲極-源極路徑耦合K偵測選擇的記憶單元11〇’之資料狀態。反 相器214，216 連接於選擇的記憶單元及電晶體210及212 之閛極之間。反相器各將於偵測節點133感測來自選擇的 記憶單元110'信號反相。閘電晶體218耦合於偵測節點及 感測節點1 3 1之間。 圖6中，美國專利第4，916，665號所揭示之電路包含一 偵測電路130'及負載電路132a'-132c’之變化，負載電路 132a·包含一 HM0S裝置，具有一汲極及閘極耦合於vcc*及 一源極耦合於感測節點131。此外，負載電路132b'包含一 P通道（PM0S)裝置，具有一源極耦合於Vcc ’ 一閛極耦合於 接地，及一汲極耦合於感測節點131。負載電路132c’包含 —PM0S装置，其中Vcc耦合於源極及其基體’閘極及汲極 耦合於感測節點131。偵測電路130'包含一 NM0S電晶體310 ，具有一源極耦合於偵測節點133及一汲極接受Vcc。關電 晶體312串聯於偵測節點133及感测節點131之間。電晶體 310，312由電晶體_314，316及318組成之憾壓電路所供 懕之定電壓施加餳壓。 美國專利第5，197，028號揭示圖7所示之負載及偵測電 __路132，，130'。偵测電路〗讯含晶復.原..電晶超4 〇 2，— 本紙張尺度適用中國國家標準（CNS ) Λ4現格（210X297公郑） 1· - - 1 -ill -- - - - - I —i I I - I- 1- I m ,¾ 、T (請先閲讀背面之注意事項再填寫本頁) -5 - 407276 經濟部中央標隼局員工消費合作社印奴 A 7 B7五、發明説明（3 ) 404。電晶體對406a，406b及408a，408b各包含一反相器 。一閘電晶體412連接於偵測節點133及感測節點131之間 。反相器輸人耦合於偵測節點。反相器406a，406b之输出 耦合於NM0S電晶體410之閘極，反相器408a，408b之輸出 耦合於閘電晶體412之閛極。一 PM0S負載電晶體 414之源 極接受Vcc，其汲極及閘極耦合於感測節點。 美國專利第5，559，737號揭示如圖8所示之偵測電路 130’，具有一 NM0S位元線充電電晶體502耦合於Vcc及偵測 節點133之間。一 NM0S 閘電晶體504耦合於偵測節點及感 測節點131之間。二電晶體皆被一偏壓電路506之電路偏壓 。負載電路132'包含一 PM0S電晶體508。 非依電性記憶體之閘極易處於習稱”讀授亂”或軟寫錯誤 之狀態。參閱圖4，假設記憶單元112已被選擇的，意指 ROWi選擇線被陁加5伏特（volts)旦COLm被施加5伏特 。若於偵測節點133之電位Vb,th^上升至某一位準之上， 記憶單元112之浮閘易處於软寫錯誤（”謓授亂”效應）。雖 然此電位是決定於裝置技術及記憶簞元之特定结構，通常 為1.2伏特至1.8伏特之範圍，而1.5伏特為常用值。因此 ，宜維持V b,.t|,.ne 於1.5伏特或Μ下Μ防止或至少將謓搜 亂效應減至最小。 一閘電晶體被耦合於偵測節點及感測節點之間·諸如示 於圖4 - 8之習知技術霣例，使得V bftUM之最大電壓限於 1.5伏特。於節點133之電壓為\fref -Vt，其中Vref為施加 於閘電晶體（例如，圖8中之電晶體504)控制閘極之偏壓3 、1T (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適/Π中國國家標準（CNS ) Λ4規格（；M0XW7公筇） 6 407276 經濟部中央標隼局員工消費合作社印^ B7五、發明説明U ) 壓，Vt為其臨限電壓。Vt通常為0.7-1.0伏特，因此Vref 應被固定於2.2 - 2.5伏特。如Μ上例示，藉利用有效反 饋電路或串聯耦合，二極體連接之電晶體鍵而達成。這些 習知技術方案有二缺點：經常燒電源；且因Vref導自Vcc ，習知技術方案對於Vcc中之變化很敏感，因此不利於維 持Vref於適當電位，例如，2.2 - 2.5伏特。 5伏特，3. 3及2. 5伏特系統之增加使用使狀況更複雜， 這些非依電性記憶體裝置需操作於多電源環境之下。實際 上，記憶體装置將曝於2.5伏特及6.0伏特之間變化之電源 。較易之事是提供一穩定Vref，其特別設計給5伏特系統 或3.3伏特系統，此種習知技術電路不能經濟有效地供應 一穩定Vref電源，可被可靠地交換於5伏特及 3.3伏特系 統之間。例如，美國專利第5，572，465號揭示一記憶體 裝置利用一電路偵測一裝置是否以5 伏特或3.3伏特電 源操作。此電路需要一 3.3/5伏特偵測器驅動組合埋輯電 路Μ選擇5伏特之Vcc或3.3伏特參考電壓產生器，以提供 適當電壓位準。需要組合邏輯Μ確保只提供一功率位準。 所需要者為一位元線绀方案無感費於電源變化。較佳具 有一設計簡單且幾乎不消耗功率之定位方案。 此揭示中，”鉗”（cl amp)及其衍詞係指限制電壓電位於 一最大值之方案，不同於固定一節點於某一電壓位準或於 一電壓位準範圍内。 【發明之概要】 本發明之非依電性記憶體裝置包含至少一記憶單元及列 (請先閱讀背而之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X2W公泠） 7 經濟部中央標隼局員工消費合作社印製 A737 407276五、發明説明（5 ) 及行選擇K選擇一記憶單元。記憶體裝置包含一感測放大 器Μ感測選擇的記憶單元資料之狀態。一負載電路及一空 乏模電晶體與一選擇的記憶單元之行選擇線串連操作以產 生對應於選擇的記憶單元之資料狀態電位，接著輸入至感 測放大器。空乏模電晶體係一 NM0S 裝置。負載電路可Μ 是一 PM0S裝置或一 NM0S裝置。 【圖式之簡單說明】 圖1為本發明之較佳具體例。 圖2Α及2Β為本發明之第二具體例。 圖3為一典型NM0S空乏模装置之轉移圖。 圖4-8各示一習知技術位元鉗方案。 【發明之最佳具體例之說明】 本發明之記憶體装置，諸如圖1所示之裝置，包含至少 一記憶單元10被選擇施加一列及行選擇線。行選擇電晶體 20之汲極被連接於位元線35之節點33。閘電晶體30之第一 端子耦合於節點33，其第二端子耦合於感測節點31，其間 極端子耦合於大地電位。諸如電晶體32之負載電路耦合於 感測節點31及Vcc之間。感測節點耦合於感測放大器60之 輸入62。一參考單元50耦合於感測放大器之輸入61。感測 放大器之輸出DATA0UT表示對應於儲存於選擇的記憶單元 之資料的邏輯位準。感測放大器及參考單元之構成已為習 知。如圖1所示，負載電晶體32可為一些習知電路之任一 者。示諸典型電路*在不遠離本發明之範圍及精神下，可 使用任何之相同電路。 n I— —l·. ----I- - I .In· I - __ '士κ -I ___- I - . .1. . I ! 丁 U5r-5 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Λ4規梠（210/297公筇） 8 ^ο*7Μ4β >. Β 7 裔。Hitt * 沿 W®WN3® 晰親® — θνα^s I ^ ο ί I · s s w i ^ · ts 画 3。0 &，SISS31 —賴呦Hs® 锫。 萌珊雜 _®i^3s 麻栅 5^112 η- &M si * ilssi 栅 A112Mi® * * s 1 s ^ s K w w ^ ® 0 < σ ί Γ* 5 sl_t 半。0 鉍胳 * Ksfflw 鋪 iisi ” vos=OIVId,ip ? Sv0s= — Vietip 。疑齦商郑沿树齓 w^ ο 0 I β p — I ^ <d (Is 國 3)。I < τ ί Γ' 3 ^ 0 % _ti 半 * 瓣寐 Is 1.5 SI。略 W®_S$SIII5 難 xt * 0S * stMW ^ 31¾ M 8^sffiww3wwius^3s^w^^un®^ W1.5 i —。S_t3 媒 * IthiilH 撖鎌 13s 媒欠 sxts i p 雒 s。 0 鉍沿 籐 ®®i& · d_l 薅銪® s_ ^is-siw s—。痒渰· fwNS±tBH3vt 淑阶 svcc ΐ^ι半 sili * 南Ι Θ迚— 沸沣半1搠嘰。 J 雜 * 痒 藤一 ·5 S I ^ s I s W ^ 1 5 ^ < ο ο 半 sii。0S * 穿链钟® _§M®w^rwgpsmi^s 餹陳(sil).s:s®i(3.3jsL2.5 B » d- ® ^ ffi s ——I ^ ^ s I I i m® ^ s ^ I 3 ί I < Γ Γ : ft 0 I B 砘 ® _ δ I。 _5¾ 爷i 截：$1 郭涅 (砷琳娜彻嫩ϊ) 五、發明説明（8 ) 407216 A7 B7 經濟部中央標隼局員工消費合作社印批 10 非 依 電 性 記 憶 體 20 行 選 擇 電 晶 體 30 閛 電 晶 體 31 感 測 節 點 32 電 晶 體 33 節 點 35 位 元 線 40 偵 測 電 路 41 負 載 電 晶 體 43 空 乏模HM0S電 晶 體 50 參 考 單 元 60 感 測 放 大 器 61 輸 入 62 輸 人 70 解 碼 器 72 多 工 器 100 習 知 記 憶 體 装置 110 記憶單元 110 ' 記 憶 單 元 112 記 憶 單 元 130 偏 壓 電 路 130 ' 感 測 電 路 131 感 測 節 點 132 Μ 載 電 路 批衣 V11 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標隼（CNS > Λ4現格（2!〇x2W公# ) A7 137 407276 五、發明説明（9 ) 經濟部中央標隼局員工消費合作杜印发 132 ' 負載電路 1 32a ',132b ' ,132c' 負載電路 133 偵測節點 135 位元線 150 參考單元 160 感测放大器 161 第一輸入 202 Η通道M0S電晶體（HM0S) 210,212 NM0S電晶體對 214,216 反相器 218 HM0S閛電晶體 310 NM0S電晶體 312 閘電晶體 314.316,318 電晶體鏈 402, 404 晶方復原電晶體 406a,406b,408a,408b 反相器 410 Η Μ 0 S罨晶體 412 閘電晶體 414 PM0S負載電晶體 502 NM0S位元線充電電晶髏 504 NM0S閘電晶體 506 偏壓電路 508 PM0S電晶體 ---------^ — (誚先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X2W公筇） -j 9 ~
Claims (1)
- G7276 A8 B8 C8 D8 88. 10. -8 修正本 申請專利範圍 1. 一種具有低功率位元線電壓鉗之記憶體裝置，包含： 至少一浮閘記憶單元； 選擇裝置，耦合至該記憶單元，Μ接受一位址及選擇一 對應於一接受的位址之記憶單元； 一感測電路；及 一空乏模場效雷晶體，具有一第一端子耦合至該感測電 路，一第二端子耦合至該選擇裝置，及一閘極端子耦合至 接地軌 2 .如 裝置包 模電晶體之該 一閘極端子耦 申請專利範圍第1項之記憶體裝置，其中，該選擇 含一行選擇電晶體，具有一第一端子耦合至該空乏 第二端子，一第二端子耦合至該記憶單元， 合至一行選擇線。 3 .如申請專 模電晶體係一 4 .如申g青專 —^ϋ Ilk m^i nn ϋ^— —^n n n^i ^i·— n^i OJ (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 電路更 具有一 端子耦 5 .如 電路係 裝置。 6 .如 電路係 裝置。 包含一 第一端 合至一 申請專 一加強 利範圍第2項之記憶體裝置，其中，該空乏 NM0S裝置。 利範圍第1項之記憶體裝置，其中，該_測 第二輸入，記憶體裝置更包含一負載電路， 子耦合至該感測電路之第二輸入，及一第二 電源。 利範圍第4項之記憶體裝置，其中，該負載 模PM0S裝置，及該空乏模電晶體係一 NM0S 申請專利範圍第4項之記憶體裝置，其中，該負載 一加強模NM0S裝置，及該空乏模電晶體係一 NM0S 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） 1G7276 A8 B8 C8 D8 88. 10. -8 修正本 申請專利範圍 1. 一種具有低功率位元線電壓鉗之記憶體裝置，包含： 至少一浮閘記憶單元； 選擇裝置，耦合至該記憶單元，Μ接受一位址及選擇一 對應於一接受的位址之記憶單元； 一感測電路；及 一空乏模場效雷晶體，具有一第一端子耦合至該感測電 路，一第二端子耦合至該選擇裝置，及一閘極端子耦合至 接地軌 2 .如 裝置包 模電晶體之該 一閘極端子耦 申請專利範圍第1項之記憶體裝置，其中，該選擇 含一行選擇電晶體，具有一第一端子耦合至該空乏 第二端子，一第二端子耦合至該記憶單元， 合至一行選擇線。 3 .如申請專 模電晶體係一 4 .如申g青專 —^ϋ Ilk m^i nn ϋ^— —^n n n^i ^i·— n^i OJ (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 電路更 具有一 端子耦 5 .如 電路係 裝置。 6 .如 電路係 裝置。 包含一 第一端 合至一 申請專 一加強 利範圍第2項之記憶體裝置，其中，該空乏 NM0S裝置。 利範圍第1項之記憶體裝置，其中，該_測 第二輸入，記憶體裝置更包含一負載電路， 子耦合至該感測電路之第二輸入，及一第二 電源。 利範圍第4項之記憶體裝置，其中，該負載 模PM0S裝置，及該空乏模電晶體係一 NM0S 申請專利範圍第4項之記憶體裝置，其中，該負載 一加強模NM0S裝置，及該空乏模電晶體係一 NM0S 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） 1 A8 B8 407276 g88__ 六、申請專利範圍 7. —種具有低功率位元線電壓鉗之記憶體裝置，包含： (請先閱讀背面之注意事項再填寫本買) 一配置成列及行之浮閘記憶單元陣列； 列選擇裝置，以選擇該列記憶單元之一； 行選擇裝置，Μ選擇該行記憶單元之一； 一電路，具有一資料節點，Μ提供一資料信號表示儲存 於選擇的記憶單元之資料，該電路更具有一負載元件及一 空乏模電晶體，該負載元件耦合於電源端子及該資料節點 之間，經過該行選擇裝置，該空乏模電晶體耦合於該資料 節點及該記憶單元之一行之間，該空乏模電晶體具有一閘 極耦合至一接地端子；及 一感測放大器，耦合至該資料節點Μ感測在那裡之資料 信號。 8. 如申請專利範圍第7項之記憶體裝置，其中，該行選 擇裝置係多對一多工器，具有輸入耦合至該行記憶單元， 及一輸出耦合至該空乏模電晶體。 9 .如申請專利範圍第8項之記憶體裝置，其中，該空乏 模電晶體係一 Ν Μ 0 S裝置。 經濟部智慧財產局員工消費合作社印製 1 〇 .如申請專利範圍第9項之記憶體裝置，其中，該負載 元件係一 PM0S裝置或NM0S裝置。 Π.如申請專利範圍第7項之記憶體裝置，其中，該行記 憶單元被配置成複數個行組，且該記憶體裝置更包含複數 個該電路及一選擇裝置Μ選擇該行組之一，及耦合選擇的 行組至該電路。 1 2 .如申請專利範圍第1 1項之記憶體裝置，其中，各該 本紙張尺度逋用中國國家標準（CNS ) Α4規格（21〇Χ297公釐） A8 B8 407276 g88__ 六、申請專利範圍 7. —種具有低功率位元線電壓鉗之記憶體裝置，包含： (請先閱讀背面之注意事項再填寫本買) 一配置成列及行之浮閘記憶單元陣列； 列選擇裝置，以選擇該列記憶單元之一； 行選擇裝置，Μ選擇該行記憶單元之一； 一電路，具有一資料節點，Μ提供一資料信號表示儲存 於選擇的記憶單元之資料，該電路更具有一負載元件及一 空乏模電晶體，該負載元件耦合於電源端子及該資料節點 之間，經過該行選擇裝置，該空乏模電晶體耦合於該資料 節點及該記憶單元之一行之間，該空乏模電晶體具有一閘 極耦合至一接地端子；及 一感測放大器，耦合至該資料節點Μ感測在那裡之資料 信號。 8. 如申請專利範圍第7項之記憶體裝置，其中，該行選 擇裝置係多對一多工器，具有輸入耦合至該行記憶單元， 及一輸出耦合至該空乏模電晶體。 9 .如申請專利範圍第8項之記憶體裝置，其中，該空乏 模電晶體係一 Ν Μ 0 S裝置。 經濟部智慧財產局員工消費合作社印製 1 〇 .如申請專利範圍第9項之記憶體裝置，其中，該負載 元件係一 PM0S裝置或NM0S裝置。 Π.如申請專利範圍第7項之記憶體裝置，其中，該行記 憶單元被配置成複數個行組，且該記憶體裝置更包含複數 個該電路及一選擇裝置Μ選擇該行組之一，及耦合選擇的 行組至該電路。 1 2 .如申請專利範圍第1 1項之記憶體裝置，其中，各該 本紙張尺度逋用中國國家標準（CNS ) Α4規格（21〇Χ297公釐） 407^76 C8 D8 申請專利範圍 電路之該負載元件係一 PM0S裝置或NM0S裝置。 (請先閲讀背面之注意事項再填寫本頁) 13. 如申請專利範圍第12項之記憶體裝置，其中，各該 電路之該空乏模電晶體係一 NM0S裝置。 14. 一種具有低率位元線電壓鉗之記憶體裝置，包含： 至少一行選擇線； 至少一字選擇線； 至少一浮閘記憶單元，具有一第一端子，一第二端子耦 合至一接地軌，及一閘極耦合至該至少一字選擇線； 一行選擇電晶體，具有一第一端子，一第二端子耦合至 該記憶單元之該第一端子，及一閘極耦合至該至少一行選 擇線； 一空乏模電晶體，具有一第一端子，一第二端子耦合至 該行選擇電晶體之該第一端子，及一閘極耦合至該接地軌 一負載電路，具有一第一端子耦合至一電源軌，及一第 二端子耦合至該空乏模裝置之該第一端子；及 一感測放大器耦合至該空乏模裝置之該第一端子。 經濟部智慧財產局員工消費合作社印製 1 5 .如申請專利範圍第1 4項之記憶體裝置，其中，該 空乏模電晶體係一 NM0S裝置，該負載電路係一加強模PM0S 裝置，及該PM0S裝置之閘極端子被耦合至該接地軌。 16.如申請專利範圍第14項之記憶體裝置，其中，該 空乏模電晶體係一 MHOS裝置，該負載電路係一加強模NM0S 裝置，及該NM0S裝置之閘極端被耦合至該電源軌。 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） 3 407^76 C8 D8 申請專利範圍 電路之該負載元件係一 PM0S裝置或NM0S裝置。 (請先閲讀背面之注意事項再填寫本頁) 13. 如申請專利範圍第12項之記憶體裝置，其中，各該 電路之該空乏模電晶體係一 NM0S裝置。 14. 一種具有低率位元線電壓鉗之記憶體裝置，包含： 至少一行選擇線； 至少一字選擇線； 至少一浮閘記憶單元，具有一第一端子，一第二端子耦 合至一接地軌，及一閘極耦合至該至少一字選擇線； 一行選擇電晶體，具有一第一端子，一第二端子耦合至 該記憶單元之該第一端子，及一閘極耦合至該至少一行選 擇線； 一空乏模電晶體，具有一第一端子，一第二端子耦合至 該行選擇電晶體之該第一端子，及一閘極耦合至該接地軌 一負載電路，具有一第一端子耦合至一電源軌，及一第 二端子耦合至該空乏模裝置之該第一端子；及 一感測放大器耦合至該空乏模裝置之該第一端子。 經濟部智慧財產局員工消費合作社印製 1 5 .如申請專利範圍第1 4項之記憶體裝置，其中，該 空乏模電晶體係一 NM0S裝置，該負載電路係一加強模PM0S 裝置，及該PM0S裝置之閘極端子被耦合至該接地軌。 16.如申請專利範圍第14項之記憶體裝置，其中，該 空乏模電晶體係一 MHOS裝置，該負載電路係一加強模NM0S 裝置，及該NM0S裝置之閘極端被耦合至該電源軌。 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） 3
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/842,008 US5828603A (en) | 1997-04-23 | 1997-04-23 | Memory device having a power supply-independent low power consumption bit line voltage clamp |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW407276B true TW407276B (en) | 2000-10-01 |
Family
ID=25286307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW087106221A TW407276B (en) | 1997-04-23 | 1998-04-23 | Memory device having a low power bit line voltage clamp |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US5828603A (zh) |
| EP (1) | EP0914657B1 (zh) |
| JP (1) | JP2000513862A (zh) |
| CN (1) | CN1200428C (zh) |
| CA (1) | CA2258957C (zh) |
| DE (1) | DE69825837T2 (zh) |
| HK (1) | HK1020107A1 (zh) |
| MY (1) | MY116419A (zh) |
| NO (1) | NO319753B1 (zh) |
| TW (1) | TW407276B (zh) |
| WO (1) | WO1998048426A1 (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7269090B2 (en) | 2001-01-30 | 2007-09-11 | Freescale Semiconductor, Inc. | Memory access with consecutive addresses corresponding to different rows |
| US7049855B2 (en) * | 2001-06-28 | 2006-05-23 | Intel Corporation | Area efficient waveform evaluation and DC offset cancellation circuits |
| KR100671209B1 (ko) | 2006-02-13 | 2007-01-19 | 창원대학교 산학협력단 | 저전력 플래쉬 메모리의 센싱회로 |
| US7471588B2 (en) | 2006-05-05 | 2008-12-30 | Altera Corporation | Dual port random-access-memory circuitry |
| ATE482452T1 (de) * | 2007-04-25 | 2010-10-15 | Sandisk Corp | Verringerung des energieverbrauchs bei leseoperationen eines nichtflüchtigen speichers |
| TWI481142B (zh) * | 2012-06-19 | 2015-04-11 | Richtek Technology Corp | 減少電磁干擾濾波器之功率消耗的洩放電路及方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59218696A (ja) * | 1983-05-26 | 1984-12-08 | Toshiba Corp | 半導体メモリ |
| US4694429A (en) * | 1984-11-29 | 1987-09-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JPS61172300A (ja) * | 1985-01-26 | 1986-08-02 | Toshiba Corp | 半導体記憶装置 |
| JPS6325894A (ja) * | 1986-07-18 | 1988-02-03 | Hitachi Ltd | 半導体記憶装置 |
| US4879682A (en) * | 1988-09-15 | 1989-11-07 | Motorola, Inc. | Sense amplifier precharge control |
| US4999812A (en) * | 1988-11-23 | 1991-03-12 | National Semiconductor Corp. | Architecture for a flash erase EEPROM memory |
| JPH0752592B2 (ja) * | 1989-08-18 | 1995-06-05 | 株式会社東芝 | 半導体記憶装置 |
| JP3160316B2 (ja) * | 1991-07-25 | 2001-04-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5296801A (en) * | 1991-07-29 | 1994-03-22 | Kabushiki Kaisha Toshiba | Bias voltage generating circuit |
| US5347484A (en) * | 1992-06-19 | 1994-09-13 | Intel Corporation | Nonvolatile memory with blocked redundant columns and corresponding content addressable memory sets |
| JPH07111100A (ja) * | 1993-10-08 | 1995-04-25 | Nec Corp | テスト回路 |
| JP2630289B2 (ja) * | 1995-01-23 | 1997-07-16 | 日本電気株式会社 | センス増幅器 |
| US5572465A (en) * | 1995-05-25 | 1996-11-05 | Intel Corporation | Power supply configured sensing scheme for flash EEPROM |
-
1997
- 1997-04-23 US US08/842,008 patent/US5828603A/en not_active Expired - Lifetime
-
1998
- 1998-04-22 WO PCT/US1998/008152 patent/WO1998048426A1/en active IP Right Grant
- 1998-04-22 EP EP98918604A patent/EP0914657B1/en not_active Expired - Lifetime
- 1998-04-22 CA CA002258957A patent/CA2258957C/en not_active Expired - Fee Related
- 1998-04-22 DE DE69825837T patent/DE69825837T2/de not_active Expired - Fee Related
- 1998-04-22 JP JP10546322A patent/JP2000513862A/ja active Pending
- 1998-04-22 CN CNB988008610A patent/CN1200428C/zh not_active Expired - Fee Related
- 1998-04-23 TW TW087106221A patent/TW407276B/zh not_active IP Right Cessation
- 1998-04-23 MY MYPI98001817A patent/MY116419A/en unknown
- 1998-12-17 NO NO19985933A patent/NO319753B1/no unknown
-
1999
- 1999-11-17 HK HK99105296A patent/HK1020107A1/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CN1229512A (zh) | 1999-09-22 |
| JP2000513862A (ja) | 2000-10-17 |
| DE69825837T2 (de) | 2005-09-01 |
| EP0914657B1 (en) | 2004-08-25 |
| NO985933D0 (no) | 1998-12-17 |
| DE69825837D1 (de) | 2004-09-30 |
| US5828603A (en) | 1998-10-27 |
| CA2258957C (en) | 2005-06-28 |
| EP0914657A1 (en) | 1999-05-12 |
| CA2258957A1 (en) | 1998-10-29 |
| WO1998048426A1 (en) | 1998-10-29 |
| CN1200428C (zh) | 2005-05-04 |
| NO985933L (no) | 1999-02-22 |
| NO319753B1 (no) | 2005-09-12 |
| EP0914657A4 (en) | 2001-10-04 |
| MY116419A (en) | 2004-01-31 |
| HK1020107A1 (en) | 2000-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW559831B (en) | Single bitline direct sensing architecture for high speed memory device | |
| TWI261267B (en) | Non-volatile memory with temperature-compensated data read | |
| TW451202B (en) | Semiconductor memory device with precharge voltage correction circuit | |
| TW463169B (en) | Dual VT SRAM cell with bitline leakage control | |
| US4932002A (en) | Bit line latch sense amp | |
| CN1892914B (zh) | 驱动字线的电路和方法 | |
| TWI574275B (zh) | 用於在低功率奈米快閃記憶體裝置中使用之改良型感測電路 | |
| US7292485B1 (en) | SRAM having variable power supply and method therefor | |
| US20080080235A1 (en) | Power line compensation for flash memory sense amplifiers | |
| US9589630B2 (en) | Low voltage current reference generator for a sensing amplifier | |
| KR102332283B1 (ko) | 감지 증폭기 신호 부스트 | |
| TWI673717B (zh) | 用於讀取快閃記憶體單元中的資料的經改善感測放大器電路 | |
| TW312016B (zh) | ||
| TW394952B (en) | Non-volatile semiconductor memory and constant voltage generator in the same | |
| TW407276B (en) | Memory device having a low power bit line voltage clamp | |
| TW385451B (en) | Multi-bits storage memory IC and method for accessing its storage data | |
| KR0139496B1 (ko) | 반도체 메모리장치의 비트라인 감지증폭기 | |
| US6822904B2 (en) | Fast sensing scheme for floating-gate memory cells | |
| EP1924999A1 (en) | Storage element with clear operation and method thereof | |
| US6031769A (en) | Data reading circuit for semiconductor memory device | |
| TW526494B (en) | A flash memory device and a verify method thereof | |
| TW448479B (en) | Semiconductor memory device | |
| ITRM20070461A1 (it) | Acquisizione di dati di fusibili. | |
| ITMI992624A1 (it) | Circuiti e metodo per la temporizzazione di memorie non-volatili multilivello | |
| US6836178B2 (en) | Boosting circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GD4A | Issue of patent certificate for granted invention patent | ||
| MM4A | Annulment or lapse of patent due to non-payment of fees |