CN1229512A - 具有与电源无关的低功耗位线电压箝位的存储器 - Google Patents

Abstract

本发明涉及一种用于非易失性存储器(10)的位线箝位方案。位线(35)电压保持在想要的电压电平,从而避免读干扰效果,同时与电源变化无关,并且实际上不消耗功率。本发明制造应用的存储装置,它不仅是为较高电压(5伏特)工作而设计的,也是为较低电压(3.3和2.5伏特)工作而设计的。

Description

具有与电源无关的低功耗位线电压箝位的存储器

技术领域

本发明一般地涉及易失性存储器(即，EPROM、G²PROM、PLASH)，本发明尤其涉及用于位线的箝压电路。

背景技术

易失性存储器，诸如EPROM、E²PROM、和PLASH，将浮栅晶体管用作存储装置元件。图4示出对典型的现有技术的存储装置100的一般表示，它由一种通过行和列选择线(RWO₁-ROW_n，COL₁-COL_m)寻址的存储单元阵列110构成。读出放大器160通过将在读出节点131检测到的数据信号和由基准单元1 50提供的基准信号相比较，检测选出的存储单元的数据状态。读出放大器的第一输入端161接收基准单元150的基准信号。在读出放大器160的第二输入端162检测存储单元数据。通过结合一负载电路132检测数据，所述负载电路132通过偏置电路130与位线135隔离。电路130和132检测在检测节点133选出的存储单元的数据状态，并在读出节点131产生偏置电位，该电位由读出放大器160读出。

通过对行和列选择线加电选出存储单元。选出的未被编程的存储单元将是导电的，结果读出节点131将被驱动至接地，使读出放大器160产生第一信号。相反地，选出的被编程的存储单元将是不导电的，结果在读出节点131处发生电荷的积累，导致一电势，该电势由读出放大器检测到，以产生第二输出信号。

已知众多负载电路132和偏置电路130的方案。例如图5描述了一个负载和检测电路的例子，这揭示在第4,799,195号美国专利申请中。显示负载电路132’由N沟道MOS晶体管(NMOS)202构成，该晶体管具有耦合到V_cc的漏极和栅极以及耦合到读出节点131的源极。偏置电路130’由NMOS晶体管对210、212，一对反相器214、216，以及NMOS选通晶体管218构成。每一个晶体管210、212都与其设置在V_cc和检测节点133之间的漏极源极路径耦合，以检测选出的存储单元110’的数据状态。反相器214、216分别连接在选出的存储单元和晶体管210和212的栅极之间。每一个反相器都将来自选出的存储单元110’的信号反相，它们在检测节点133被读出。栅极晶体管218耦合在检测节点和读出节点131之间。

在图6中，第4,916,665号美国专利申请中揭示的电路包括检测电路130’和各种负载电路132a’-132c’。负载电路132a’包括NMOS器件，该器件具有耦合到V_cc的漏极和栅极以及耦合到读出节点131的源极。另一方面，负载电路132b’包括P沟道(PMOS)器件，该器件具有耦合到V_cc的源极，耦合到地的栅极，和耦合到读出节点131的漏极。负载电路132c’包括PMOS器件，其中V_cc耦合到源极和其衬底，栅极和漏极耦合到读出节点131。检测电路130’由具有耦合到检测节点133的源极和接收V_cc的漏极的NMOS晶体管310构成。栅极晶体管312被串联地插入在检测节点133和读出节点131之间。晶体管310、312由恒定的电压偏置，其中由晶体管链314、316和318构成的偏置电路提供该电压。

第5,197,028号美国专利申请揭示了负载和检测电路132′、130′，如图7中所示。检测电路130′包括芯片启用晶体管402、404。晶体管对406a、406b和408a、408b每一个都包括反相器。选通晶体管412连接在检测节点133和读出节点131之间。反相器输入耦合到检测节点。反相器406a、406b的输出端耦合到NMOS晶体管410的栅极，而反相器408a、408b的输出端耦合到选通晶体管412的栅极。PMOS负载晶体管414在其源极接收V_cc，并且在其漏极和栅极耦合到读出节点131。

如图8中所示，第5,559,737号美国专利中揭示了检测电路130′，它具有在V_cc和检测节点133之间耦合的NMOS位线充电晶体管502。NMOS选通晶体管504被耦合在检测节点和读出节点131之间。两个晶体管通常都由示为偏置电路506的电路偏置。负载电路132′由PMOS晶体管508构成。

非易失性存储器的浮栅在长读周期期间容易受到所谓“读干扰”或软件写错误的条件的影响。再来参照图4的一般示图，假定已经选出了存储单元112，即ROW₁选择线加电到5伏特，COL_m定为5伏特。如果在检测节点133的电位V_bitline升高超过某一值，存储单元112的浮栅可能遭受到软件写错误(“读干扰”效应)。虽然这个电位依赖于装置的技术和存储单元的具体结构，但典型地，在1.2伏特到1.8伏特的范围内，1.5伏特是通常使用的值。因此，希望将V_bitline保持在1.5伏特或以下，以防止或至少使读干扰效应最小化。

诸如那些现有技术中例示的(示于图4-8中)，耦合在检测节点和读出节点之间的选通晶体管应该是如此的，即将V_bitline限制到最大值为1.5伏特。节点133处的电压是V_ref-V_t，其中V_ref是施加到选通晶体管(即图8中的晶体管504)的控制栅极的偏置电压，并且V_t是其阈电压。典型地，V_t为0.7-1.0伏特，从而V_ref应该固定到2.2-2.5伏特。如上所述，通过使用有源反馈电路或串联耦合的连接了晶体管的二极管链而得到这一点。这些现有技术的方案有两个缺点：它们总是烧坏电源，并且由于V_ref常以某种方式从V_cc取得，故现有技术对V_cc中的变化非常敏感，因此不利地影响它们将V_ref保持在适当的电压，即2.2-2.5伏特的能力。

使情况复杂化的是增加了5伏特，3.3和2.5伏特系统的使用，要求非易失性存储器在多个电源环境下工作。实际地说，存储装置可以面临可在2.5伏特和6.0伏特之间任何地方变化的电源。提供稳定的V_ref是相对比较简单的问题，这特别地为5伏特系统或3.3伏特系统而设计，这样的现有技术的电路无法经济而有效地提供一稳定的，可在5伏特和3.3伏特系统之间可靠地互换的V_ref电源。例如，第5,572,465号美国专利揭示了一种存储装置，使用一个电路，检测该装置是用5伏特或3.3伏特电源工作。电路需要-3.3/5伏特检测器，它驱动组合逻辑电路在5伏特或3.3伏特的V_cc的基准电压发生器之间选择，因此提供了适当的电压电平。需要组合逻辑保证只提供一个电源值。

需要的是一个对电源变化不敏感的位线箝压方案。还渴望有设计简单，并且事实上不消耗功率的箝压方案。

在这一揭示中，术语“箝压”及其派生词是指将电位限制在一最大值的方案，并且它区别于将节点固定在某一电压值或在一电压值范围内的电路。

发明概述

根据本发明的非易失性存储器包括至少一个存储单元和用于选择存储单元的行和列选择线。存储装置包括用于读出选中的存储单元的数据状态的读出放大器。与选中的存储单元的列选择线串联的负载电路和耗尽型晶体管工作时，产生相应于选择的存储单元的数据状态电位，该电位接着被输入到读出放大器。该耗尽型晶体管是NMOS器件。负载电路可以是PMOS器件或NMOS器件。

附图概述

图1是示出本发明的较佳实施例。

图2A和2B描述本发明的第二实施例。

图3是NMO耗尽型器件的静特性曲线。

图4-8是每个都描述现有技术的位线箝压方案。

实施本发明的最佳模式

根据本发明的存储装置(诸如图1所示的装置)包括至少一个通过加电行和列选择线而选择的存储单元。列选择晶体管20的漏极连接到位线35的节点33。选通晶体管30有耦合到节点33的第一端子、耦合到读出节点31的第二端子、及耦合到接地电位的栅极端子。诸如晶体管32之类的负载电路耦合在读出节点31和V_cc之间。读出节点耦合到读出放大器60的一个输入端子62。基准电源50耦合到读出放大器的输入端子61。读出放大器的输出DATAOUT表示相应于存储在选中的存储单元中的数据的逻辑值。读出放大器和基准单元的结构是已知和很好地理解的。如图1中所示，负载32可以是许多已知的电路中的一种。示出典型的电路，但显然许多类似电路中的任何一种都可使用，而不偏离本发明的范围和精神。

根据本发明，选通晶体管30是n沟道耗尽型FET。耗尽型器件的电源端子在节点33处耦合到位线35，漏极端子耦合到读出节点31，并且控制栅极耦合到地。

在本发明的存储装置的第二实施例中(如图2A和2B所示)，存储单元一次分组为8位，以形成多行按字节组成的存储器M1-Mn。识别存储器的字节的地址由译码器70接收，它对地址译码，并加电相应的行地址线X，和产生行选择信号Y。列选择信号用作至多路复用器72的选择器的输入，以选择相应于地址的一组列M1-Mn。

多路复用器72输出的8个位线的每一个都馈送到检测电路40，以检测其相应的存储单元的数据状态。每个检测电路40的输出馈送到读出放大器60，它把检测到的信号和基准值50相比较，并输出适当的逻辑值。

每一个检测电路40包括一个耦合在Vcc和读出放大器输入之间的负载晶体管41。耗尽模式NMOS晶体管43耦合在读出放大器的输入端子和其相应的位线之间。耗尽型器件43的控制栅极耦合到地电位。因此，以和图1描述的相同的方法安排检测电路的元件。

现在参照图1和图3讨论本发明的工作。图3中所示的曲线是典型的NMOS耗尽型器件的传输特性曲线。当使用任一FET，在栅极-源极电压V_gs降到V_t以下时，器件截止。然而，NMOS耗尽型器件的特征还在于有负的阈电压(V_t)，如图中所示。

现在参照图1，并首先考虑选中的存储单元112处于擦除状态的情况。在这种情况下，存储单元是导电的，从而当它被选中后，位线35的节点33被驱动到地。节点33处的电压V_bitline大致上等于地电位。因此，耗尽型器件的栅极-源极电位V_cs大致上等于零状态，从而该器件是导电的，见图3。因此，读出节点31被驱动到地电位。

考虑下一个情况，即选中的存储单元112处于被编程状态。在这种情况下选中的存储单元112不导电，从而节点33处的电位V_bitline随着电荷在节点处的积累而开始升高。由于耗尽型器件30的控制栅极处于地电位，故其栅极-源极电压是：Vcs＝0-V_bitline：即Vcs＝-V_bitline。然后，假设构成耗尽型器件30，以具有-1.5伏特的V_t(见图3)。随着V_bitline继续升高时，它将最终到达1.5伏特。耗尽型器件在那一点上截止，因此防止了在节点33上电荷进一步积累，并将节点33处的最大电压限制在1.5伏特。如上所述，这种表现正好是为避免读干扰错误所需的理想效果。

由于耗尽型器件的控制栅极连接到地，故不需要会烧坏电源的电路来偏置该器件。而且，器件的截止阈值电压V_t对V_cc中的波动完全不敏感，从而位线箝压的功能不会受这种波动的影响。另外，这个方案保证了V_bitline不会超过1.5伏特，从而器件的工作将不会受V_cc中的波动影响。因此根据本发明构成的存储装置易适用于高电压(5伏特)和低电压(3.3和2.5伏特)系统，而对性能没有不利的影响。由于实际最大值V_bitline值由耗尽型器件的器件几何形状和掺杂决定，故提供具有某一电压阈值V_t的位线箝位以将V_bitline限制在给定电压电平是件容易的事。

Claims (16)

1.一种存储装置，其特征在于包括：

至少一个浮栅存储单元；

选择装置，耦合到所述存储单元，用于接收地址，以及选择相应于接收到的地址的存储单元；

读出电路；和

具有耦合到所述读出电路的第一端子，耦合到所述选择装置的第二端子，以及耦合到地线的栅极端子的耗尽型场效应晶体管。

2.如权利要求1所述的存储装置，其特征在于所述选择装置包括具有耦合到所述耗尽型晶体管的所述第二端子的第一端子，耦合到所述存储单元的第二端子，耦合到列选择线的栅极端子的列选择晶体管。

3.如权利要求2所述的存储装置，其特征在于所述耗尽型晶体管是NMOS器件。

4.如权利要求1所述的存储装置，其特征在于所述读出电路还包括第二输入，存储器还包括具有耦合到所述读出电路的所述第二输入端子的第一端子，和耦合到电源线的第二端子。

5.如权利要求4所述的存储装置，其特征在于所述负载电路是增强型PMOS器件，并且所述耗尽型晶体管是NMOS器件。

6.如权利要求4所述的存储装置，其特征在于所述负载电路是增强型NMOS器件，并且所述耗尽型晶体管是NMOS器件。

7.一种非易失性存储器，其特征在于包括：

以行和列排列的浮栅存储单元阵列；

用于选择所述存储单元行中的一行的行选择装置；

用于选择所述存储单元列中的一列的列选择装置；

具有数据节点的电路，所述数据节点用于提供表示存储在选中的存储单元中的数据的数据信号，所述电路还具有负载元件和耗尽型晶体管，所述负载元件耦合在电源端子和所述数据节点之间，所述耗尽型晶体管通过所述列选择装置，耦合在所述数据节点和所述存储单元列之间，所述耗尽型晶体管具有耦合到地端的栅极；及

耦合到所述数据节点，以读出那里的数据信号的读出放大器。

8.如权利要求7所述的存储装置，其特征在于所述列选择装置是多对一多路复用器，所述复用器具有耦合到所述存储单元列的输入端子，以及耦合到所述耗尽型晶体管的输出端子。

9.如权利要求8所述的存储装置，其特征在于所述耗尽型晶体管是NMOS器件。

10.如权利要求9所述的存储装置，其特征在于所述负载元件是PMOS器件或NMOS器件。

11.如权利要求7所述的存储装置，其特征在于所述存储单元列安排为多组列，并且所述存储单元还包括多个所述电路和用于在所述列组中选出一个，并将选中的列组耦合到所述电路的装置。

12.如权利要求11所述的存储装置，其特征在于所述每一个所述电路的负载元件是PMOS器件或NMOS器件。

13.如权利要求12所述的存储装置，其特征在于每一个所述电路的所述耗尽型晶体管都是NMOS器件。

14.一种半导体存储器，其特征在于包括：至少一条列选择线；

至少一条选字线；

至少一个浮栅存储单元，它具有第一端子、耦合到地线的第二端子、及耦合到所述至少一个选字线的栅极；

列选择晶体管，它具有第一端子、耦合到所述存储单元的所述第一端子的第二端子、及耦合到所述至少一列选择线的栅极；

耗尽型晶体管，具有第一端子、耦合到所述列选择晶体管的所述第一端子的第二端子、及耦合到所述地线的栅极；

具有耦合到电源线的第一端子和耦合到所述耗尽型器件的所述第一端子的第二端子的负载电路；及

耦合到所述耗尽型器件的所述第一端子的读出放大器。

15.如权利要求14所述的半导体存储器，其特征在于所述耗尽型晶体管是NMOS装置，所述负载电路是增强型装置，并且所述PMOS装置的栅极端子耦合到所述地轨。

16.如权利要求14所述的半导体存储器，其特征在于所述耗尽型晶体管是NMOS器件，所述负载电路是增强型NMOS器件，并且所述NMOS器件的栅极端子耦合到所述电源线。

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