DE68927531T2 - Verfahren zum Herstellen einer Leiterplatte - Google Patents

Verfahren zum Herstellen einer Leiterplatte

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Description

  • Die Erfindung befaßt sich mit einem Verfahren zur Herstellung einer Leiterpiatte mit einem Keramik-Metall-Verbundsubstrat, bei welchem eine Kupferschicht direkt mit einem Keramiksubstrat verbunden ist.
  • In den jüngsten Jahren sind Versuche unternommen worden, Keramik-Metall-Verbundsubstrate für die Verwendung in elektronischen Geräten zu entwickeln. Beispielsweise wird ein Kondensatorelement, das an ein keramisches Aluminiumnitridsubstrat gebunden ist, in US-Patent Nr. 3,716,759 von Scace u.a. offenbart. Das direkte Binden von Metallschichten an Keramiksubstraten wird auch in GB- Patent Nr. 2.099.742 von Hill und US-Patent Nr. 4,409,278 von Jochym beschrieben, wobei Kanäle in der Metallschicht oder dem Keramiksubstrat vorgesehen sind, um eine Blasenbildung dadurch zu vermeiden, daß ein Entweichen von Gas während des Bindens ermöglicht wird. Einige dieser Versuche haben das Anordnen einer Metallschicht, wie beispielsweise von Kupfer, auf einem Substrat und ein direktes Verbinden der Kupferschicht mit dem Substrat durch Erhitzen auf eine Temperatur unterhalb des Schmelzpunktes von Kupfer (1083 ºC) und oberhalb des eutektischen Punktes von Kupfer und Sauerstoff (1065 ºC) mit sich gebracht.
  • Diese Verbundart hat mehrere Vorteile. Sie sorgt für eine starke Haftung zwischen der Metallschicht und dem keramischen Substrat. Sie sorgt auch für eine einfachere Struktur, welche leicht genutzt werden kann, um eine kleinere Leiterplatte zu erhalten. Und sie sorgt für ein potentiell einfacheres Verfahren für die Herstellung einer Leiterplatte.
  • Jedoch haben beim Versuch, Keramik-Kupfer-Substrate, die in der vorstehend angeführten Art und Weise hergestellt wurden, bei Leiterplatten für Transistormodule zu verwenden, die Einreicher dieser Erfindung festgestellt, daß einige davon während ihres Betreibens nicht ordnungsgemäß arbeiteten. Folglich besteht eine Notwendigkeit für Keramik-Metall-Verbundsubstrate, welche zuverlässigere elektronische Einrichtungen produzieren.
  • Aus "Galvanotechnik, Band 76, Nr. 8, August 1985, S. 1063 - 1068" sind gedruckte Leiterplatten bekannt, welche Kupferelemente haben, die eine Außenseite haben, welche eine maximale Oberflächenrauhigkeit von 2,5 µm bis zu 4,0 µm und eine durchschnittliche Rauhigkeit im Bereich von 0,4 µm bis 0,7 µm haben.
  • Diese Erfindung wurde angesichts des vorstehend genannten Problems gemacht. Es ist eine Aufgabe der Erfindung, für ein Verfahren zur Herstellung einer Leiterplatte mit einem gebundenen Keramik-Metall-Verbundsubstrat zu sorgen, bei welcher eine Kupferschicht direkt mit einem Keramiksubstrat verbunden ist.
  • Diese Erfindung ist auf ein Verfahren wie in Anspruch 1 gekennzeichnet gerichtet.
  • Das Verfahren umfaßt die Schritte des Herstellens einer Leiterplatte mit einem Keramik-Metall-Verbundsubstrats durch Aufbringen eines Kupferelementes auf eine gewünschte Stelle auf der Oberfläche eines Keramiksubstrats; Aufheizen der sich ergebenden Anordnung auf eine Temperatur unterhalb des Schmelzpunkts von Kupfer, aber oberhalb der eutektischen Temperatur von Kupfer und Sauerstoff, um das Kupferelement direkt mit dem Substrat zu verbinden und Polieren der Oberfläche dieses Kupferelementes, wobei dieses Kupferelement eine freie Fläche mit mindestens einem Befestigungsbereich und mindestens einem Elektrodenbereich hat, wobei nach diesem Polierschritt die Median-Oberflächenunebenheit (Ra) dieses mindestens einen Befestigungsbereichs nicht größer als 3 µm und die maximale Oberflächenunebenheit (Rmax) dieses mindestens einen Befestigungsbereichs nicht größer als 18 µm ist; Befestigen mindestens eines elektrischen Elements auf mindestens einem Befestigungsbereich und elektrisches Verbinden eines Kontaktdrahts mit dem mindestens einen elektrischen Element und dem mindestens einen Elektrodenbereich.
  • Es wird bevorzugt, daß die Median-Oberflächenunebenheit (Ra) der Kupfer-Leiterplattenschicht nicht größer als 1 µm ist und daß die maximale Oberflächenunebenheit (Rmax) nicht größer als 8 µm ist.
  • Die Median-Oberflächenrauhigkeit (Ra) und die maximale Oberflächenrauhigkeit (Rmax) sind im japanischen Industriestandard JIS B 0601 definiert. Die Median-Oberf lächenrauhigkeit (Ra) wird durch Aufzeichnen einer Kurve gemessener Rauhigkeitswerte, Zeichnen einer Durchschnittswertlinie entlang eines Segmentes der Rauhigkeitskurve da, wo die Summe der quadratischen Abweichungen zwischen der Rauhigkeitskurve und der Durchschnittswertlinie ein Minimum ist, Zeichnen einer Medianlinie entlang der Rauhigkeitskurve parallel zu der Durchschnittswertlinie derart bestimmt, daß die Medianlinie den Bereich zwischen der Rauhigkeitskurve und der Durchschnittswertlinie in Hälften teilt und durch Herausziehen eines Segments von der Länge "1" aus der Rauhigkeitskurve entlang der Medianlinie bestimmt. Die Median- Oberflächenrauhigkeit (Ra) wird dann entsprechend folgender Formel berechnet:
  • wobei die Medianlinie die X-Achse eines Koordinatensystems definiert, die Y-Achse durch eine Senkrechte zur Medianlinie definiert wird und f(x) die Rauhigkeitskurve ist. Die maximale Oberflächenrauhigkeit (Rmax) wird durch Auftragen einer Kurve gemessener Rauhigkeitswerte, Zeichnen einer Durchschnittswertlinie entlang eines Segments der Rauhigkeitskurve da, wo die Summe der quadratischen Abweichungen zwischen der Rauhigkeitskurve und der Durchschnittswertlinie ein Minimum ist und Einschließen der Rauhigkeitskurve zwischen zwei Linien parallel zu der Durchschnittswertlinie bestimmt. Die maximale Oberflächenrauhigkeit erhält man dann durch Messen der vertikalen Entfernung zwischen den beiden parallelen Linien.
  • Damit die Erfindung veranschaulicht und leicht zur Ausführung gebracht werden kann, wird jetzt eine nicht-einschränkende Ausführungsform davon unter Bezugnahme auf die beigefügte Zeichnung beschrieben, bei welcher:
  • Fig. 1 eine Schnittansicht einer Leiterplatte, die entsprechend der vorliegenden Erfindung hergestellt wurde, ist, welche zeigt, wie ein Halbleiterelement an der Kupferschicht befestigt wird;
  • Fig. 2 eine Grafik ist, die die Beziehungen zwischen der Median- Rauhigkeit (Ra) der Kupferschicht und der Korngröße des Kupfers und der Benetzbarkeit des Lötmittels zeigt.
  • Es gibt mehrere Schritte, um eine Leiterplatte zu erhalten. Wie aus Fig. 1 zu sehen, wird ein elektronisches Teil 3 durch Löten an einen Befestigungsbereich 2a einer Kupferschicht 2 befestigt, welche mit einer Keramikschicht 1 verbunden ist. Dieses elektronische Teil 3 wird elektrisch durch einen Aluminiumdraht 4 usw. mit einem gesonderten Anschlußelektrodenbereich 2b der Kupferschicht verbunden. Schließlich wird eine solche Leiterplatte üblicherweise mit Harz überzogen.
  • Es wurden viele Faktoren als Ursache betrachtet, warum Leiterplatten mit Keramik-Metall-Substraten während des Betriebes Defekte entwickelten oder überhaupt nicht arbeiteten. Die Einreicher der vorliegenden Erfindung haben entdeckt, was die Ursache war. Es wurde festgestellt, daß ein Ausfall der elektronischen Elemente als Folge einer Überhitzung dieses Problem verursacht. Die Einreicher der vorliegenden Erfindung haben festgestellt, daß Lücken zwischen der Kupferschicht und den elektronischen Bauelementen erzeugt wurden, was eine Herabsetzung des Wärmeübertragungsvermögen verursachte. Dies führte zu dem ernsthaften Problem des Ausfalls der elektrischen Bauelemente als Folge einer zu starken Erwärmung. Im Ergebnis mehrerer Versuche haben die Einreicher der vorliegenden Erfindung entdeckt, daß die Benetzbarkeit bezüglich des Lötmittels der Kupfer-Leiterplattenschicht die Lücken zwischen der Kupfer-Leiterplattenschicht und den elektronischen Bauelementen verursachte. Die Einreicher der vorliegenden Erfindung haben auch entdeckt, daß die Ätzbehandlungen nach dem Heißbinden des Rasters der Kupfer- Leiterpiatte speziell einer Herabsetzung der Benetzbarkeit des Lots unterliegen.
  • Ein Verfahren für die Herstellung einer Leiterplatte entsprechend dieser Erfindung ist wie folgt:
  • Speziell wird zuallererst ein Leiterplattenraster durch Anordnung einer Kupferschicht, die auf die Form der erforderlichen Schaltung zugearbeitet worden ist oder eine Kupferschicht in der Form einer flachen Schicht in Kontakt mit dem keramischen Substrat gebildet, durch Erhitzen auf eine Temperatur unter dem Schmelzpunkt von Kupfer (1083 ºC), aber oberhalb der eutektischen Temperatur von Kupfer und Sauerstoff (1065 ºC) gebunden und ein Ätzen der Kupferschicht in der erforderlichen Form ausgeführt.
  • Wenn eine Kupferschicht, die Sauerstoff enthält, als Kupfer- Leiterplattenschicht verwendet wird, dann ist die Atmosphäre während der Heißverbindung vorzugsweise eine Inertgasatmosphäre Wenn eine Kupferschicht, die keinen Sauerstoff enthält, verwendet wird, ist eine Atmosphäre zu bevorzugen, die 80 ppm bis zu 3900 ppm Sauerstoff enthält.
  • Um sicherzustellen, daß die Oberflächenrauhigkeit der Kupfer- Leiterplattenschicht innerhalb des vorstehend erwähnten Bereichs liegt, werden beispielsweise Kupferelemente verwendet, deren Oberflächenrauhigkeit innerhalb des vorstehend erwähnten Bereiches liegt. Desgleichen tritt ein Komwachstum des Kupfers als Folge der Wärmebehandlung auf, wenn die Kupfer-Leiterplattenschicht an das keramische Substrat gebunden wird. Wie zum Beispiel durch die Grafik von Fig. 2 gezeigt, ist der Anstieg der Oberflächenrauhigkeit der Kupfer-Leiterplattenschicht im wesentlichen proportional dem Anstieg bei der Korngröße des Kupfers. Deshalb werden Kupferelemente von angemessener Korngröße verwendet und werden die Wärmebehandlungsbedingungen und die Abkühlbedingungen sorgfältig kontrolliert. Auf diese Weise kann die Korngröße eingestellt werden, und man erhält eine Kupfer- Leiterplattenschicht, die den gewünschten Grad der Oberflächenrauhigkeit hat.
  • Desgleichen ist es, obwohl man eine Kupfer-Leiterplattenschicht, welche die gewünschte Oberflächenrauhigkeit hat, durch entsprechende Wahl des verwendeten Kupf erelementes und durch die Steuerung und Kontrolle der Wärmebehandlungsbedingungen wie vorstehend beschrieben erhalten kann, auch möglich, die Oberflächenrauhigkeit der Kupfer-Leiterplattenschicht durch chemisches Polieren der Oberfläche nach dem Heißverbinden oder, wenn das Leiterplattenraster durch eine Ätzbehandlung gebildet wird, nach dieser Behandlung zu steuern. Insbesondere ist es, wenn das Leiterplattenraster durch eine Ätzbehandlung gebildet wird, sehr wahrscheinlich, daß sehr feine Teilchen aus fotoempfindlichem Lack hinter den Korngrenzen des Kupfers zurückbleiben. Dies setzt die Lot-Benetzbarkeit herab. Es ist deshalb nützlich, ein chemisches Polieren auszuführen, um die Oberflächenschicht auf eine Dicke von beispielsweise 0,1 µm bis zu 20 µm zu entfernen. Es ist auch möglich, die gewünschte Oberflächenrauhigkeit durch mechanisches Polieren statt eines chemischen Polierens der Oberfläche zu erreichen, doch ist es schwierig, Partikel aus fotoempfindlichem Lack usw. die an den Korngrenzen des Kupfers vorhanden sind, durch mechanisches Polieren zu entfernen, so daß in einem solchen Fall ein chemisches Polieren vorzuziehen ist.
  • Solch ein chemisches Polieren kann beispielsweise durch Eintauchen über ungefähr 1 bis 5 Minuten in eine Polierflüssigkeit durchgeführt werden, welche aus einer Mischung von Schwefelsäure und Wasserstoffperoxid besteht.
  • Desgleichen ist es wünschenswert, daß das Kupfer so gewalzt sein sollte, daß der Sauerstoff, der das Haftmittel mindestens einer der Bindungsflächen bildet, in einem Anteil von 100 ppm bis 3000 ppm bezogen auf das Kupferelement, das verwendet wird, enthalten ist. Eine Kupfer-Leiterplatten-Schichtdicke im Bereich von 0,25 mm bis 0,6 mm ist geeignet.
  • Es können verschiedene Typen an keramischen Substraten verwendet werden, zum Beispiel gesinterte Keramikkörper des Oxidtyps, wie beispielsweise Tonerde oder Beryllerde oder gesinterte Keramikkörper des Nicht-Oxid-Typs, wie beispielsweise Aluminiumnitrid, Siliziumnitrid, Titannitrid und Siliziumkarbid.
  • Wenn Keramiksubstrate des Nicht-Oxid-Typs verwendet werden, dann werden sie vorzugsweise nach einer vorherigen Oxidierungsbehandlung der Bindungsfläche verwendet.
  • Weitere Einzelheiten der Erfindung werden aus einer Betrachtung der folgenden Beispiele offensichtlich.
    • Beispiele 1 bis 3
  • Kupfer-Schaltkreisschichten wurden anfänglich durch Herstellen von Kupferelementen erhalten, die einen Sauerstoffgehalt von 300 ppm und die Korngrößen und Oberflächenrauhigkeiten hatten, die in der folgenden Tabelle gezeigt werden, welche in die vorgeschriebene Leiterplattenform bearbeitet wurden. Dann erhielt man die keramischen Leiterplattensubstrate dadurch, daß man diese verschiedenen Kupfer-Leiterplattenschichten in Kontakt mit beiden Seiten von Keramiksubstraten brachte, deren Hauptbestandteil Tonerde ist (welche 96 Gewichtsprozente Tonerde und 4 Gewichtsprozente Sinterzusatzbestandteile enthielten) und dann eine Wärmebehandlung in einer Stickstoffgas-Atmosphäre unter den in der folgenden Tabelle gezeigten entsprechenden Aufheizungsbedingungen vornahm, um eine Bindung zwischen den entsprechenden Keramiksubstraten und den Kupfer-Leiterplattenschichten zu bewirken. Die Oberflächenrauhigkeit der Kupfer-Leiterplattenschichten bei den verschiedenen Keramik-Leiterplattensubstraten, die man auf diese Weise erhielt, werden in der folgenden Tabelle gezeigt.
  • Dann wurde Lot geschmolzen, wobei man Lotschichten (10 mm × 10 mm × 0,1 mm), die aus Sn : Pb = 63 : 37 bestanden, auf die Kupfer-Leiterplattenschichten der verschiedenen Keramik-Leiterplattensubstrate brachte und auf ungefähr 180 ºC erhitzte. Dann wurde die Lot-Benetzbarkeit aus dem Verhältnis der Bindungsfläche und der ursprünglichen Größe der Lotschicht wertmäßig bestimmt. Diese Ergebnisse werden ebenfalls in der folgenden Tabelle gezeigt.
  • Bei den in der Tabelle gezeigten vergleichenden Beispielen wurde die Lot-Benetzbarkeit in derselben Weise wertmäßig bestimmt, wie bei den Beispielen, die unter Verwendung eines Keramiksubstrats mit einer Kupfer-Leiterplattenschicht hergestellt worden sind, die eine andere Oberflächenrauhigkeit der Kupfer-Leiterplattenschicht haben, wobei aber die anderen Bedingungen dieselben wie bei den Beispielen waren, die entsprechend der Erfindung hergestellt wurden.
  • Wie aus den in der folgenden Tabelle aufgelisteten Ergebnissen deutlich wird, erhielt man bei allen Ausführungsformen, bei welchen die Oberflächenrauhigkeit innerhalb des Bereichs dieser Erfindung gehalten wurde, eine solche Lot-Benetzbarkeit, welche praktisch keinerlei Probleme ergab. Im Gegensatz dazu war im Fall der keramischen Leiterplattensubstrate der vergleichenden Beispiele die Lot-Benetzbarkeit dürftig. Wenn dann elektronische Bauelemente, wie beispielsweise Halbleiterelemente, direkt befestigt wurden, dann wurden Löt-Hohlräume gebildet und dadurch der Wärmeleitwiderstand und das Risiko eines Ausfalls der elektronischen Bauelemente vergrößert.
  • Fig. 2 ist eine Grafik, die die Beziehung zwischen der Median- Rauhigkeit (Ra) der Kupfer-Leiterplattenschicht zu der Lot-Benetzbarkeit bei den vorstehenden Ausführungsformen und bei den vergleichenden Beispielen zeigt. Wie aus dieser Grafik deutlich wird, erhält man dadurch, daß man die Median-Rauhigkeit (Ra) nicht größer als 3 µm macht, eine solche Lot-Benetzbarkeit, daß dadurch keinerlei praktische Probleme entstehen. Insbesondere erhält man dann, wenn die Median-Rauhigkeit (Ra) nicht größer als 1 µm ist, eine viel bessere Lot-Benetzbarkeit, und die Lot-Benetzbarkeit ist stabil, wobei sie sich einem konstanten Wert nähert. TABELLE * Anmerkung: Die Lot-Benetzbarkeit wird durch das Verhältnis zwischen der Fläche nach der Schmelzbindung einer Lotschicht 10 X 10 mm und der Originalgröße angegeben
    • Beispiel 4
  • Eine flache Kupferschicht, die eine Dicke von 0,3 mm und einen Sauerstoffgehalt von 300 ppm, hatte, wurde auf die Oberseite eines keramischen Substrats so gebracht, wie in Beispiel 1 beschrieben. Eine Bindung wurde durch Aufheizen 30 Minuten lang auf eine Temperatur von 1070 ºC unter einer Stickstoffgas-Atmosphäre durchgeführt.
  • Dann wurde ein fotoempfindlicher Lack auf die gebundene Kupferschicht aufgetragen, um das erforderliche Leiterplattenraster zu erzeugen, und das gewünschte Leiterplattenraster wurde mit Hilfe einer Ätzbehandlung unter Verwendung einer Eisenchloridlösung gebildet. Danach wurde ein chemisches Polieren der Oberfläche (entfernte Menge ungefähr 5 µm) durch Eintauchen über ungefähr 1 Minute in eine gemischte wäßrige Lösung von Schwefelsäure und Wasserstoffperoxid (H&sub2;SO&sub4; = 5 bis 10 %; H&sub2;O&sub2; = ungefähr 3 %) durchgeführt.
  • Die Median-Oberflächenrauhigkeit (Ra) der sich ergebenden Kupfer- Leiterplattenschicht betrug 1,9 µm, und die maximale Oberflächenrauhigkeit (Rmax) betrug 8 µm.
  • Danach wurde diese Kupfer-Leiterplattenschicht mit Nickel auf eine Dicke von ungefähr 0,5 µm bis 2,0 µm plattiert, und dann wurde die Lot-Benetzbarkeit unter denselben Bedingungen wie bei Beispiel 1 gemessen. Man erhielt einen Wert von 98 %.
  • Zum Vergleich wurde ein Keramik-Leiterplattensubstrat unter denselben Bedingungen, wie bei Beispiel 4 mit der Ausnahme hergestellt, daß das chemische Polieren mit einer gemischten wäßrigen Lösung von Schwefelsäure und Wasserstoffperoxid weggelassen wurde. Als die Lot-Benetzbarkeit in derselben Weise wie bei Beispiel 4 bestimmt wurde, erhielt man einen Wert von 90 %. Desgleichen wurde, wenn ein Elektronenmikroskop benutzt wurde, um die Oberfläche der Kupfer-Leiterplattenschicht vor dem Binden des Lots zu beobachten, festgestellt, daß feine Partikel des fotoempfindlichen Lacks hinter den Korngrenzen zurückgeblieben waren.
  • Wie vorstehend beschrieben, wird mit dem Verfahren dieser Erfindung die Oberflächenrauhigkeit der Kupfer-Leiterplattenschicht so gesteuert, daß eine ausgezeichnete Lot-Benetzbarkeit erzielt wird. Infolgedessen kann die Zuverlässigkeit bei der Herstellung verschiedener elektronischer Einrichtungen, wie beispielsweise von Halbleitermodulen, verbessert werden.
  • Die vorstehende Beschreibung und die Beispiele sind lediglich zu dem Zweck dargelegt worden, die Erfindung zu veranschaulichen und sind nicht als einschränkend vorgesehen. Da nun Modifikationen der beschriebenen Ausführungsformen, in denen der Geist und das Wesen der Erfindung enthalten ist, für Personen in Erscheinung treten können, die mit der Technik vertraut sind, sollte der Geltungsbereich der Erfindung lediglich unter Bezugnahme auf die beigefügten Ansprüche begrenzt sein.

Claims (8)

1. Verfahren zur Herstellung einer Leiterplatte mit einem Keramikverbundsubstrat, wobei das Verfahren umfaßt:
(a) Aufbringen einer Seite eines Kupferelements, das zwei gegenüberliegende Seiten und eine Dicke von 0,25 mm - 0,6 mm hat, auf eine Oberfläche eines Keramiksubstrats, das gegenüberliegende Oberflächen hat, um eine vorverbundene Anordnung zu bilden,
(b) Aufheizen der Anordnung auf eine Temperatur oberhalb von 1065ºC, aber unterhalb von 1083ºC, wodurch eine eutektische, direkte Kupfer-Sauerstoff-Verbindung zwischen dem Element und dem Substrat gebildet wird, wobei das Kupferelement Sauerstoff für den Fall beinhaltet, daß das Heißverbinden in einer Edelgasatmosphäre ausgeführt wird, und anderenfalls das Verbinden in einer sauerstoffhaltigen Atmosphäre ausgeführt wird, und
dadurch gekennzeichnet, daß
(c) das Kupferelement eine derartige anfängliche, vorverbundene Oberflächenunebenheit hat, daß der Medianwert der Oberflächenunebenheit (Ra) des heißverbundenen Kupferelements, die falls notwendig nach dem Heißverbinden durch Polieren angepaßt ist, nicht größer als 3µm und die maximale Oberflächenunebenheit (Rmax) nicht größer als 18µm ist, und
(d) das Kupferelement eine freie Oberfläche mit mindestens einem Befestigungsbereich und mindestens einem Elektrodenbereich hat und das Verfahren ferner das Befestigen mindestens eines elektrischen Elements auf dem mindestens einem Befestigungsbereich durch Löten und elektrisches Verbinden eines Kontaktdrahts mit dem mindestens einen elektrischen Element und dem mindestens einen Elektrodenbereich umfaßt.
2. Verfahren nach Anspruch 1, wobei die maximale Kristallkorngröße des heißverbundenen Kupferelements 400µm ist.
3. Verfahren nach Anspruch 2, wobei die maximale Kristallkorngröße 300µm ist.
4. Verfahren nach Anspruch 3, wobei die maximale Kristallkorngröße 200µm ist.
5. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Medianwert der Oberflächenunebenheit (Ra) des heißverbundenen Kupferelements nicht größer als 1µm und die maximale Oberflächenunebenheit (Rmax) nicht größer als 8µm ist.
6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Kupferelement einen anfänglichen Gehalt an vorgebundenen Sauerstoff von 100 bis 3000 ppm hat.
7. Verfahren nach Anspruch 6, wobei der Medianwert der anfänglichen, vorverbundenen Oberflächenunebenheit (Ra) nicht größer als 0,3µm und die anfängliche, vorverbundene, maximale Oberflächenunebenheit (Rmax) nicht größer als 2µm ist.
8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Kupferelement chemisch nach dem Heißverbinden durch Verwendung einer Mischung aus Schwefelsäure und Wasserstoffsuperoxyd poliert ist, um die Werte der Oberflächenunebenheit zu erzielen.
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2801732B2 (ja) * 1990-03-22 1998-09-21 株式会社東芝 基板配線用クラッド材およびその製造方法
DE4123911C1 (de) * 1991-07-18 1993-01-14 Doduco Gmbh + Co Dr. Eugen Duerrwaechter, 7530 Pforzheim, De
US5134094A (en) * 1991-07-22 1992-07-28 Silicon Power Corporation Single inline packaged solid state relay with high current density capability
US5220197A (en) * 1991-07-22 1993-06-15 Silicon Power Corporation Single inline packaged solid state relay with high current density capability
EP1132961B1 (de) * 1991-07-24 2011-01-05 Denki Kagaku Kogyo Kabushiki Kaisha Verfahren zur Herstellung eines Schaltungssubstrates mit einem montierten Halbleiterelement
JPH05166969A (ja) * 1991-10-14 1993-07-02 Fuji Electric Co Ltd 半導体装置
US5242535A (en) * 1992-09-29 1993-09-07 The Boc Group, Inc. Method of forming a copper circuit pattern
EP0667640A3 (de) * 1994-01-14 1997-05-14 Brush Wellman Mehrlagen-Laminatprodukt und seine Herstellung.
US5777259A (en) * 1994-01-14 1998-07-07 Brush Wellman Inc. Heat exchanger assembly and method for making the same
JP3575068B2 (ja) * 1994-08-02 2004-10-06 住友電気工業株式会社 平滑なめっき層を有するセラミックスメタライズ基板およびその製造方法
US5601675A (en) * 1994-12-06 1997-02-11 International Business Machines Corporation Reworkable electronic apparatus having a fusible layer for adhesively attached components, and method therefor
KR100232660B1 (ko) * 1995-03-20 1999-12-01 니시무로 타이죠 질화규소 회로기판
US6022426A (en) * 1995-05-31 2000-02-08 Brush Wellman Inc. Multilayer laminate process
JP3890539B2 (ja) * 1996-04-12 2007-03-07 Ｄｏｗａホールディングス株式会社 セラミックス−金属複合回路基板
US6232657B1 (en) 1996-08-20 2001-05-15 Kabushiki Kaisha Toshiba Silicon nitride circuit board and semiconductor module
US6143432A (en) * 1998-01-09 2000-11-07 L. Pierre deRochemont Ceramic composites with improved interfacial properties and methods to make such composites
US6323549B1 (en) * 1996-08-29 2001-11-27 L. Pierre deRochemont Ceramic composite wiring structures for semiconductor devices and method of manufacture
US5707715A (en) * 1996-08-29 1998-01-13 L. Pierre deRochemont Metal ceramic composites with improved interfacial properties and methods to make such composites
US6207221B1 (en) * 1997-03-01 2001-03-27 Jürgen Schulz-Harder Process for producing a metal-ceramic substrate and a metal-ceramic substrate
US7000316B2 (en) * 1999-09-15 2006-02-21 Curamik Electronics Gmbh Conductor board and method for producing a conductor board
JP4756200B2 (ja) * 2000-09-04 2011-08-24 Ｄｏｗａメタルテック株式会社 金属セラミックス回路基板
FR2814280B1 (fr) * 2000-09-15 2003-05-02 Alstom Substrat pour circuit electronique de puissance et module electronique de puissance utilisant un tel substrat
FR2814279B1 (fr) * 2000-09-15 2003-02-28 Alstom Substrat pour circuit electronique et module electronique utilisant un tel substrat
ES2717849T3 (es) 2001-03-08 2019-06-25 Alstom Transp Tech Sustrato para circuito electrónico de potencia y módulo electrónico de potencia que utiliza dicho sustrato
US6727585B2 (en) * 2001-05-04 2004-04-27 Ixys Corporation Power device with a plastic molded package and direct bonded substrate
US7145254B2 (en) * 2001-07-26 2006-12-05 Denso Corporation Transfer-molded power device and method for manufacturing transfer-molded power device
US8123927B1 (en) * 2003-09-23 2012-02-28 Rockstar Bidco, LP Reduced circuit trace roughness for improved signal performance
JP2007189112A (ja) * 2006-01-16 2007-07-26 Denki Kagaku Kogyo Kk 窒化珪素基板およびそれを用いた回路基板、モジュール。
KR100990288B1 (ko) * 2008-01-25 2010-10-26 엘에스엠트론 주식회사 연성 동박 적층판
KR101289803B1 (ko) * 2008-05-16 2013-07-26 삼성테크윈 주식회사 회로 기판 및 그 제조 방법
JP2011097038A (ja) * 2009-10-02 2011-05-12 Ibiden Co Ltd セラミック配線基板およびその製造方法
SG193304A1 (en) * 2011-03-08 2013-10-30 Merck Patent Gmbh Metallisation barrier based on aluminium oxide
DE102012102611B4 (de) * 2012-02-15 2017-07-27 Rogers Germany Gmbh Metall-Keramik-Substrat sowie Verfahren zum Herstellen eines Metall-Keramik-Substrates
JP6028352B2 (ja) * 2012-03-16 2016-11-16 三菱マテリアル株式会社 ヒートシンク付パワーモジュール用基板の製造方法
WO2013184785A1 (en) * 2012-06-05 2013-12-12 Applied Nanotech Holdings, Inc. Pore sealing pastes for porous materials
KR101901890B1 (ko) * 2012-09-28 2018-09-28 엘지이노텍 주식회사 발광 장치
DE102016203030A1 (de) * 2016-02-26 2017-08-31 Heraeus Deutschland GmbH & Co. KG Kupfer-Keramik-Verbund
CN115295523A (zh) * 2017-03-30 2022-11-04 株式会社东芝 陶瓷铜电路基板及使用了其的半导体装置
US10362684B1 (en) * 2018-10-11 2019-07-23 National Chung-Shan Institute Of Science And Technology Method for improving adhesion between ceramic carrier and thick film circuit
EP4124184A4 (de) * 2020-03-18 2024-04-17 Kabushiki Kaisha Toshiba Laminat, keramik-kupferleiterplatte, verfahren zur herstellung eines laminats und verfahren zur herstellung einer keramik-kupferleiterplatte

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3716759A (en) 1970-10-12 1973-02-13 Gen Electric Electronic device with thermally conductive dielectric barrier
US4472762A (en) * 1980-09-25 1984-09-18 Texas Instruments Incorporated Electronic circuit interconnection system
US4490457A (en) * 1980-11-28 1984-12-25 Honeywell Inc. Cold/dry substrate treatment technique which improves photolithographic limits of resolution and exposure tolerance
US4409278A (en) 1981-04-16 1983-10-11 General Electric Company Blister-free direct bonding of metals to ceramics and metals
JPS57188859A (en) * 1981-05-18 1982-11-19 Seiko Epson Corp Metal foil for flexible tape of film carrier
GB2099742B (en) * 1981-06-05 1985-07-31 Philips Electronic Associated Bonding metals to non-metals
JPS5842262A (ja) * 1981-09-07 1983-03-11 Toshiba Corp 混成集積回路のリ−ド線接続方法
JPS60173900A (ja) * 1984-02-20 1985-09-07 株式会社東芝 セラミツクス回路基板
US4628598A (en) * 1984-10-02 1986-12-16 The United States Of America As Represented By The Secretary Of The Air Force Mechanical locking between multi-layer printed wiring board conductors and through-hole plating
DE3686225T2 (de) * 1985-08-14 1993-01-07 Omron Tateisi Electronics Co Montagestruktur fuer einen oberflaechenmontierten bauelementtyp und verfahren zum montieren dieses bauelementtyps auf einer leiterplatte.
JPS6272576A (ja) * 1985-09-26 1987-04-03 株式会社東芝 セラミツクス−金属接合体
JPS62187035A (ja) * 1986-02-12 1987-08-15 日立化成工業株式会社 セラミツクコ−ト積層板の製造方法
JPS62216251A (ja) * 1986-03-17 1987-09-22 Toshiba Corp 高熱伝導性基板
US4767049A (en) * 1986-05-19 1988-08-30 Olin Corporation Special surfaces for wire bonding
JPS63166774A (ja) * 1986-12-27 1988-07-09 同和鉱業株式会社 銅板とアルミナ基板との接合体の製造方法

Also Published As

Publication number Publication date
KR890016585A (ko) 1989-11-29
KR910004923B1 (ko) 1991-07-18
US4987677A (en) 1991-01-29
EP0681322A2 (de) 1995-11-08
US4959507A (en) 1990-09-25
EP0339881A1 (de) 1989-11-02
JPH01272183A (ja) 1989-10-31
DE68927531D1 (de) 1997-01-23
EP0339881B1 (de) 1996-12-11
EP0681322A3 (de) 1998-01-21

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