KR910004923B1 - 세라믹-금속복합물 기판, 그것으로 구성된 회로기판 및 그 제조 방법 - Google Patents

세라믹-금속복합물 기판, 그것으로 구성된 회로기판 및 그 제조 방법 Download PDF

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가즈오 마쯔무라
히로시 고모리따
노부유끼 미즈노야
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가부시끼가이샤도시바
아오이 죠이찌
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Abstract

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Description

세라믹-금속복합물 기판, 그것으로 구성된 회로기판 및 그 제조방법
제 1 도는 반도체 소자가 구리판에 어떻게 장착되는지를 나타내는 본 발명에 따른 회로기판 구성의 단면도.
제 2 도는 구리판의 중심선 평균 표면조도(Ra) 및 구리의 입자크기 및 납땜 습윤성과의 관계를 나타내는 그래프.
* 도면의 주요부분에 대한 부호의 설명
1 : 세라믹판 2 : 구리판
2a : 장착구역 2b : 전극구역
3 : 전자부품 4 : 알루미늄 와이어
본 발명은 세라믹 기판에 구리판이 직접 접합된 세라믹-금속복합물기판, 그 접합된 복합물로 구성된 회로기판 및 그들의 제조방법에 관한 것이다. 최근에 전자 장치에 사용되는 세라믹-금속복합물기판을 개발하기 위한 많은 시도가 있었다. 예를들어, 세라믹 질화 알루미륨 기판에 접합된 캐패시터소자가 스케이스의 다수에게 허여된 미합중국 특허 제3,716,759호에 공개되어 있다. 세라믹 기판에 금속판을 직접 접합시키는 것도 힐에게 허여된 영국 특허 제GB 2,009,742호 및 조침에게 허여된 미합중국 특허 제4,409,278호에 공개되어 있는데 여기서는 접합도중에 개스방출을 시킴으로서 수포 발생을 방지하기 위하여 금속판 또는 세라믹 기판에 채널이 형성되어 있다.
상기중 어떤 것은 구리같은 금속판을 세라믹 기판에 접촉배치한후 구리의 융점(1083℃)보다는 낮고 구리 및 산소의 공융점(1065℃)보다는 높은 온도로 가열하여 구리판을 기판에 직접 접합시키는 것도 있는데 이러한 종류의 복합물은 금속판 및 세라믹 기판 사이의 접합을 강하게 해주는 이점이 있고 또한 작은 회로기판을 얻기 위하여 쉽게 이용될 수 있는 단순한 구조를 제공하고 또한 회로기판을 제조하기 위한 단순한 방법을 제공해줄 수 있는 이점이 있다.
그러나 트랜지스터 모듈을 위한 회로기판에 상기 방법으로 제조된 세라믹-구리가판을 사용하며, 그들의 작동도중에 몇몇은 정확하게 작동하지 않는다는 것을 본 발명자들은 발견하였다.
따라서 보다더 신뢰성이 있는 전자장치를 만들 수 있는 세라믹-금속기판의 필요성이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것이며 본 발명의 목적은 세라믹 기판에 구리판이 직접 접합된 세라믹-금속복합물기판 및 높은 작동 신뢰도로 작동되는 그러한 복합물기판으로부터 제조되는 회로기판 및 그러한 복합물기판 및 회로기판의 제조방법을 제공하는 것이다.
본 발명에 따르면 마주보는 표면을 가지고 있는 세라믹 기판 및 세라믹 기판의 한 표면에 직접 접합된 한면을 가지는 구리판을 포함하는 세라믹-금속복합물기판이 제공되며, 이 복합물기판은 구리판의 외부표면의 중심선 평균 표면조도(median surface roughness : Ra)가 3㎛이하이고, 구리판의 외부표면의 최대 표면조도(Rmax)가 18㎛이하이다.
본 발명의 또다른 특징에 의하면, (a) 마주보는 표면을 가진 세라믹 기판 및 마주보는 면을 가진 구리판을 포함하고, 구리판의 두면중 하나는 세라믹 기판 표면중 하나에 직접 접합되고 다른면은 하나이상의 장착 구역 및 하나이상의 전극구역을 포함하며, 상기 하나이상의 장착구역의 외부표면의 중심선 평균 표면조도(Ra)가 3㎛이하이며 상기 하나이상의 장착구역의 외부표면의 최대 표면조도(Rmax)가 18㎛이하인 세라믹-금속복합물기판; (b) 구리판의 상기 하나이상의 장착구역상에 장착된 하나이상의 전기소자; 및 (c) 하나이상의 전기소자를 하나이상의 전극구역과 전기적으로 연결하는 하나이상의 결합와이어로 구성된 회로기판이 제공된다.
본 발명의 또다른 특징에 의하면, 구리부재를 세라믹 기판의 표면상의 원하는 위치에 접촉배치시키고, 구리부재를 세라믹 기판에 직접 접합시키기 위하여 구리의 융점보다는 낮고 구리 및 산소의 공융점 보다는 높은 온도로 가열하는 단계로 구성된 세라믹-금속복합물기판의 제조방법이 제공되며 이 방법은 상기 가열단 계후의 구리부재의 중심선 평균 표면조도(Ra)가 3㎛이하이고 상기 가열단계후의 상기 구리의 최대 표면조도(Rmax)가 18㎛이하이다.
본 발명의 또다른 특징에 의하면, 구리부재를 세라믹 기판의 표면상의 원하는 위치에 접촉배치시키고, 구리부재를 세라믹 기판에 직접 접합시키기 위하여 구리의 융점보다는 낮고 구리 및 산소의 공융점보다는 높은 온도로 가열하고, 상기 구리부재의 표면을 광택하는 단계로 구성되는 세라믹-구리복합물기판이 제공되며 여기서는 상기 광택처리후 상기 구리부재의 중심선 평균 표면조도(Ra)가 3㎛이하이고 상기 구리부재의 최대 표면조도(Rmax)가 18㎛이하이다.
본 발명의 또다른 특징에 따르면, (a) 구리부재를 세라믹 기판의 표면상의 원하는 위치에 접촉배치시키고, 구리부재를 세라믹 기판에 직접 접합하기 위하여 상기 생성 어셈블리를 구리의 융점보다는 낮고 구리 및 산소의 공융점 보다는 높은 온도로 가열하며, 상기 구리부재는 하나이상의 장착구역 및 하나이상의 전극구역을 포함하는 매끈한 면을 포함하며, 상기 가열단계후의 상기 구리부재의 중심선 평균 표면조도(Ra)가 3㎛이하이고 최대 표면조도(Rmax)가 18㎛가 되는 최초 표면조도를 가지도록 상기 구리부재를 선택하는 것에 의해 세라믹-금속복합물기판을 제조하고; (b)하나이상의 전기소자를 구리판의 하나이상의 장착구역상에 장착하고; (c) 상기 하나이상의 전기소자 및 상기 하나이상의 전극구역에 연결용 와이어를 전기적으로 연결하는 단계로 구성된 회로기판의 제조방법을 제공한다.
본 발명의 또다른 특징에 의하면 (a) 구리부재를 세라믹 기판의 표면상의 원하는 위치에 접촉배치시키고, 구리부재를 세라믹 기판에 직접 접합하기 위하여 상기 생성 어셈블리를 구리의 융점보다는 낮고 구리 및 산소의 공융점보다는 높은 온도로 가열하고, 상기 구리부재의 표면을 광택처리하며, 상기 구리부재는 하나이상의 장착구역 및 하나이상의 전극구역을 포함하는 매끈한 면을 포함하며, 상기 광택처리 단계후의 상기 하나이상의 장착구역의 중심선 평균 표면조도(Ra)가 3㎛이하이고 상기 하나이상의 장착구역의 최대 표면조도(Rmax)가 18㎛이하로 하여 세라믹-금속복합물기판을 제조하고; (b) 상기 하나이상의 전기소자를 상기 하나이상의 장착구역상에 장착하고; (c) 상기 하나이상의 전기소자와 상기 하나이상의 전극구역에 연결용 와이어를 전기적으로 연결하는 단계로 구성된 회로기판의 제조방법이 제공된다.
특히 바람직하기로는, 구리회로판의 중심선 평균 표면조도(Ra)가 1㎛이하이고 최대 표면조도(Rmax)가 8㎛이하이다.
중심선 평균 표면조도(Ra) 및 최대표면조도(Rmax)는 JIS B 0601에 정의되어 있다. 중심선 평균 표면조도(Ra)는 측정된 표면조도 값의 커버를 플롯팅하고, 표면조도 커브와 평균선 사이의 편차 제곱의 합이 최소가 되는 표면조도 커브의 세그먼트를 따라 평균선을 플롯팅하고, 중심선(median line)이 표면조도 커브 및 평균선 사이의 면적을 반으로 나누도록 평균선에 평행한 표면조도 커브를 따라 중심선을 플롯팅하고, 중심선을 따라 표면조도 커브로부터 "l"의 길이의 세그먼트를 발췌하여 정해진다.
그다음 중심선 평균표면조도(Ra)는 식
Figure kpo00001
에 의해 계산되어 지는데 상기식에서 중심선은 좌표축에서 x축으로 나타내고 y축은 중심선에 수직인 선이며 f(x)는 표면조도 커브이다. 최대 표면조도(Rmax)는 측정된 표면조도 값의 커브를 플롯팅하고, 표면조도 커브와 평균선 사이의 편차 제곱의 합이 최소인 표면조도 커브의 세그먼트를 따라 평균선을 플롯트하고, 평균선에 평행한 두 개의 라인 사이에서 표면조도 커브를 둘러싸서 정해진다. 그다음 최대 표면조도는 두 개의 평행한 선 사이의 수직 거리를 측정하여 얻어진다.
본 발명은 첨부된 도면을 참조로 하여 더 상세히 설명된다. 회로기판을 만드는데는 여러단계가 있다.
제 1 도에서 알 수 있는 바와 같이 전자부품(3)은 세라믹판(1)에 접합된 구리판(2)의 장착구역(2a)에 납땜을 하여 장착되며, 이 전자부품(3)은 알루미늄와이어(4)를 통하여 전기적으로 연결되어 구리판의 말단 전극 구역(2a)를 분리시키며 마지막으로 그러한 회로기판은 보통수지로 덮혀진다. 세라믹-금속기판을 가진 회로기판이 작동동안에 결함이 생기거나 전혀 작동되지 않는 이유로써 많은 요소들이 생각되어 졌다.
본 발명자들은 그 원인이 무엇인지를 알았는데, 그것은 과열로 인한 전자부품의 고장이 상기 원인이었다는 것을 알았으며, 구리회로기판 및 전자부품 사이의 갭이 형성되어 열전도도를 저하시킨다는 것을 알았는데 이것은 과열로 인해 전자부품의 고장이라는 심각한 문제를 야기시키게 된다.
더 많은 실험을 통하여 본 발명자들은 구리회로판 사이의 납땜에 대한 습윤성(wettability)이 구리회로판과 전자부품 사이의 갭을 형성시킨다는 것을 알았으며, 또한 구리회로판의 패턴을 열 접합시킨후의 에칭처리는 특히 납땜 습윤성을 갖추게 되는 것을 알았다.
본 발명에 따른 세라믹회로기판은 예를들어 다음과 같이 제조된다. 우선 회로패턴은 원하는 회로의 형태로 만들어진 구리판 또는 편평한 판 형태의 구리판을 세라믹 기판과 접촉배치시키고, 구리의 융점(1083℃)보다는 낮지만 구리 및 산소의 공융점 보다는 높은 온도로 가열하여 접합시키고, 원하는대로 구리판의 에칭을 수행하는 것에 의해 형성된다.
산소를 함유하는 구리판이 구리회로판으로 사용되면, 열 접합하는 동안의 분위기는 바람직하기로는 불활성 분위기가 좋으며, 산소를 함유하지 않은 구리판이 사용되면 80-3900ppm의 산소를 함유하는 분위기가 바람직하다. 구리회로판의 표면조도가 상기 언급된 범위내에 확실히 있게 할려면, 예를들어 표면조도가 상기 범위인 구리부재가 사용된다. 또한 구리회로판이 세라믹 기판과 접합될 때 열처리로 인해 구리의 입자성장이 일어난다.
제 2 도의 그래프에 의해 예로 나타낸 것처럼, 구리회로판의 표면조도 증가는 구리입자크기의 증가에 실질적으로 비례하므로 적합한 입자크기의 구리부재가 사용되며 열처리조건 및 냉각조건이 조심스럽게 제어된다.
이 방법에 의해 입자크기가 조절될 수가 있으며 원하는 표면조도를 가진 구리회로판이 얻어진다. 또한 원하는 표면조도를 가진 구리회로판이, 사용되는 구리부재의 적합한 선택 및 상기 언급된 바와 같은 열처리 조건의 제어에 의해서 얻어질 수 있지만 표면의 화학적 광택처리에 의해 구리회로판의 표면조도를 열 접합후, 또는 회로패턴이 에칭처리에 의해 형성되면, 이 에칭처리후에 제어할 수도 있다.
특히 회로패턴이 에칭 처리에 의해 형성되면, 포토레지스트의 미립자는 구리의 입계에서 잔존하기가 아주 쉽기 때문에 표면층을 예를들어 0.1-20㎛의 두께까지 제거하기 위하여 화학적 광택처리를 하는 것이 바람직하다.
또한 화학적 광택처리 대신에 표면의 기계적 광택처리에 의해 원하는 표면조도를 얻을 수도 있으나 기계적 광택처리에 의해 구리의 입계에 있는 레지스트의 입자를 제거하기가 어렵기 때문에 그 경우에는 화학적 광택처리가 바람직하다.
그러한 화학적 처리는 예를들어 황산 및 과산화수소의 혼합물로 구성된 광택용 액체에 1-5분 동안 잠겨둠으로서 수행될 수 있다. 또한 적어도 접합면에 대해 접착제를 구성하는 산소가 사용되는 구리부재에 대해 100-3000ppm의 비율로 포함되도록 구리가 감아지는 것이 바람직하며 구리회로판의 두께는 0.25mm-0.6mm인 것이 적합하다.
여러 가지 타입의 세라믹 기판 예를들어, 알루미나 또는 베릴리아 같은 산화물 타입의 세라믹 소결체 또는 질화알루미늄, 질화실리콘, 질화티타늄 및 실리콘 카바이드 같은 비산화물 타입의 세라믹 소결체가 본 발명의 세라믹 기판으로 사용될 수 있다. 비산화물 타입의 세라믹 기판이 사용되면, 그것들은 접합 표면의 사전 산화처리후에 바람직하게 채용된다.
본 발명의 더 상세한 설명은 다음의 바람직한 구체적 실시로 명확해 질 것이다.
[실시예 1-3]
300ppm의 산소함량 및 하기표에 나타낸 표면조도를 가진 구리부재를 제조하여 구리회로판을 얻고, 이것을 회로형태로 만들고, 그다음 이 여러 가지 구리회로판을 주성분이(96wt%의 알루미나 및 4wt%의 소결 보조성분을 포함하는) 알루미나인 세라믹 기판의 양면과 접촉을 시키고, 각 세라믹 기판 및 구리회로판 사이를 접합시키기 위하여 다음표에 나타낸 각 가열조건으로 질소개스 분위기에서 열처리한다.
이렇게 하여 얻은 여러 세라믹회로기판상의 구리회로기판의 표면조도는 하기표에 나타낸 바와같았다. 그 다음 여러 세라믹회로기판의 구리회로판상에 Sn:Pb의 비가 63:37로 구성된 납땜판(규격:10mm×10mm×0.1mm)을 접촉배치하여 땜납을 용융시키고 180℃로 가열한다. 그다음 납땜 습윤성을 납땜의 접합면적 및 납땜판의 원크기의 비로부터 평가하여 이 결과를 역시 하기표에 나타내었다.
표에 나타낸 비교실시예에서, 구리회로판의 다른 표면조도를 가지지만 다른 조건은 본 발명에 다른 실시예에서와 같은 구리회로판으로 제조된 세라믹회로기판을 사용하여 제조된 납땜 습윤성을 실시예에서와 같은 방법으로 평가하였다. 하기표에 나타낸 결과로부터 알 수 있는 바와같이 구리회로판의 표면조도가 본 발명의 범위내에 있는 모든 구체적 실시에서, 아무런 실제적인 문제점을 주지 않는 납땜 습윤성이 얻어진 반면에 비교실시예의 세라믹회로기판의 경우에는 납땜 습윤성이 불량했다.
그 경우에 반도체 소가 같은 전자부품이 직접 장착되면, 납땜 공동이 형성되어 열저항을 증가시키며 전자부품의 고장을 일으킨다.
제 2 도는 상기 구체적 실시 및 비교실시예에서의 구리회로판의 중심선 평균 표면조도(Ra)와 납땜 습윤성과의 관계를 나타내는 그래프이다. 이 그래프에서 확실히 알수 있는 바와같이, 중심선 평균 표면조도(Ra)를 3㎛ 이하로 함으로서 실제적인 문제점을 야기하지 않는 납땜 습윤성이 얻어진다.
특히 중심선 평균 표면조도(Ra)가 1㎛이하로 되면 양호한 납땜 습윤성이 얻어지며 납땜 습윤성이 안정해지고 일정한 값에 접근하게 된다.
[표 1]
Figure kpo00002
* 주 : 납땜 습윤성은 10mm×10mm 크기의 납땜 판을 용융 접합시킨후의 면적과 원크기 사이의 비로 나타내어진다.
[실시예 4]
0.3mm의 두께와 300ppm의 산소함량을 가진 편평한 구리판을 실시예1에 기술된 것과 같은 세라믹 기판의 상단부에 두고 질소개스 분위기하에 1070℃의 온도에서 30분동안 가열에 의해 접합을 시키고, 그 다음 원하는 회로패턴을 제조하기 위한 레지스트를 접합된 구리판상에 인쇄하고 염화철 용액을 사용하는 에칭 처리에 의해 원하는 회로패턴을 형성하였다. 그다음, 황산 및 과산화수소의 혼합된 수용액(H2SO4가 5-10%이고 H2O2가 약 3%임)에서 약 1분간 잠기게 함으로서 표면의 화학적 광택처리를 수행하였다(제거된 양은 약5㎛이었다). 생성된 구리회로판의 중심선 평균 표면조도(Ra)는 1.9㎛이었고 최대표면조도(Rmax)은 8㎛이었다.
그다음, 이 구리회로판을 0.5㎛-2.0㎛의 두께로 니켈 도금하였고 그다음 실시예 1에서와 같은 조건하에서 납땜 습윤성을 측정하여 98%의 값을 얻었다.
본 발명과 비교를 위하여 세라믹회로기판을 황산 및 과산화수소의 혼합된 수용액으로 화학적 광택처리를 하지 않은 것을 제외하고 실시예 4에서와 같은 조건에서 세라믹회로기판을 제조하고 실시예 4에서와 같은 방법으로 납땜 습윤성을 측정하여 단지 90%의 값을 얻었다. 또한 전자현미경을 사용하여 납땜 접합전의 구리회로판의 표면을 관찰한 결과 레지스트의 미립자가 입계에서 잔존하는 것을 발견하였다.
상기에서 언급된 것과 같이, 본 발명의 세라믹회로기판으로 구리회로기판의 표면조도가 제어되어 우수한 납땜 습윤성이 얻어졌다. 따라서 반도체 모듈같은 여러 전자장치의 제조에 신뢰성을 얻을 수가 있다. 상기 기술된 내용 및 실시예는 단지 본 발명을 예시할 뿐이고 꼭 그것으로 국한되는 것은 아니다.

Claims (18)

  1. 마주보는 표면을 가지고 있는 세라믹 기판 및 세라믹 기판의 한 표면에 직접 접합된 한면을 가지는 구리판을 포함하는 세라믹-금속복합물기판에 있어서, 구리판의 외부표면의 중심선 평균 표면조도(Ra)가 3㎛이하이고, 구리판의 외부표면의 최대 표면조도(Rmax)가 18㎛이하인 것을 특징으로 하는 세라믹-금속복합물기판.
  2. 제 1 항에 있어서, 구리판의 외부표면의 중심선 평균 표면조도(Ra)가 1㎛이하이고, 구리판의 외부표면의 최대 표면조도(Rmax)가 8㎛이하인 것을 특징으로 하는 세라믹-금속복합물기판.
  3. 제 1 항에 있어서, 구리판이 100-3000ppm 범위의 산소 함량을 가진 것을 특징으로 하는 세라믹-금속복합물기판.
  4. (a) 마주보는 표면을 가진 세라믹 기판 및 마주보는 면을 가진 구리판을 포함하고, 구리판의 두면중 하나는 세라믹 기판 표면중 하나에 직접 접합되고 다른면은 하나이상의 장착구역 및 하나이상의 전극구역을 포함하며, 상기 하나이상의 구리판의 장착구역의 외부표면의 중심선 평균 표면조도(Ra)가 3㎛이하이며 상기 하나이상의 장착구역의 외부표면의 최대 표면조도(Rmax)가 18㎛이하인 세라믹-금속복합물기판; (b) 상기 구리판의 장착구역상에 장착된 하나이상의 전기 소자; 및 (c) 상기 하나이상의 전기소자를 상기 하나이상의 전극구역과 전기적으로 연결하는 하나이상의 연결와이어로 구성된 것을 특징으로 하는 회로기판.
  5. 제 4 항에 있어서, 구리판상의 하나이상의 장착구역의 외부표면의 중심선 평균 표면조도(Ra)가 1㎛이하이고 상기 하나이상의 장착구역의 외부표면의 최대 표면조도(Rmax)가 8㎛이하인 것을 특징으로 하는 회로기판.
  6. 제 4 항에 있어서, 상기 구리판이 100-3000ppm 범위의 산소함량을 가지는 것을 특징으로 하는 회로기판.
  7. 구리부재를 세라믹 기판의 표면상의 원하는 위치에 접촉배치시키고, 구리부재를 세라믹 기판에 직접 접합시키기 위하여 구리의 융점보다는 낮고 구리 및 산소의 공용융점보다는 높은 온도로 가열하는 단계로 구성된 세라믹-금속복합물기판의 제조방법에 있어서, 상기 가열단계후의 상기 구리부재의 중심선 평균 표면조도(Ra)가 3㎛이하이고, 상기 가열 단계후의 상기 구리의 최대 표면조도(Rmax)가 18㎛이하인 것을 특징으로 하는 세라믹-금속복합물기판의 제조방법.
  8. 제 7 항에 있어서, 상기 가열 단계후의 구리부재의 중심선 평균 표면조도(Ra)가 1㎛이하이고, 상기 가열단계후의 구리부재의 최대 표면조도(Rmax)가 8㎛이하인 것을 특징으로 하는 방법.
  9. 제 7 항에 있어서, 상기 구리부재가 상기 세라믹 부재에 접촉배치되기 전에 원하는 회로패턴의 형태로 사전 성형되는 것을 특징으로 하는 방법.
  10. 제 7 항에 있어서, 상기 구리부재가 연속적인 판의 형태로 상기 기판에 접촉배치되고, 상기 방법이 상기 기판에 접합한 후 상기 구리판을 원하는 회로패턴으로 성형하기 위하여 상기 구리부재를 에칭 처리하는 단계를 포함하는 것을 특징으로 하는 하는 방법.
  11. 제 10 항에 있어서, 에칭된 구리부재를 광택처리하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서, 상기 광택처리가 화학적 광택처리인 것을 특징으로 하는 방법.
  13. (a) 구리부재를 세라믹 기판의 표면상의 원하는 접촉배치시키고, 구리부재를 상기 세라믹 기판에 직접 접합시키기 위하여 상기 생성된 어셈블리를 구리의 융점보다는 낮고 구리 및 산소의 공융점 이상의 온도로 가열하며, 상기 구리부재는 하나이상의 장착구역 및 하나이상의 전극구역을 포함하는 매끈한 면을 포함하며, 상기 가열단계후의 상기 구리부재의 중심선 평균 표면조도(Ra)가 3㎛이하이고 최대 표면조도(Rmax)가 18㎛가 되는 최초 표면조도를 가지도록 상기 구리부재를 선택하는 것에 의해 세라믹-금속복합물기판을 제조하고; (b) 하나이상의 전기소자를 구리판의 하나이상의 장착구역상에 장착하고; (c) 상기 하나이상의 전기소자 및 상기 하나이상의 전극구역에 연결용 와이어를 전기적으로 연결하는 단계로 구성된 것을 특징으로 하는 회로기판의 제조방법.
  14. 제 13 항에 있어서, 구리부재의 중심선 평균 표면조도(Ra)가 1㎛이하이고 최대 표면조도(Rmax)가 8㎛이하인 것을 특징으로 하는 방법.
  15. 제 13 항에 있어서, 상기 구리판이 상기 세라믹 기판에 접촉배치되기 전에 원하는 회로패턴의 형태의 사전 성형되는 것을 특징으로 하는 방법.
  16. 제 13 항에 있어서, 상기 구리부재가 연속적인 판 형태로 상기 기판에 접촉배치되고 상기 구리부재를 상기 세라믹 기판에 접합한 후 원하는 회로패턴으로 성형하기 위하여 상기 구리부재를 에칭처리를 하는 것을 특징으로 하는 방법.
  17. 제 16 항에 있어서, 상기 에칭된 구리부재를 광택처리를 시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  18. 제 17 항에 있어서, 상기 광택처리가 화학적 광택처리인 것을 특징으로 하는 방법.
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2801732B2 (ja) * 1990-03-22 1998-09-21 株式会社東芝 基板配線用クラッド材およびその製造方法
DE4123911C1 (ko) * 1991-07-18 1993-01-14 Doduco Gmbh + Co Dr. Eugen Duerrwaechter, 7530 Pforzheim, De
US5220197A (en) * 1991-07-22 1993-06-15 Silicon Power Corporation Single inline packaged solid state relay with high current density capability
US5134094A (en) * 1991-07-22 1992-07-28 Silicon Power Corporation Single inline packaged solid state relay with high current density capability
DE69233801D1 (de) * 1991-07-24 2011-02-17 Denki Kagaku Kogyo Kk Verfahren zur Herstellung eines Schaltungssubstrates mit einem montierten Halbleiterelement
JPH05166969A (ja) * 1991-10-14 1993-07-02 Fuji Electric Co Ltd 半導体装置
US5242535A (en) * 1992-09-29 1993-09-07 The Boc Group, Inc. Method of forming a copper circuit pattern
CA2140311A1 (en) * 1994-01-14 1995-07-15 Joseph P. Mennucci Multilayer laminate product and process
US5777259A (en) * 1994-01-14 1998-07-07 Brush Wellman Inc. Heat exchanger assembly and method for making the same
JP3575068B2 (ja) * 1994-08-02 2004-10-06 住友電気工業株式会社 平滑なめっき層を有するセラミックスメタライズ基板およびその製造方法
US5601675A (en) * 1994-12-06 1997-02-11 International Business Machines Corporation Reworkable electronic apparatus having a fusible layer for adhesively attached components, and method therefor
KR100232660B1 (ko) * 1995-03-20 1999-12-01 니시무로 타이죠 질화규소 회로기판
US6022426A (en) * 1995-05-31 2000-02-08 Brush Wellman Inc. Multilayer laminate process
JP3890539B2 (ja) * 1996-04-12 2007-03-07 Dowaホールディングス株式会社 セラミックス−金属複合回路基板
WO1998008256A1 (en) * 1996-08-20 1998-02-26 Kabushiki Kaisha Toshiba Silicon nitride circuit board and semiconductor module
US5707715A (en) * 1996-08-29 1998-01-13 L. Pierre deRochemont Metal ceramic composites with improved interfacial properties and methods to make such composites
US6323549B1 (en) * 1996-08-29 2001-11-27 L. Pierre deRochemont Ceramic composite wiring structures for semiconductor devices and method of manufacture
US6143432A (en) * 1998-01-09 2000-11-07 L. Pierre deRochemont Ceramic composites with improved interfacial properties and methods to make such composites
US6207221B1 (en) * 1997-03-01 2001-03-27 Jürgen Schulz-Harder Process for producing a metal-ceramic substrate and a metal-ceramic substrate
US7000316B2 (en) * 1999-09-15 2006-02-21 Curamik Electronics Gmbh Conductor board and method for producing a conductor board
JP4756200B2 (ja) * 2000-09-04 2011-08-24 Dowaメタルテック株式会社 金属セラミックス回路基板
FR2814280B1 (fr) * 2000-09-15 2003-05-02 Alstom Substrat pour circuit electronique de puissance et module electronique de puissance utilisant un tel substrat
FR2814279B1 (fr) * 2000-09-15 2003-02-28 Alstom Substrat pour circuit electronique et module electronique utilisant un tel substrat
EP1239515B1 (fr) * 2001-03-08 2019-01-02 ALSTOM Transport Technologies Substrat pour circuit électronique de puissance et module électronique de puissance utilisant un tel substrat
US6727585B2 (en) * 2001-05-04 2004-04-27 Ixys Corporation Power device with a plastic molded package and direct bonded substrate
US7145254B2 (en) * 2001-07-26 2006-12-05 Denso Corporation Transfer-molded power device and method for manufacturing transfer-molded power device
US8123927B1 (en) * 2003-09-23 2012-02-28 Rockstar Bidco, LP Reduced circuit trace roughness for improved signal performance
JP2007189112A (ja) * 2006-01-16 2007-07-26 Denki Kagaku Kogyo Kk 窒化珪素基板およびそれを用いた回路基板、モジュール。
KR100990288B1 (ko) * 2008-01-25 2010-10-26 엘에스엠트론 주식회사 연성 동박 적층판
KR101289803B1 (ko) * 2008-05-16 2013-07-26 삼성테크윈 주식회사 회로 기판 및 그 제조 방법
JP2011097038A (ja) * 2009-10-02 2011-05-12 Ibiden Co Ltd セラミック配線基板およびその製造方法
US20130341769A1 (en) * 2011-03-08 2013-12-26 Merck Patent Gmbh Aluminium oxide-based metallisation barrier
DE102012102611B4 (de) * 2012-02-15 2017-07-27 Rogers Germany Gmbh Metall-Keramik-Substrat sowie Verfahren zum Herstellen eines Metall-Keramik-Substrates
JP6028352B2 (ja) * 2012-03-16 2016-11-16 三菱マテリアル株式会社 ヒートシンク付パワーモジュール用基板の製造方法
US20150184956A1 (en) * 2012-06-05 2015-07-02 Applied Nanotech Holdings, Inc. Pore sealing pastes for porous materials
KR101901890B1 (ko) * 2012-09-28 2018-09-28 엘지이노텍 주식회사 발광 장치
DE102016203030A1 (de) * 2016-02-26 2017-08-31 Heraeus Deutschland GmbH & Co. KG Kupfer-Keramik-Verbund
JP6970738B2 (ja) * 2017-03-30 2021-11-24 株式会社東芝 セラミックス銅回路基板およびそれを用いた半導体装置
US10362684B1 (en) * 2018-10-11 2019-07-23 National Chung-Shan Institute Of Science And Technology Method for improving adhesion between ceramic carrier and thick film circuit
JP7470181B2 (ja) * 2020-03-18 2024-04-17 株式会社東芝 接合体、セラミックス銅回路基板、接合体の製造方法、およびセラミックス銅回路基板の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3716759A (en) 1970-10-12 1973-02-13 Gen Electric Electronic device with thermally conductive dielectric barrier
US4472762A (en) * 1980-09-25 1984-09-18 Texas Instruments Incorporated Electronic circuit interconnection system
US4490457A (en) * 1980-11-28 1984-12-25 Honeywell Inc. Cold/dry substrate treatment technique which improves photolithographic limits of resolution and exposure tolerance
US4409278A (en) * 1981-04-16 1983-10-11 General Electric Company Blister-free direct bonding of metals to ceramics and metals
JPS57188859A (en) * 1981-05-18 1982-11-19 Seiko Epson Corp Metal foil for flexible tape of film carrier
GB2099742B (en) 1981-06-05 1985-07-31 Philips Electronic Associated Bonding metals to non-metals
JPS5842262A (ja) * 1981-09-07 1983-03-11 Toshiba Corp 混成集積回路のリ−ド線接続方法
JPS60173900A (ja) * 1984-02-20 1985-09-07 株式会社東芝 セラミツクス回路基板
US4628598A (en) * 1984-10-02 1986-12-16 The United States Of America As Represented By The Secretary Of The Air Force Mechanical locking between multi-layer printed wiring board conductors and through-hole plating
EP0218022B1 (en) * 1985-08-14 1992-07-29 OMRON Corporation Mounting structure for a surface-mounted-type component, and method of mounting a component of this type on a printed-circuit board
JPS6272576A (ja) * 1985-09-26 1987-04-03 株式会社東芝 セラミツクス−金属接合体
JPS62187035A (ja) * 1986-02-12 1987-08-15 日立化成工業株式会社 セラミツクコ−ト積層板の製造方法
JPS62216251A (ja) * 1986-03-17 1987-09-22 Toshiba Corp 高熱伝導性基板
US4767049A (en) * 1986-05-19 1988-08-30 Olin Corporation Special surfaces for wire bonding
JPS63166774A (ja) * 1986-12-27 1988-07-09 同和鉱業株式会社 銅板とアルミナ基板との接合体の製造方法

Also Published As

Publication number Publication date
EP0339881A1 (en) 1989-11-02
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