DE60215571T2 - MFOS-Speicher-Transistor und diesbezügliches Herstellungsverfahren - Google Patents

MFOS-Speicher-Transistor und diesbezügliches Herstellungsverfahren Download PDF

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Description

  • HINTERGRUND DER ERFINDUNG
  • Diese Erfindung liegt auf dem Gebiet der Halbleitertechnologie und betrifft insbesondere Metall-Ferroelektrikum-Isolator-Halbleiter (metal-ferroelectric-insulator-semiconductor, MFIS) Transistorstrukturen und Verfahren zu deren Herstellung. Ein MFIS-Transistor ähnelt einem MFOS-Transistor, jedoch ist dieser nicht auf Strukturen begrenzt, die ein Oxid als Isolator verwenden.
  • In der Vergangenheit haben ferroelektrische Speichertransistoren einen ferroelektrischen Elektrodenstapel mit einem ferroelektrischen Gate und einer oberen Elektrode verwendet. Diese Anordnung kann durch Abscheiden eines ferroelektrischen Materials ausgebildet werden, gefolgt von einer darüber liegenden Metallschicht. Die Schichten können dann mit einem Plasma geätzt werden. Die Plasmaätzung verschlechtert die ferroelektrischen Eigenschaften des ferroelektrischen Gates, weshalb die Zuverlässigkeit des Speichertransistors abnimmt. Das ferroelektrische Material muss ebenso passiviert werden, um eine Kontamination mit Wasserstoff zu verhindern. Die Passivierung wird auch zur Reduzierung unerwünschter Wechselwirkungen zwischen dem ferroelektrischen Material und einem darunter liegenden Oxid verwendet.
  • WO 97/07546 stellt eine verbesserte ferroelektrische MIS-Anordnung bereit, die in elektronischen Speichern verwendet werden kann. Die MIS-Anordnung enthält ein Halbleitersubstrat, eine Siliziumnitridpufferschicht, ein ferroelektrisches Metalloxidübergittermaterial und eine obere Elektrode aus einem Edelmetall. Das geschichtete Übergittermaterial besteht vorzugsweise aus Strontium-Bismut-Tantalat, Strontium-Bismut-Niobat oder Strontium-Bismut-Niob-Tantalat.
  • WO 01/15236 A1 betrifft einen in einem Halbleitersubstrat eingebetteten ferroelektrischen Transistor mit zwei Source/Draingebieten sowie einem dazwischen positionierten Kanalgebiet. An der Oberfläche des Kanalgebiets ist eine dielektrische Zwischenschicht angebracht. Oberhalb der dielektrischen Zwischenschicht sind eine ferroelektrische Schicht und eine Gateelektrode positioniert. Die dielektrische Zwischenschicht enthält ein Oxid eines Elements, das ebenso in der ferroelektrischen Schicht enthalten ist. Die dielektrische Zwischenschicht und die ferroelektrische Schicht können in ein und derselben Prozesskammer hergestellt werden.
  • Die Veröffentlichung „Integration an Characterization of MFISFET Using Pb5Ge3O11", von F. Zhang et al., Integrated Ferroelectrics, 2001, Vol. 40. S. 145-154 beschreibt einen Integrationsprozess eines Pt/PGO/ZrO2/Si MFIS FETs PMOS Einzel-Transistors. Ein herkömmlicher CMOS Prozess wird hierbei zur Ausbildung der Shallow Trench Isolation, des zu ersetzenden Gates und der Source/Drain-Implantation verwendet. Nach der Abscheidung von ZrOz, PGO und Pt wird der Gatestapel durch Trockenätzung mittels Chlorchemie definiert. Der Back-End Prozess verwendet ebenso einen herkömmlichen CMOS Prozess zur Ausbildung einer TEOS ILD Schicht und einer AlCu Zwischenmetallschicht. Jedoch wird keine passivierende Seitenwand durch Abscheidung eines Passivierungsisolators auf das Substrat und isotrope Ätzung des Isolators ausgebildet.
  • ÜBERSICHT ÜBER DIE ERFINDUNG
  • Die Erfindung ist in den Patentansprüchen 1 und 8 definiert. Es wird eine ferroelektrische Transistorstruktur angegeben, die ein ferroelektrisches Gate aufweist, das über einem Halbleitersubstrat liegt. Das ferroelektrische Gate weist eine Unterseite mit einem zwischen die Unterseite und das Halbleitersubstrat eingelegten Gatedielektrikum auf. Das ferroelektrische Gate weist ebenso Seitenflächen mit Passivierungsseitenwänden auf sowie eine mit einer oberen Elektrode bedeckte Oberseite. Die obere Elektrode, die Passivierungsseitenwände und das Gatedielektrikum dienen der Einkapselung des ferroelektrischen Gates, wodurch eine Kontamination mit Sauerstoff, Wasserstoff oder weiteren Fremdstoffen vermieden wird.
  • Ebenso wird ein erfindungsgemäßes Verfahren zum Herstellen der ferroelektrischen Gatestruktur angegeben. Ein Gateisolationsmaterial wird über dem Substrat ausgebildet. Eine Opfergatestruktur wird über dem Ga teisolationsmaterial ausgebildet und zur Erzeugung eines offenen Gategebiets entfernt. Ein Passivierungsisolator wird über dem Substrat abgeschieden, einschließlich des offenen Gategebiets. Der Passivierungsisolator wird anisotrop mit einem Plasma zur Ausbildung von Passivierungsseitenwänden geätzt. Ein ferroelektrisches Material wird über dem Substrat einschließlich des offenen Gategebiets abgeschieden und dann unter Verwendung von CMP poliert. Danach wird eine obere Elektrode über dem verbleibenden ferroelektrischen Material ausgebildet. Die Kombination aus der oberen Elektrode, den Passivierungsseitenwänden und dem Gateisolator dient der Einkapselung und dem Schutz des ferroelektrischen Materials.
  • Der Gateisolator besteht vorzugsweise aus ZrO2, Zirkoniumsilikat, Zr-Al-Si-O, HfO2, Hafniumsilikat, Hf-Al-O, La-Al-O, Lanthanoxid Ta2O5 oder weiteren geeigneten high-k Materialien. Jedoch kann der Gateisolator ebenso aus Siliziumnitrid, mit Stickstoff implantiertem Siliziumdioxid oder Siliziumoxinitrid bestehen.
  • Die Passivierungsseitenwände bestehen vorzugsweise aus TiO2, Al2O3, TiAlOx oder Si3N4.
  • Das ferroelektrische Material besteht vorzugsweise aus PGO, PZT, SBT, SBO, SBTO, SBTN, STO, BTO, BLT, LNO, YMnO3 oder weiteren geeigneten Materialien.
  • Die obere Elektrode besteht vorzugsweise aus Iridium, Platin, Ruthenium, Iridiumoxid, Platinoxid, Rutheniumoxid oder weiteren geeigneten Materialien.
  • KURZBESCHREIBUNG DER ABBILDUNGEN
  • 1 zeigt eine Querschnittsansicht eines Halbleitersubstrats zur weiteren Verarbeitung.
  • 2 zeigt eine Querschnittsansicht des Halbleitersubstrats mit einer auf dem Substrat ausgebildeten dielektrischen Schicht.
  • 3 zeigt eine Querschnittsansicht des Halbleitersubstrats mit einer Opferschicht auf der dielektrischen Schicht.
  • 4 zeigt eine Querschnittsansicht des Halbleitersubstrats mit einer Opfergatestruktur auf der dielektrischen Schicht.
  • 5 zeigt eine Querschnittsansicht des Halbleitersubstrats mit der von einem Oxid umgebenen Opfergatestruktur.
  • 6 zeigt eine Querschnittsansicht des Halbleitersubstrats nach dem Entfernen des Opfergates.
  • 7 zeigt eine Querschnittsansicht des Halbleitersubstrats nach der Abscheidung einer Passivierungsisolatorschicht.
  • 8 zeigt eine Querschnittsansicht des Halbleitersubstrats nach einer anisotropen Plasmaätzung der Passivierungsisolatorschicht.
  • 9 zeigt eine Querschnittsansicht des Halbleitersubstrats nach der Abscheidung einer ferroelektrischen Materialschicht.
  • 10 zeigt eine Querschnittsansicht des Halbleitersubstrats nach dem chemisch-mechanischen Polieren der ferroelektrischen Materialschicht.
  • 11 zeigt eine Querschnittsansicht des Halbleitersubstrats nach dem Abscheiden einer oberen Elektrodenschicht.
  • 12 zeigt eine Querschnittsansicht des Halbleitersubstrats mit einer oberen Elektrode.
  • 13 zeigt eine Querschnittsansicht des Halbleitersubstrats mit einer über den Bauelementstrukturen ausgebildeten Passivierungsschicht.
  • 14 zeigt eine Querschnittsansicht des Halbleitersubstrats mit Metallkontakten auf den Bauelementstrukturen.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • 1 zeigt eine Halbleiterstruktur 10, die mit herkömmlichen Verfahrensschritten vorverarbeitet wurde. Es wurde eine Shallow Trench Isolation (STI) verwendet, um Isolationsgebiete 12 und ein aktives Bauelementgebiet 14 auf einem Substrat 16 herzustellen. Obwohl in 1 eine STI-Struktur dargestellt ist, ist es ebenso möglich eine LOCOS-Isolation anstelle von STI zu verwenden. Das Halbleitersubstrat besteht vorzugsweise aus Silizium oder Silicon on Insulator (SOI).
  • 2 zeigt die Halbleiterstruktur 10 nach der Ausbildung eines Gateisolationsmaterials 18, welches ebenso als Gatedielektrikum bezeichnet werden kann. Das Gateisolationsmaterial 18 ist ein Metalloxid, das mit einem in nachfolgenden Schritten auszubildenden ferroelektrischen Material nicht signifikant reagiert. Obwohl das Gateisolationsmaterial Siliziumdioxid, mit Nitrid implantiertes Siliziumdioxid, Siliziumnitrid oder Siliziumoxinitrid sein kann, besteht das Gateisiolationsmaterial 18 vorzugsweise aus einem high-k Material. Zirkoniumoxid (ZrO2) stellt gegenwärtig das bevorzugte Material dar. Obwohl ZrO2 bevorzugt ist, können weitere geeignete Materialien mit hohem k (high-k Materialien) einschließlich Zirkoniumsilicat, Zr-Al-Si-O, HfO2, Hafniumsilicat, Hf-Al-O, La-Al-O, Lanthan Oxid und Ta2O5 verwendet werden.
  • Falls das Gateisolationsmaterial ein high-k Material ist, wird dieses vorzugsweise mit einer äquivalenten thermischen Oxiddicke zwischen 0.5nm und 10nm abgeschieden. Die äquivalente thermische Oxiddicke kann eine im Vergleich zu Siliziumdioxid tatsächlich größere Dicke aufweisen, was auf die höheren dielektrischen Konstanten in diesen Materialien zurückzuführen ist. Das Gateisolationsmaterial wird vorzugsweise mit einer Dicke zwischen ungefähr 1nm und 100 nm abgeschieden.
  • Eine Vielfalt von Verfahren ist zum Abscheiden des Gateisolationsmaterials 18 verfügbar. Im Falle von Siliziumdioxid kann das Gateisolationsmaterial thermisch aufgewachsen werden und nachfolgend wie gewünscht implantiert werden. Im Falle weiterer abgeschiedener Materialien beinhalten mögliche Abscheideverfahren chemische Gasphasenabscheidung einschließlich gepulster CVD, Sputtern oder Aufdampfen.
  • Beispielsweise kann ZrO2 unter Verwendung von Atomic Layer Deposition abgeschieden werden, worauf auch als „pulsed CVD" Bezug genommen wird. Atomic Layer Deposition dient der Abscheidung einer sehr dünnen Schicht eines Materials auf das Substrat. Atomic Layer Deposition nutzt ein chemisches Phänomen, das als Chemisorption bekannt ist. Bei der Chemisorption wird ein Material in einer Gasphase an einer Oberfläche adsorbiert und sättigt diese, wodurch eine Monoschicht ausgebildet wird. Die meisten geeigneten Abscheidetechniken verwenden Physiosorptionsprozesse, welche Mehrfachschichtabscheidegebiete mit einer rein statistischen Oberflächenbedeckung erzeugen. Durch Ausnutzung der Vorteile der Chemisorption können Schichten gewachsen werden, die eine sehr starke Gleichmäßigkeit hinsichtlich ihrer Dicke und ihres Aufbaus aufweisen. Beispielsweise wurde über ZrO2 Schichten berichtet, die auf diese Weise auf Silizium unter Verwendung von Zirkoniumchlorid (ZrCl4) gewachsen wurden, um die erste Monoschicht auszubilden, Reinigen des Systems von ZrCl4 und Aussetzen der Oberfläche in Wasserdampf (H2O). Weitere Precursor zum Herstellen von Zirkonium-Oxidschichten schließen Zirkoniumpropoxide (Zr(iOPr)4) und Zirkoniumtetramethylheptanedionato (Zr(tmhd)4) ein. Chemisorption tritt für eine gegebene Gas-Festkörperkombination in einem sehr begrenzten Bereich von Temperatur und Druck auf. Beispielsweise wurde Zirkoniumoxid nachgewiesener Weise auf Siliziumsubstrate bei Temperaturen von 300 Grad Celsius unter Verwendung von ZrCl4 und H2O abgeschieden. Da dieser Prozess eine Monoschicht erzeugt, können dickere Schichten aus Zirkoniumoxid durch Herstellung weiterer zusätzlicher Monoschichten erzeugt werden.
  • ZrO2 kann ebenso unter Verwendung von wie oben definierten Precursorn als auch weiterer Precursor in einem herkömmlicheren CVD Prozess abgeschieden werden.
  • Eine alternative Abscheidetechnik unter Verwendung herkömmlicher Systeme stellt das Sputtern von Targets zum Festsetzen einer dünnen Schicht aus high-k Material dar. Hierbei wird ein Sputtertarget eines Metalls hoher Reinheit verwendet. Ein Wafer wird präpariert und in eine Abscheidekammer platziert. Der Wafer wird dann auf eine Temperatur zwischen Raumtemperatur und 500 Grad Celsius erhitzt. Danach wird ein Gemisch aus Argon (Ar) und Sauerstoff (O2) in die Abscheidekammer eingelassen. Ein Plasma mit einer Sputterleistung zwischen ungefähr 500 W und 5kW wird innerhalb der Kammer erzeugt. Der Zirkonium-Shutter ist zur Abscheidung von Zirkonium auf dem Wafer geöffnet und dieser wird danach geschlossen. Durch den Sauerstoff innerhalb der Kammer bildet das Targetmaterial mit der Abscheidung auf dem Wafer gleichzeitig ZrO2.
  • In einer weiteren alternativen Ausführungsform des Abscheidverfahrens dieser Erfindung wird eine Aufdampfung über Targets zur Abscheidung der dünnen Schicht verwendet. Der grundlegende Prozess stimmt im Wesentlichen mit der im Hinblick auf das Sputtern gegebenen Beschreibung überein, abgesehen davon, dass die Targets anstelle deren Freilegens in einem Plasma auf eine Temperatur von ungefähr 1000 und 2000 Grad Celsius erhitzt werden. Wie oben beschrieben ist, können Shutter zur Steuerung der Dauer der Abscheidung verwendet werden.
  • 3 zeigt eine Opferschicht 20, die über dem Gateisolationsmaterial 18 abgeschieden ist. Die Opferschicht wird mit einer Dicke zwischen ungefähr 200nm und 400nm abgeschieden. Die Opferschicht besteht vorzugsweise aus Siliziumnitrid oder Polysilizium. Diese lässt sich vorzugsweise durch selektives Ätzen ohne Beeinträchtigung von darunter liegenden oder angrenzenden Materialien entfernen.
  • 4 zeigt eine Opfergatestruktur 22, die durch Strukturieren der Opferschicht unter Verwendung einer darüber liegenden Maskenschicht (nicht gezeigt) ausgebildet wird sowie das Plasmaätzen der Opferschicht. Die Plasmaätzung kann am Gateisolationsmaterial enden. Alternativ hierzu kann die Plasmaätzung das Gateisolationsmaterial teilweise oder vollständig aus nicht von dem Maskenmuster bedeckten Bereichen entfernen. Ein Sourcegebiet 24 und ein Draingebiet 26 sind benachbart zur Opfergatestruktur 22 ausgebildet. Das Sourcegebeit 24 und das Draingebiet 26 können mit einem beliebigen herkömmlichen Prozess ausgebildet werden, wobei jedoch vorzugsweise Ionenimplantation verwendet wird.
  • 5 zeigt die Halbleiterstruktur 10 nach der Abscheidung einer Oxidschicht 30. Die Oxidschicht 30 wird über der Opfergatestruktur und umgebenden Gebieten abgeschieden. Die Oxidschicht 30 wird bis zu einer Dicke abgeschieden, bei welcher der unterste Bereich des Oxids wenigstens so hoch wie die Opfergatestruktur 22 ist. Diese Dicke ist vorzugsweise 1 bis 2 Mal so groß wie die Höhe der Opfergatestruktur 22 oberhalb des Substrats 16. Nach dem Abscheiden der Oxidschicht wird diese unter Verwendung chemisch-mechanischen Polierens (CMP) poliert, um die Opfergatestruktur 22 freizulegen. Der CMP Prozess endet vorzugsweise auf der Oberseite der Opfergatestruktur 22 ohne einen beträchtlichen Bereich derselben zu entfernen.
  • 6 zeigt die Halbleiterstruktur 10 nach dem Entfernen der Opfergatestruktur. Das Entfernen der Opfergatestruktur hinterlässt ein offenes Gategebiet 32. Die Opfergatestruktur wird vorzugsweise mit einem nassen Ätzprozess entfernt.
  • 7 zeigt die Halbleiterstruktur 10 nach der Abscheidung eines Passivierungsisolators 34. Der Passivierungsisolator 34 wird vorzugsweise aus Materialien ausgewählt, die eine Diffusion von Sauerstoff oder Wasserstoff reduzieren oder verhindern. Bevorzugte Materialien zum Ausbilden des Passivierungsisolators 34 stellen TiO2, Al2O3, TiAlOx und Si3N4 dar. Der Passivierungsisolator 34 kann durch Sputtern oder weitere einem Fachmann bekannte Verfahren ausgebildet werden.
  • 8 zeigt die Halbleiterstruktur 10 nach dem anisotropen Plasmaätzen des Passivierungsisolators 34. Die anisotrope Ätzung entfernt den Passivierungsisolator 34 aus horizontalen Oberflächen und hinterlässt Passivierungsseitenwände.
  • 9 zeigt die Halbleiterstruktur nach der Abscheidung des ferroelektrischen Materials 38. Das ferroelektrische Material füllt das offene Gategebiet auf. Vorzugsweise wird das ferroelektrische Material 38 mit einer Dicke abgeschieden, die größer ist als die Tiefe des offenen Gategebiets. Das ferroelektrische Material 38 kann mit metallorganischer chemischer Gasphasenabscheidung (MOCVD) oder aus der chemischen Lösung (chemicalsolution deposition CSD) abgeschieden werden. Das ferroelektrische Material wird vorzugsweise aus PGO, PZT, SBT, SBO, SBTO, SBTN, STO, BTO, BLT, LNO und YMnO3 ausgewählt.
  • Beispielsweise kann ein PGO Material, das ebenso als Pb5Ge3O11 bezeichnet werden kann, unter Einsatz des folgenden bevorzugten Verfahrens abgeschieden werden. Das PGO Material wird durch metallorganische Gasphasenabscheidung (MOCVD) und RTP (Rapid Thermal Process) Ausheilverfahren abgeschieden. Das PGO Material kann bei Temperaturen zwischen 450 und 550°C abgeschieden werden.
  • Ein EMCORE-Oxid-MOCVD Reaktor mit einem flüssigen Verteilungssystem wurde zum Aufwachsen des PGO Materials verwendet. Die Precursor für das PGO Material sind in Tabelle 1 gelistet.
  • Figure 00080001
    Tabelle 1: Eigenschaften von Precursorn für PGO Schichten
  • Flüssige Precursor wie Germaniumalkoxide, Germaniumhalide, Bleialkyle und Bleihalide verwenden einen Bubbler mit überwachter Temperatur zur Erzeugung von Precursor-Dämpfen. Derartige Precursor wie Blei β-Diketonate sind in einem Lösungsmittel gelöst und verwenden ein flüssiges Verteilungssystem, das mit einem Blitzverdampfer zur Erzeugung von Precursor-Dämpfen gekoppelt ist. Tabelle 2 zeigt eine Liste von PGO Precursorn, die im Hinblick auf einige Aspekte der Erfindung verwendet werden können.
  • Figure 00090001
    Tabelle 2: Eigenschaften von Precursorn von PGO Schichten
  • Tabelle 3 zeigt eine Liste von Lösungsmitteln, die wechselweise im Hinblick auf einige Aspekte der Erfindung verfügbar sind.
  • Figure 00090002
    Tabelle 3: Eigenschaften von Lösungsmitteln für PGO Schichten
  • [Pb(thd)2] und [Ge(ETO)4] mit einem Mol-Verhältnis von 5:3 wurden in einer Mischlösung aus Tetrahydrofuran, Isopropanol und Tetraglym mit einem Molverhältnis von 8:2:1 gelöst. Die Precursorlösungen weisen eine Konzentration von 0.1 bis 0.3 M/L von Pb5Ge3O11 auf. Die Lösung wurde in einen Verdampfer (150°) über eine Pumpe mit einer Rate von 0.1 ml/min zur Ausbildung von Precursorgasen injiziert. Die Precursorgase wurden unter Verwendung einers vorerhitzten Argonflusses bei 150-170°C in den Reaktor gebracht. Die Abscheidetemperaturen und der Druck betrugen 500°C und 5- 10 Torr. Der Mantelfluss (Ar 4000 sccm) wurde mit Sauerstoff (1000-2000 sccm) in den Reaktor geführt. Nach der Abscheidung wurde das PGO Material in Sauerstoffatmosphäre auf Raumtemperatur abgekühlt. Das PGO Material kann unter Verwendung von RTP abgekühlt werden.
  • Alternativ hierzu kann anstelle von MOCVD ein CSD Prozess zur Abscheidung des ferroelektrischen Materials verwendet werden. Eine Form des CSD Prozesses stellt ein Spin-on-Verfahren dar. Beispielsweise kann ein PGO Dünnfilm unter Verwendung des Spin-on-Verfahrens abgeschieden werden. Die Precursor sind Bleiacetate und Germanium-Iopropoxide in Di (Diethylenglycol) Ethylether-Lösung. Die Precursor werden über das Substrat und darüber liegenden Strukturen gewirbelt und bilden eine Schicht aus. Die Schicht wird bei 50 bis 350 Grad Celsius für 1 bis 10 Minuten ausgeheizt und nach jedem Spin-Coating bei 400 bis 500 Grad Celsius für 1 bis 15 Minuten im Vorfeld ausgeheilt, um das Lösungsmittel zu verdampfen und organische Komponenten zu beseitigen. Jede Spin-Coating-Schicht weist eine Dicke zwischen ungefähr 10nm und 100nm auf. Nach einigen Wiederholungen kann die PGO Schicht mit einer gewünschten Dicke hergestellt werden. Die PGO Schicht wird bei 500 bis 600 Grad Celsius für 5 Minuten bis 3 Stunden in einer Sauerstoffumgebung kristallisiert. Eine Optimierung des Prozesses lässt sich im Hinblick auf eine gewünschte Schichtdicke ohne übertriebenes Experimentieren erzielen.
  • 10 zeigt die Halbleiterstruktur 10 nach CMP des ferroelektrischen Materials zur Herstellung eines ferroelektrischen Gates 40. Der CMP Prozess endet vorzugsweise auf der Oberseite der Passivierungsseitenwände 36. Alternativ hierzu kann sich der CMP Prozess geringfügig unterhalb der Oberseite der Passivierungsseitenwände 36 erstrecken.
  • 11 zeigt die Halbleiterstruktur 10 nach der Abscheidung einer Elektrodenschicht 42. Die Elektrodenschicht 42 weist Iridium, Platin, Ruthenium oder deren Oxide auf. Die Elektrodenschicht 42 wird strukturiert und zur Ausbildung einer oberen Elektrode geätzt, siehe 12. Die Elektrodenschicht 42 kann unter Verwendung eines Fotolacks oder eines Hart maskenmaterials wie TiN, TiO2, TiAlO3, SiO2, SiN oder weiteren geeigneten Materialien strukturiert werden. Die Elektrodenschicht kann durch Plasmaätzung oder weitere geeignete Ätzprozesse geätzt werden.
  • In einer alternativen Ausführungsform kann ein Einlege- oder Damascene-Verfahren zur Ausbildung der oberen Elektrode 44 verwendet werden. Ein Graben kann mit einem Verfahren ausgebildet werden, das demjenigen zum Ausbilden des ferroelektrischen Gates, welches oben detailliert beschrieben wurde, ähnlich ist. Ein Metall wie Iridium, Platin, Ruthenium oder deren Oxide können dann im Graben abgeschieden werden und unter Verwendung von CMP zur Ausbildung der oberen Elektrode 44 poliert werden.
  • 12 zeigt die Halbleiterstruktur 10 mit einer ferroelektrischen Gatestruktur 46. Die ferroelektrische Gatestruktur 46 weist das ferroelektrische Gate 40 auf, das durch das Gateisolationsmaterial 18 von unten, durch die Passivierungsseitenwände 36 entlang der Seitenflächen und durch die obere Elektrode 44 von oben geschützt wird. Dies reduziert oder unterdrückt eine Kontamination des ferroelektrischen Gates 40 mit Sauerstoff oder Wasserstoff, die in das ferroelektrische Gate 40 diffundieren.
  • 13 zeigt die Halbleiterstruktur 10 mit einer Passivierungsschicht 48, die über die ferroelektrische Gatestruktur abgeschieden ist.
  • 14 zeigt die Halbleiterstruktur 10 nach der abschließenden Metallisierung mit Hilfe bekannter Verfahren. Verbindungen 50 zum Sourcegebiet 24, dem Draingebiet 26 und der oberen Elektrode 44 sind in Form vereinfachter Strukturen dargestellt. Jegliche Art von Metallisierungsschemata kann hier verwendet werden, einschließlich einer Kupfermetallisierung. Die Metallisierung kann Barrierenschichten und weitere Schichten einschließen, die in Verbindung mit verschiedenen Metallisierungsschemata verwendet werden.
  • Obwohl hierin eine Metallisierung durch Abscheidung mit anschließendem Ätzen beschrieben ist, ist es alternativ hierzu ebenso möglich, einen Damascene-Metallisierungsprozess zu verwenden. Beispielsweise wird der Damascene-Metallisierungsprozess bei Kupfermetallisierung bevorzugt.

Claims (20)

  1. Ferroelektrische Transistorstruktur, die ein ferroelektrisches Gate aufweist, das über einem Halbleitersubstrat liegt und eine Unterseite, Seitenflächen und eine Oberseite aufweist, wobei das ferroelektrische Gate direkt über eine Kombination eines Gateisolators auf der Unterseite, Passivierungsseitenwänden auf den Seitenflächen und einer oberen Elektrode auf der Oberseite eingekapselt ist und die Passivierungsseitenwände TiO2, Al2O3, TiAlOx oder Si3N4 aufweisen.
  2. Ferroelektrische Transistorstruktur nach Anspruch 1, wobei das Halbleitersubstrat Silizium oder SOI entspricht.
  3. Ferroelektrische Transistorstruktur nach Anspruch 1, wobei das ferroelektrische Gate PGO, PZT, SBT, SBO, SBTO, SBTN, STO, BTO, BLT, LNO oder YMnO3 entspricht.
  4. Ferroelektrische Transistorstruktur nach Anspruch 1, wobei der Gateisolator ZrO2, Zirkoniumsilikat Zr-Al-Si-O, HfO2, Hafniumsilikat, Hf-Al-O, La-Al-O, Lanthanoxid oder Ta2O5 entspricht.
  5. Ferroelektrische Transistorstruktur nach Anspruch 1, wobei das ferroelektrische Gate mittels eines Verfahrens zur Abscheidung aus einer chemischen Lösung (CSD) abgeschieden ist.
  6. Ferroelektrische Transistorstruktur nach Anspruch 1, wobei die obere Elektrode Iridium, Platin, Ruthenium, Iridiumoxid, Platinoxid oder Rutheniumoxid aufweist.
  7. Ferroelektrische Transistorstruktur nach Anspruch 1, wobei der Gateisolator Siliziumnitrid, Siliziumoxid mit implantiertem Stickstoff oder Siliziumoxinitrid entspricht.
  8. Verfahren zum Herstellen einer ferroelektrischen Transistorstruktur auf einem Substrat mit den Schritten: a) Ausbilden eines Gateisolators über dem Substrat; b) Herstellen einer über dem Substrat liegenden Opfer-Gatestruktur; c) Entfernen der Opfer-Gatestruktur; d) Abscheiden eines Passivierungsisolators über dem Substrat; e) Ätzen des Passivierungsisolators durch anisotropes Ätzen, wodurch Passivierungsseitenwände ausgebildet werden; f) Abscheiden eines ferroelektrischen Materials über dem Substrat; g) Polieren des ferroelektrischen Materials durch chemisch-mechanisches Polieren (CMP), so dass ein ferroelektrisches Gate ausgebildet wird; und h) Ausbilden einer über dem ferroelektrischen Gate liegenden oberen Elektrode.
  9. Verfahren nach Anspruch 8, wobei das Ausbilden des Opfer-Gates über die Schritte erfolgt: a) Abscheiden und Strukturieren einer Schicht eines Opfer-Gatematerials, so dass ein Opfer-Gate ausgebildet wird; b) Ausbilden eines über dem Opfer-Gate liegenden Oxids; c) und Polieren des Oxids zum Freilegen des Opfer-Gates.
  10. Verfahren nach Anspruch 9, wobei die Schicht des Opfer-Gatematerials Siliziumnitrid oder Polysilizium entspricht.
  11. Verfahren nach Anspruch 9, wobei das Polieren als chemisch-mechanisches Polieren erfolgt.
  12. Verfahren nach Anspruch 8, wobei das Abscheiden des Gateisolators mit chemischer Gasphasenabscheidung (CVD), gepulster CVD, Sputtern oder Aufdampfen erfolgt.
  13. Verfahren nach Anspruch 8, wobei beim Abscheiden des Gateisolators ZrO2, Zirkoniumsilikat, Zr-Al-Si-O, HfO2, Hafniumsilikat, Hf-Al-O, Lanthanoxid oder Ta2O5 abgeschieden wird.
  14. Verfahren nach Anspruch 8, wobei das Abscheiden des ferroelektrischen Materials über metall-organische chemische Gasphasenabscheidung (MOCVD) oder eine Abscheidung auf der chemischen Lösung (CSD) erfolgt.
  15. Verfahren nach Anspruch 8, wobei der beim Abscheiden des ferroelektrischen Materials PGO, PZT, SBT, SBO, SBTO, SBTN, STO, BTO, BLT, LNO oder YMnO3 abgeschieden wird.
  16. Verfahren nach Anspruch 8, wobei die obere Elektrode aus Iridium, Platin, Iridiumoxid oder Platinoxid besteht.
  17. Verfahren nach Anspruch 8, wobei das Ausbilden der oberen Elektrode durch Abscheiden und Strukturieren einer oberen Elektrodenschicht erfolgt.
  18. Verfahren nach Anspruch 8, wobei das Ausbilden der oberen Elektrode unter Verwendung eines Damascene-Prozesses erfolgt.
  19. Verfahren nach Anspruch 8, wobei beim Abscheiden des Passivierungsisolators TiO2, Al2O3, TiAlOx oder Si3N4 abgeschieden wird.
  20. Verfahren nach Anspruch 8, wobei das Ätzen des Passivierungsisolators unter Verwendung einer anisotropen Plasmaätzung erfolgt.
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