DE3002343A1 - Integrierte halbleiterschaltung, speziell aus igfets - Google Patents

Integrierte halbleiterschaltung, speziell aus igfets

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DE3002343A1 DE19803002343 DE3002343A DE3002343A1 DE 3002343 A1 DE3002343 A1 DE 3002343A1 DE 19803002343 DE19803002343 DE 19803002343 DE 3002343 A DE3002343 A DE 3002343A DE 3002343 A1 DE3002343 A1 DE 3002343A1
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Description

Die Erfindung betrifft einen integrierten Schaltkreis, besonders einen integrierten Schaltkreis, der Isolierschicht= Feldeffekttransistoren (IGFET) enthalte
Die Speicherkapazität von Halbleiter-Speichereinheiten hat sich in den letzten Jahren vergrößert und es ist nötig gewordenj, die Abmessungen von Gedächtnis-Speicherschaltkreisen (im folgenden als Speicherzellen bezeichnet) zu verringern.
Auf dem Markt ist auch eine wachsende Nachfrage nach der Entwicklung von Speichereinheiten mit höherer Leistungskraft aufgetreten und es wurden viele Speichereinheiten mit geringem Leistungsverbrauch und hoher Betriebsgeschwindigkeit bisher bekannt gemacht»
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Diese Tendenz ist besonders im Hinblick auf statische Speicher mit wahlfreiem Zugriff (RAM), die komplementäre Isolierschicht-Feldeffekt-(CMOS)-Transistoren verwenden, bedeutend, und es ist abzusehen, daß die CMOS-Speicher mit CMOS-Transistoren in naher Zukunft einen großen Teil des Marktes einnehmen werden.
In den Speicherzellen mit CMOS-Transistoren müssen aber die Diffusionsebenen verschiedenen Leitungstyps von zwei p-Kanal MOS-Transistoren und zwei η-Kanal MOS-Transistoren miteinander verbunden werden durch eine elektrisch leitfähige Verdrahtungsebene, wie z. B. aus Aluminium, welche in der Lage ist, ohmschen Kontakt mit ,jeder der Diffusionsebenen herzustellen. Ferner ist normalerweise eine elektrisch leitfähige Schicht aus z. B. Aluminium mit geringem Widerstand vorgesehen für zwei Bitleitungen und eine Masse Verdrahtung (GND). Außerdem sind, um Schwierigkeiten bei der Herstellung zu vermeiden, diese fünf Aluminiumverdrahtungen in vielen Fällen in der selben Ebene ausgebildet, wie z. B. in ISSCC Digest Technical Paper, Seite 18, 1977 geoffenbart ist. Wenn Aluminiumverdrahtungen mit einer Dicke von 6 Micrometer angeordnet sind, so wird für 5 Aluminiumverdrahtungsebenen eine Breite von 30 Micrometer benötigt, so daß es schwierig ists den Integrationsgrad zu erhöhen„
Die Aufgabe der Erfindung ist die Schaffung eines integrierten Schaltkreises mit gesteigertem Integrationsgrad, z. B. eine Halbleiter-Speichereinheit mit hoher Speicherkapazität,,
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Erfindungsgemäß wird die Aufgabe bei einer Halbleiteranordnung
mindestens aus einer Vielzahl von IGFETs undVdrei übereinanderliegenden Verdrahtungsschichten dadurch gelöst, daß die unterste Schicht aus polykristallinen! Silicium besteht und die Siliciumgates der IGFETs enthält, daß eine der oberen Schichten aus poly= kristallinem Silicium besteht und als Spannungsversorgungsbahn zu den IGFETs dient, und daß die andere der oberen Schich= ten aus hochleitfähigem Metall besteht« Wenn die obere poly= kristalline Silicium-Verdrahtungsebene unter der metallischen Verdrahtungsebene liegt9 ist ihr Flächenmuster bevorzugt maschen= förmigo
Mit Hilfe der Erfindung kann ein hochgradig integrierter Schaltkreis erreicht werden,, Besonders wenn die Erfindung auf Halbleiter= Speichereinheiten angewandt wird, kann eine große Speicherkapazitat auf kleinem Raum erreicht werden.
In einer bevorzugten erfindungsgemäßeη Ausführungsform enthält eine Halbleiter-Speichereinheit eine Vielzahl von Speicherzellen,, die jeweils Flip-Flop-Transistoren und einen Gate-Transistor ent= halten und ist dadurch gekennzeichnet, daß sie eine untere Verdrahtungsebene aus polykristallinem Silicium, die die Gates der Flip-Flops und des Gate-Transistors und die Wortleitungen der jeweiligen Speicherzellen, die mit dem Silicium Gate des Gate-Tran-
jsind
sistors verbunden1, enthält, eine obere Verdrahtungsebene aus hochleitfähigem Metall, die die Verbindung zwischen den Flip-Flops für ihre Kreuzkopplung uncf Bitleitungen für die jeweiligen Speicher= zellen, die mit Source oder Drain des Gate-Transistors verbunden
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sind, enthält und eine weitere obere Verdrahtungsebene aus polykristallinem Silicium, die im wesentlichen über der unteren Ebene liegt und als Spannungsversorgungsbahn für die Flip-Flops dient, enthält. Die obere polykristalline Siliciumschicht hat bevorzugt eine maschenartige Form und ist mit den Flip-Flop-Transistoren und einer Spannungsklemme verbunden, an die eine Spannungsquelle angeschlossen werden soll.
Im folgenden wird die Erfindung anhand eines Ausführungsbeispieles unter Bezugnahme auf die Zeichnungen näher erläutert. Es zeigen:
Fig. 1 ein Schaltbild einer statischen CMOS-RAM-ZeHe;
Fig. 2 eine Draufsicht auf eine erfindungsgemäße Ausführungsform eines integrierten Schaltkreises;
Fig« 3 bis 8 Diagramme zur Darstellung der H©rst©llungsschritte des integrierten Schaltkreises von Figo 23 wobei die Diagramm® A von Fig. 3 Ms 8 Draufsichten sind9 die das Fläehensauster zeigen., und die Diagramme B der Fig. 3 bis 8 Querschnitte entlang der Linien a-a' des Diagramms A;
Fig. 9 einen Ersatzschaltkreis der zweiten polykristallinen Siliciumschicht und
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Fig. 10 einen Querschnitt durch eine zweite erfindungsgemäße Ausführungsform.
Fig. 1 zeigt eine CMOS-Speicherzelle, die entsprechend einer Ausführungsform der Erfindung hergestellt wird»
Die p-Kanal-IGFETs 105 und 1O69 die als Ladeelemente dienen, sind jeweils in Reihe mit den η-Kanal-IGFETs 103 und 104 geschaltet, um einen Inverterschaltkreis zu bilden» Die Gates der Tran= sistoren 105 und 103 sind gemeinsam mit dem Drain des Transistors 104 verbunden, und die Gates der Transistoren 106 und 104 sind gemeinsam mit dem Drain des Transistors 103 verbunden» Das Drain der Transistoren 103 und 104 sind jeweils mit den Bitleitungen 107 bzw. 108 über die η-Kanal-IGFETs 101 bzwo 1020 deren Gates mit der Y/ortleitung 109 verbunden sind9 verbunden» Die Drains der Transistoren 105 und 106 sind gemeinsam mit einer Spannungsquelle Vqq verbunden5 und die Sources der Transistoren 103 und 104 sind gemeinsam mit dem Massepotential verbunden»
Eine erfindungsgemäße Ausführungsform wird mit Bezug auf Fig„ 2 beschrieben. Eine Wortleitung 109? die sich längs der Spalten= richtung erstreckt 0 besteht aus einer ersten polykristallinen Siliciumschichts die mit n-Typ~Störatomen dotiert ist. Die Wort= leitung 109 aus polykristallinem Silicium bildet teilweise die Gates der Transistoren 101 und 1O2„ Eine polykristalline Silicium= verdrahtung 2049 die mit n=Typ=Störstellen dotiert ist, bildet
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die Gates der Transistoren 1O6 und 104 und eine Verbindung zwischen den Gates der Transistoren 106 und 104 und über eine Aluminiumverdrahtung 115 mit dem Drain des Transistors 103. Eine polykristalline Siliciumverdrahtung 203, die mit n-Typ-StörsteIlen dotiert ist, bildet die Gates der Transistoren 105 und 103 und eine Verbindung zwischen den Gates der Transistoren 105 und 103 und über die Aluminiumverdrahtung 116 mit dem Drain des Transistors 104. Die polykristallinenSiliciumverdrahtungen 203 und 204 liegen in der gleichen Ebene, wie die polykristalline Silicium-Wortleitung 109. Bitleitungen 107 und 108 sind längs der Zeilenrichtung aus Aluminiumverdrahtung ausgebildet und mit dem Sourcegebiet der n-Kanal-Transistoren 101 bzw. 102 verbunden. Die Bitleitungen 1081 und 107' gehören zu den benachbarten Speicherzellen. Die p-leitfähigen Sourcegebiete der p-Kanal-Transistoren 105, 106 sind mit einer p-leitenden eindiffundierten Spannungsversorgungsleitung, die sich längs der Spaltenrichtung erstreckt, verbunden, die jeweils zwei benachbarte Spalten von Speicherzellen mit der Versorgungsspannung VDD versorgt. In diesem Halbleiterspeicher sind alle Speicherzellen bezüglich der Spalten und Zeilen spiegelbildlich angeordnet. Die p-leitenden Draingebiete 111, 112 der Ladetransistoren 105, 106 und die n-leitenden Draingebiete 113, 114 der Durchgangs-Gate-Transistoren 101, 102 sind jeweils miteinander über die Aluminiumverdrahtungen 115 bzw. 116 verbunden« Wie aus der obigen Beschreibung zu ersehen ist, enthalten die Speicherzellen dieser Ausführungsform vier Aluminiumverdrahtungen im ganzen, d. h. die Bitleitungen 107 und 108 und die Verdrahtungen 115 und 116 zum Verbinden der p-leitenden eindiffundierten Gebiete mit den n-leitenden eindiffundierten Gebieten.
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Die Massenverdrahtung wurde bis jetzt aus Aluminium gemacht und deshalb ist der Querschnitt der Speicherzelle durch den Querschnitt der Aluminiumverdrahtung bestimmt»
Erfindungsgemäß ist die Massen-(GND)»Verdrahtung durch eine zweite Schicht von polykristallinem Silicium 117 verwirklicht, die sich längs der Spalten- und Zeilenrichtung erstreckt und mit n-Störstellen dotiert ist. Die polykristalline Siliciumschicht 117 ist mit den Sourcegebieten 118 und 119 der n=Kanal=Transisto~ ren 103 und 104 über Kontaktlöcher verbunden, wodurch sie sie mit dem Massepotential versorgt»
In dieser Ausführungsform sind nur vier Aluminiumverdrahtungen benutzt, d. h. die Bitleitungen 107? 108 und die Aluminiumverdrahtungen 115, 116. Wenn der Querschnitt (Steigung) der Aluminiumver= drahtung z. B. 6 Micrometer beträgt9 kann die gesamte Verdrahtung in einer Breite von 24 Micrometer verwirklicht werden;, so daß der Querschnitt der Speicherzelle erheblich reduziert ist»
In den Fig. 3 bis 8 wird zum weiteren Verständnis die Methode der Herstellung der Speichereinheit von Fig0 2 beschrieben»
Gemäß Fig«, 3B xfird zuerst ein p=Quellgebiet 201 teilweise auf dem n=halbleitenden Substrat 200 ausgebildet. Die Störstellenkonzentration des Halbleitersubstrats 200 ist ungefähr 10 /cm „ Das p-Quellgebiet ist so ausgeformt^ daß es den gesamten Bereich über= deckt auf dea die ra-Kanal·= Transistoren ausgeformt werden» Dann
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wird in dem Muster von Fig. 3A eine hitzebeständige Maske, wie z. B. aus einem Siliciumnitridfilm (nicht gezeigt) auf dem Substrat 200 ausgebildet, und es wird mit Hilfe der herkömmlichen thermalen Oxidation oder Dampfoxidationsmethode ein Siliciumoxidfilm 202, als Feldoxidfilm (field oxide film) bezeichnet, von einer Dicke von ungefähr 1 Micrometer, wie in Fig. 3B gezeigt, ausgebildet.
Dann wird mit Hilfe von Silanpyrolyse bei 600° C eine erste Schicht von polykristallinem Silicium in einer Dicke von 6000 Ä auf dem Substrat ausgebildet. Die polykristalline. Siliciumschicht wird dann durch Ätzen strukturiert, um das in Fig. 4A gezeigte Muster zu bilden, wobei es die polykristalline Siliciumstruktur 204, die als Gateverdrahtung der Transistoren 106 und 104 dient, eine Siliciumstruktur 203, die als Gateverdrahtung der Transistoren 105 und 103 dient, und eine Siliciumstruktur 109, die als Wortleitung dient, bildet. Dann werden Arsenionen in die obere Oberfläche des Halbleitersubstrats mit Hilfe von Ionenimplantation mit einer Beschleunigungsspannung von 50 KeV eingepflanzt, um die n-leitenden Draingebiete 113, 114 und Sourcegebiete 118, 119 für jeden der Transistoren zu bilden, wie in Fig. 4B gezeigt ist. Hier ist die Tiefe der Übergangsschicht von Source- und Draingebiet ungefähr 0,5 Mikrometer und die Störstellenkonzentration unge-
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fähr 10 "Ycm . In diesem Falle werden auch Ionen in die polykristalline Siliciumverdrahtung 203, 204 und 109 eingepflanzt, wodurch der Widerstand des polykristallinen Siliciums so herabgesetzt wird, daß ein Flächenwiderstand von 15 bis 20 -TL / Q erreicht wird.
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Dann wird eine Siliciumoxidschicht durch chemische Auf= dampfung in einer Dicke von ungefähr 5000 I auf der gesamten Oberfläche des Substrats ausgebildet, und Öffnungen 207 in dieser Siliciumoxidschicht ausgebildet^ wie Figo 5B zeigt, mit einem Muster, wie Fig. 5 A zeigt. Die Öffnungen 207 sind ausgebildet, um die GND-Verdrahtung, die später beschrieben wird, mit den Sourcegebieten 118 und 119 der Transistoren zu verbinden.
Daraufhin wird eine zweite Schicht von polykristallinem Silicium mit Hilfe von SiI inpyrolyse bei 600° C in einer Dicke von 1 Micrometer auf der gesamten Oberfläche des Substrats aus= gebildet. Diese polykristalline Siliciumschicht wird so geätztp daß sie die Struktur 117 längs der Spalten= und Zeilenrichtungen als GND-Verdrahtung bildet, wie Fig„ 6 zeigt=
Dann wird eine Siliciumoxidschicht 209 als isolierende Zwi= schenschicht in einer Dicke von ungefähr 5000 2 auf der gesamten Oberfläche des Halbleitersubstrats durch die herkömmlich® Auf= dampfmethode aufgebracht» Öffnungen 210 werden in dieser Silicium= oxidschicht 209 in einer solchen Tiefe ausgebildet s daß sie di© Oberfläche des HalbleiterSubstrats in der in Figo 7 gezeigten Form erreichenο
Dana wird Aluminium mit einer einheitlichen Dicke von I92 Micrometer auf d©r Oberfläche des Substrats aufgedampfte Die Aluminiuaschicht hat die Struktur wie si© Figo 8 zeigt9 um Bit= leitungen 107 9 108s 1O78„ 108° und Verdrahtungen 115, 116 zu bil-
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den. Die Aluminiumstrukturen 1081 und 1071 stellen Bitleitungen dar, die zu benachbarten Speicherzellen gehören. Auf diese Weise ist eine Vielschicht-Konstruktion, wie sie Fig. 8B zeigt, verwirklicht.
Darauf wird Phosphor in die polykristalline Siliciumschicht 117 bis zu einer Störstellenkonzentration von ungefähr 10 /cnr eindiffundiert, so daß der Flächenwiderstand auf 15 bis 20-Ω-/Π herabgesetzt ist.
Fig. 9 illustriert die Verbindung der polykristallinen Siliciumschicht 117. Spannungsversorgungs-(GND)-Verdrahtungen, die durch die polykristalline Siliciumschicht 117 gebildet sind, sind nicht nur parallel zu den Bitleitungen 107, 108 sondern auch parallel zu den Wortleitungen 109 angeordnet, und folglich können die Sourcegebiete 118, 119 der Transistoren 103, 104 von Fig. 2 über ein Schaltkreisnetzwerk aus den Widerständen r-j und v~ m^ der Ve rs orgungs spannung versorgt werden«, Ferner können Aluminiumverdrahtungen (nicht gezeigt) stellenweise auf der polykristallinen Siliciumschicht 117 ausgebildet sein, um so den Widerstand der GND-Verdrahtung der zweiten polykristallinen Siliciumebene herabzusetzen. Die Widerstände r. beruhen auf dieser Aluminiumverdrahtung und liegen parallel mit den Widerständen T1 der polykristallinen Siliciumschicht«, Dadurch sind die Widerstände in der Spannungsversorgung der Speicherzelle MC noch kleiner gemachte
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Erfindungsgemäß kann ferner, da eine Schicht mit stabilem Potential über einen weiten Bereich der oberen Oberfläche der Speichereinheit sich erstreckt,, die Speichereinheit vor externer elektromagnetischer Induktion, Rauschen oder Alphateilchen geschützt werden.
Wie aus der vorangegangenen Beschreibung klar zu ersehen ist, kann der gesamte Widerstand ohne die Notwendigkeit der Vergrößerung des Speicherzellenquerschnittes herabgesetzt werden, da eine Spannungsversorgungsverdrahtung im polykristallinem Silicium der zwei= ten Schicht ausgeformt ist, die maschenartig in Spalten= und Zeile nrichtung angeordnet ist»
Fig. 10 zeigt eine weitere erfindungsgemäße Ausführungsform=, In der oben beschriebenen Ausführungsform liegen die Aluminium= Verdrahtungen 107 und 108 oberhalb der polykristallinen Silicium= schicht 117. In dieser zweiten Ausführungsform liegt die poly= kristalline Siliciumschicht 117 oberhalb der Aluminiumverdrahtung. In diesem Fall muß die GND=Verdrahtung nicht maschenartig ausgebil= det sein, sondern kann die gesamte Oberfläche der Speicherzelle überdecken. In dieser Ausführungsform ist es von Vorteil, sogenannte hochscnmelzende Metalle s wie Molybden oder Wolfram, für die Verdrahtungsebenen 107 und 108 anstelle von Aluminium zu benutzen« Auch die Aluminiumverdrahtungpa ösr ©rsten Ausführungsform können durch Verdrahtungen aus hochschmelzendem Metall ersetzt werden„
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Auch wenn die vorbeschriebenen Ausführungsformen der Erfindung sich auf Speicherzellen aus CMOS-Transistoren bezogen haben, kann die Erfindung natürlich auch auf integrierte Schaltkreise, die nur n-Kanal-IGFETs oder p-Kanal-IGFETs benutzt, angewendet werden.
In den oben beschriebenen Ausführungsformen war die polykristalline Siliciumschicht 117 der zweiten Ebene für die Erdung (GND) benutzt worden. Die polykristalline Siliciumschicht 117 kann aber auch benutzt werden, um die Versorgungsspannung VDD anstelle der GND-Spannung anzulegen.
Zusätzlich zu einem CMOS-Aufbau kann die vorliegende Erfindung auch auf N-MOS oder P-MOS-Aufbauteη oder auf Speicherzellen irgendeiner Ladung angewendet werden.
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Claims (1)

  1. Halbleiteranordnung aus einer Vielzahl von IGFETs und mindestens dr@i übereinanderliegenden Ysrdrahtungsschichtenj, dadurch gekennzeichnet „ daß die unterste Schicht (109p 203p 2O^) aus polykristallinen Silicium besteht und"die Sillziuiä-GatQs der IGFETs (101, 102) enthält, daß eins der oberen Schichten (117) aus polykristallinem Silicium besteht und als Spannungsversorgungstoahn zu ausgewählten IGFETs dient0 und daß die andoro dor oberen Schichten (107„ 1089 115, 116) aus hochleitfähigem Metall besteht.
    2O Integrierter Schaltkreis9 dadurch gekennzeich= η © t ρ daß Qr ©in Halbleitersubstrat (200) t ein© erste Eben© (1099 205p 204) aus polykristallinsm Silicium auf diesem Sub= stratp ©ine Vielzahl von IGFETs9 deren Gates aus d@m poly=
    030031/080 Π
    kristallines Silieiua der ergton Eben© bestQh®nv auf d©m SubstratD ©in® EEotalllsefe© ForöralitungsQten© (107p 1089 115B ' 11O)1, die as ©la Grates Potential angeschlossen ist9 und ©in© zw@it© Eben® (117) aus polykristallin©® Silisiusip die in ein®r ersten Richtung und ©laor suöiton flasu is wesentlichen s@ak= rechten Richtung angeordnet ist und mit ©ia®m zweiten Potential verbuMQEi istp entSaälto
    3= Halbleiter=»Sp®ichsreiEih©it mit siner Yielsahl von Speiciisrzell©nP di© je Flip-Flop-Transistores und Gate-Transistoren ©nt= halten,, dadurch g©k@nnz@ichnist0 daß s£© Qia© untere ¥©rdrahtungseb©n© aus polykristallin©!! Silicium5 dig di© Gates der Flip-Flopa (103-106) und der Gat@-Transistorea(101„ 102) und Wortleitungen (109) der 5ew©ilig@n Speichersellesij, di© Mit deiE Silicium-Gat® der Gat®-Traasistoreia (101 ΰ 102)v®rbuM©a siiadp enthält ρ ein® ober® Verdrantuagsotes© aus Sa©cMeitffiMgoa Metall P die di® Verbindung (1150 116) zv7iseii®a den Flip=Fl©pß für iiir© Kreuzkopplung und Bitleituag©si (1070 108) für di© jeweiliges SpQi= c]aerzell®!a0 die sit Source ©uqt Drain öor Gato-frQasist©rQa (101 D 102) vQ^teMoja SiM9 ®atMlt9 wid Qimo vjqüsgfo ©Tboro YoröraSitürigs= eliQjao ans pslykriotalliaon SiIiCiUQ9 fiio in tiosoatlicliGn übor äor uiatQFQEi EbsnQ liegt und als Span5aua5ags=¥©r!3©pguagsT9Qlan (117) di© FUp=Fl©ps diente,
    4ο HalblQiter-Speictereinlaeitj, dactarela gokonngQieli η e t ο da@ sio oin Halfeloiterstalbst^ats, ©lisio orsto polykristallin kg S£lieiiamg©Ii£clat0 ©ino swoito
    nnä Giao ViGlsaiil Ύ©η SpgienergQllen GHtMIt0 dio jouoils
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    stens einen IGFET enthalten» dessen Gate in der ersten polykristallinen Siliciumschicht ausgebildet ist, und daß die zweite polykristalline Siliciumschicht benutzt wird, um die Speicherzellen mit einem ersten Spannungspotential zu versorgen.
    5» Halbleiter-Speichereinheit nach Anspruch 4, dadurch gekennzeichnet, daß die zweite polykristalline Siliciumschicht (117) in einer Richtung und in einer zweiten im wesentlichen dazu senkrechten Richtung langgestreckt ist.
    6. Halbleiter-Speichereinheit nach Anspruch 5, dadurch gekennzeichnet, daß sie mindestens eine metallische Verdrahtung (115, 116) aufweist, um die Speicherzellen (MC) mit einem zweiten Spannungspotential zu versorgen.
    7. Halbleiter-Speichereinheit nach Anspruch 6, dadurch gekennzeichnet, daß si© ferner eine Vielzahl von Wort= leitungen (109) längs der ersten Richtung und Bitleitungen (107, 108) längs der zweiten Richtung aufweist,,
    8. Speiche reinheit- mit einer Vielzahl von in Reihen und Spalten angeordneten Spaicherzelllenp von in Spalten angeordneten Xf ort leitungen und in Reihen angeordneten Bit leitungen „dadurch g®k«2inz®ichnet s daß si© sin© erst© polykristalline Siliciumschicht (1O99 203p 204) enthält, daß öle Speicherzellen (MC) erst* und zweit© Knotenpunkt©„ einen gemeinsamen
    0 3 0 0 3 1 / 0 8 ü H
    7 3ÜÖ2H3
    punkt, erste und zweite IGFETs (103-106), deren Drain und Gate an den ersten und zweiten Kontenpunkten kreuzgekoppelt und deren Source im gemeinsamen Knotenpunkt miteinander verbunden sind, und dritte IGFETs (101, 102), deren Gates mit der jeweils zugehörigen Wortleitung (109) verbunden sind, enthalten, wobei die Gates der ersten bis dritten IGFETs aus der ersten polykristallinen Siliciumschicht gebildet sind, und daß sie eine metallische Verdrahtungsebene (115, 116) zur Verbindung der Speicherzellen mit einer ersten Spannungsquelle und eine zweite polykristalline Siliciumschicht (117), die in Richtung sowohl der Spalten als auch der Reihen langgestreckt ist, zur Verbindung der Speicherzellen (KC) mit einer zweiten Spannungsquelle (VDD, GKD),enthält.
    C 3 C rs 3 T/40 B
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0087979A2 (de) * 1982-03-03 1983-09-07 Fujitsu Limited Halbleiter-Speichervorrichtung
JPS58165376A (ja) * 1982-03-03 1983-09-30 Fujitsu Ltd 半導体記憶装置
EP0097595A2 (de) * 1982-06-21 1984-01-04 Fairchild Semiconductor Corporation Statische RAM-Zelle
EP0160392A2 (de) * 1984-03-30 1985-11-06 Kabushiki Kaisha Toshiba Halbleiterspeichervorrichtung mit doppelschichtigen Wortleitungen
EP0163132A1 (de) * 1984-04-27 1985-12-04 Kabushiki Kaisha Toshiba Aus einer sechs-Transistor-Speicherzelle mit zwei CMOS-Invertern bestehende Halbleiter-Speichervorrichtung

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4613886A (en) * 1981-07-09 1986-09-23 Intel Corporation CMOS static memory cell
JPS58111347A (ja) * 1981-12-24 1983-07-02 Matsushita Electric Ind Co Ltd 半導体装置
JPS5986923A (ja) * 1982-11-10 1984-05-19 Toshiba Corp 半導体装置
JPS59121853A (ja) * 1982-12-27 1984-07-14 Toshiba Corp 半導体装置
US4677742A (en) * 1983-01-18 1987-07-07 Energy Conversion Devices, Inc. Electronic matrix arrays and method for making the same
JPS601864A (ja) * 1983-06-20 1985-01-08 Toshiba Corp 半導体メモリ
US4679171A (en) * 1985-02-07 1987-07-07 Visic, Inc. MOS/CMOS memory cell
US5100824A (en) * 1985-04-01 1992-03-31 National Semiconductor Corporation Method of making small contactless RAM cell
US5072275A (en) * 1986-02-28 1991-12-10 Fairchild Semiconductor Corporation Small contactless RAM cell
US5340762A (en) * 1985-04-01 1994-08-23 Fairchild Semiconductor Corporation Method of making small contactless RAM cell
EP0231271A1 (de) * 1985-07-29 1987-08-12 AT&T Corp. Verbindungsschema auf drei ebenen für integrierte schaltungen
US4823314A (en) * 1985-12-13 1989-04-18 Intel Corporation Integrated circuit dual port static memory cell
US5132771A (en) * 1985-12-27 1992-07-21 Hitachi, Ltd. Semiconductor memory device having flip-flop circuits
US4974046A (en) * 1986-07-02 1990-11-27 National Seimconductor Corporation Bipolar transistor with polysilicon stringer base contact
US5063168A (en) * 1986-07-02 1991-11-05 National Semiconductor Corporation Process for making bipolar transistor with polysilicon stringer base contact
JPH0746702B2 (ja) * 1986-08-01 1995-05-17 株式会社日立製作所 半導体記憶装置
US4797804A (en) * 1987-03-09 1989-01-10 International Business Machines Corporation High density, high performance, single event upset immune data storage cell
US4876215A (en) * 1987-07-02 1989-10-24 Integrated Device Technology, Inc. Method of making a static ram cell with trench pull-down transistors and buried-layer ground plate
US4987090A (en) * 1987-07-02 1991-01-22 Integrated Device Technology, Inc. Static ram cell with trench pull-down transistors and buried-layer ground plate
US4997783A (en) * 1987-07-02 1991-03-05 Integrated Device Technology, Inc. Static ram cell with trench pull-down transistors and buried-layer ground plate
US4809226A (en) * 1987-10-28 1989-02-28 The United States Of America As Represented By The United States Department Of Energy Random access memory immune to single event upset using a T-resistor
JPH01152662A (ja) * 1987-12-09 1989-06-15 Fujitsu Ltd 半導体記憶装置
US5204990A (en) * 1988-09-07 1993-04-20 Texas Instruments Incorporated Memory cell with capacitance for single event upset protection
JPH0268107U (de) * 1988-11-15 1990-05-23
US5053848A (en) * 1988-12-16 1991-10-01 Texas Instruments Incorporated Apparatus for providing single event upset resistance for semiconductor devices
US5126279A (en) * 1988-12-19 1992-06-30 Micron Technology, Inc. Single polysilicon cross-coupled resistor, six-transistor SRAM cell design technique
JP2825520B2 (ja) * 1989-03-24 1998-11-18 株式会社日立製作所 半導体装置
JP2927463B2 (ja) * 1989-09-28 1999-07-28 株式会社日立製作所 半導体記憶装置
US5452247A (en) * 1989-12-20 1995-09-19 Fujitsu Limited Three-dimensional static random access memory device for avoiding disconnection among transistors of each memory cell
JPH04162668A (ja) * 1990-10-26 1992-06-08 Hitachi Ltd 半導体装置およびその製造方法
US5684320A (en) * 1991-01-09 1997-11-04 Fujitsu Limited Semiconductor device having transistor pair
JPH0661454A (ja) * 1992-08-10 1994-03-04 Hitachi Ltd 半導体集積回路装置
US5330929A (en) * 1992-10-05 1994-07-19 Motorola, Inc. Method of making a six transistor static random access memory cell
JP2872124B2 (ja) * 1996-07-15 1999-03-17 日本電気株式会社 Ｃｍｏｓ型スタティックメモリ
JP2000188340A (ja) * 1998-12-21 2000-07-04 Mitsubishi Electric Corp スタティック型半導体記憶装置およびその製造方法
JP4825999B2 (ja) * 1999-05-14 2011-11-30 ソニー株式会社 半導体記憶装置およびその製造方法
CN100555622C (zh) * 2004-12-13 2009-10-28 东京毅力科创株式会社 具有识别码的半导体芯片及其制造方法和管理系统
KR101984736B1 (ko) * 2012-10-09 2019-06-03 삼성디스플레이 주식회사 플렉서블 디스플레이 장치용 어레이 기판

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2150794A1 (de) * 1971-10-12 1973-04-19 Siemens Ag Logikglied mit einem schalttransistor und einem lasttransistor insbesondere fuer ein halbleiterspeicherelement
GB1496119A (en) * 1975-09-29 1977-12-30 Ibm Integrated semiconductor structure
US4125854A (en) * 1976-12-02 1978-11-14 Mostek Corporation Symmetrical cell layout for static RAM
DE2951762A1 (de) * 1978-12-27 1980-07-10 Hitachi Ltd Halbleitervorrichtung

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5951146B2 (ja) * 1977-02-25 1984-12-12 沖電気工業株式会社 絶縁ゲ−ト型半導体集積回路の製造方法
JPS5828744B2 (ja) * 1977-05-31 1983-06-17 テキサス インスツルメンツ インコ−ポレイテツド シリコンゲ−ト型集積回路デバイスおよびその製造方法
US4209716A (en) * 1977-05-31 1980-06-24 Texas Instruments Incorporated Semiconductor integrated circuit with implanted resistor element in second-level polycrystalline silicon layer
US4132904A (en) * 1977-07-28 1979-01-02 Hughes Aircraft Company Volatile/non-volatile logic latch circuit
JPS5413779A (en) * 1977-07-04 1979-02-01 Toshiba Corp Semiconductor integrated circuit device
JPS5819143B2 (ja) * 1977-09-30 1983-04-16 株式会社東芝 半導体メモリ装置
JPS5567993A (en) * 1978-11-14 1980-05-22 Fujitsu Ltd Semiconductor memory unit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2150794A1 (de) * 1971-10-12 1973-04-19 Siemens Ag Logikglied mit einem schalttransistor und einem lasttransistor insbesondere fuer ein halbleiterspeicherelement
GB1496119A (en) * 1975-09-29 1977-12-30 Ibm Integrated semiconductor structure
US4125854A (en) * 1976-12-02 1978-11-14 Mostek Corporation Symmetrical cell layout for static RAM
DE2951762A1 (de) * 1978-12-27 1980-07-10 Hitachi Ltd Halbleitervorrichtung

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Elektronik, H. 11, 1977, S. 46 u. 47 *
IBM TDB, Vol. 20, No. 2, Juli 1977, S. 539 u. 540 *
Proc. IEEE, July 1971, S. 1044,1053 u. 1054 *

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0087979A2 (de) * 1982-03-03 1983-09-07 Fujitsu Limited Halbleiter-Speichervorrichtung
JPS58165376A (ja) * 1982-03-03 1983-09-30 Fujitsu Ltd 半導体記憶装置
JPS602781B2 (ja) * 1982-03-03 1985-01-23 富士通株式会社 半導体記憶装置
EP0087979A3 (en) * 1982-03-03 1986-01-08 Fujitsu Limited A semiconductor memory device
US4809046A (en) * 1982-03-03 1989-02-28 Fujitsu Limited Semiconductor memory device
EP0097595A2 (de) * 1982-06-21 1984-01-04 Fairchild Semiconductor Corporation Statische RAM-Zelle
EP0097595A3 (en) * 1982-06-21 1986-03-26 Fairchild Camera & Instrument Corporation Static ram cell
EP0160392A2 (de) * 1984-03-30 1985-11-06 Kabushiki Kaisha Toshiba Halbleiterspeichervorrichtung mit doppelschichtigen Wortleitungen
EP0160392A3 (en) * 1984-03-30 1985-12-27 Kabushiki Kaisha Toshiba Semiconductor memory device having double layered word lines
US4638458A (en) * 1984-03-30 1987-01-20 Kabushiki Kaisha Toshiba Semiconductor memory address lines with varied interval contact holes
EP0163132A1 (de) * 1984-04-27 1985-12-04 Kabushiki Kaisha Toshiba Aus einer sechs-Transistor-Speicherzelle mit zwei CMOS-Invertern bestehende Halbleiter-Speichervorrichtung
US4710897A (en) * 1984-04-27 1987-12-01 Kabushiki Kaisha Toshiba Semiconductor memory device comprising six-transistor memory cells

Also Published As

Publication number Publication date
DE3002343C2 (de) 1988-08-11
JPS647508B2 (de) 1989-02-09
US4481524A (en) 1984-11-06
JPS5598852A (en) 1980-07-28

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