DE2625576A1

DE2625576A1 - Integrierte schaltungsvorrichtung

Info

Publication number: DE2625576A1
Application number: DE19762625576
Authority: DE
Inventors: Andrew Gordon Francis Dingwall
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1975-06-11
Filing date: 1976-06-05
Publication date: 1976-12-30
Also published as: HU175524B; SE7606368L; NL7606272A; YU139376A; IN144541B; FR2314583A1; FR2314583B1; AU1467576A; JPS5234677A; AU497683B2; JPS574105B2; SE416599B; CH620049A5; CA1057413A; BE842774A; BR7603615A; GB1526503A; IT1079501B

Description

Dipl.-lng. H. Sauerland · Dr.-lng. R. König · Dipl.-lng. K. Bengen

Patentanwälte · 4odd Düsseldorf 30 ■ Cecilienallee ve ■ Telefon 3SSSSS

452008

4. Juni 1976 30 784 B

RCA Corporation, 30 Rockefeiler Plaza, New York, N₀Y. 10020 (V.St.A.)

"Integrierte Schaltungsvorrichtung"

Die Erfindung betrifft eine integrierte Schaltung aus einem Halbleiterbauteil eines vorherrschenden_#Leitfähigkeitstyps mit einer Oberfläche und aus einer das Bauteil umfassenden Einrichtung zur Festlegung mindestens eines p-Kanal- und eines n-Kanal-Feldeffekttransistors mit isolierter Gate-Elektrode und aus einer Einrichtung zur Trennung des p-Kanal-IGFET von dem n-Kanal-IGFET und ein Verfahren zur Herstellung der integrierten Schaltung.

Nach einer bekannten Herstellungsart werden integrierte Schaltungen von komplementären Feldeffekt-Transistoren mit isolierter Gate-Elektrode (IGFET) aus einem Substrat eines Halbleiterwerkstoffs, gewöhnlich Silizium des n-Leitfähigkeitstyps, hergestellt, das eine Hauptοberflaehe aufweist. An diese Oberfläche grenzen Muldenbereiche des p-Leitfähigkeitstyps an, die in lokalisierten Teilen des Substrats gebildet werden; dabei werden n-Kanal-Transistoren innerhalb der Grenzen der Muldenbereiche und p-Kanal-Transistören außerhalb der Muldenbereiche gebildet.

Bei diesen bekannten Typen enthält jeder Transistor einen Source- und einen Drain-Bereich, die durch einen Kanalbereich voneinander getrennt 'sind. Oftmals werden die

π η π η π 3 / η 1 π i

Transistoren gegen Streuwirkungen unerwünschter Oberflächeninversion mittels sogenannter Schutzbänder isoliert, von denen jeweils eines jeden Transistor umgibt, der isoliert werden muß. Wegen der Durchbruchseffekte muß ein gewisser Zwischenraum zwischen jedem Schutzband und dem von ihm umschlossenen Transistor sowie außerhalb der Schutzbänder zwischen den einzelnen angrenzenden Schutzbändern selbst aufrechterhalten werden. Aufgrund dieser vorzusehenden Zwischenräume ist für jeden Transistor eine beträchtliche Siliziumfläche als "Grundstück" erforderlich, das nur eine mäßige Schaltungskomponentendichte erlaubt.

Die der Erfindung zugrunde liegende Aufgabe besteht darin, einen Schaltungsaufbau der eingangs genannten Art zu schaffen, der eine höhere Schaltungskomponentendichte als die bisher bekannten Aufbauten liefern kann.

Die Aufgabe wird erfindungsgemäß durch die im Kennzeichen des Anspruchs 1 angegebenen Maßnahmen gelöst, während vorteilhafte und zweckmäßige Ausgestaltungen in den Unteransprüchen angegeben sind.

Ein wichtiges Merkmal der vorgeschlagenen neuen Schaltung besteht in einer geschlossenen Geometrie seiner Transistoren. Jeder Transistor der erfindungsgemäßen Vorrichtung enthält einen relativ kleinen Drain-Bereich, der von einem rahmenähnlichen Gate-Aufbau umgeben ist, der vorzugsweise vom selbstanpassenden Typ ist. Die Source eines jeden Transistors ist ein Bereich, der den rahmenähnlichen Gate-Aufbau umgibt. In diskreter Transistorform sind Schaltungen mit dieser Geometrie seit einiger Zeit bekannt. Ebenfalls sind integrierte Schaltungen bekannt, bei denen diese Transistoren mit geschlossener Geometrie verwendet werden. Dagegen ist der erfindungs-

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gemäße Aufbau einer Vorrichtung mit geschlossener Geometrie völlig neu und dem Aufbau mit offener oder linearer Geometrie bei Hochfrequenz oder schnellen Schaltanwendungen weit überlegen, weil ein Transistor mit einer relativ kleinen Drain-Substrat-Kapazität, ein Parameter, der bisher die Arbeitsgeschwindigkeit bekannter Feldeffekt-Transistoren mit isolierter Gate-Elektrode nach dem Aufbau mit offener Geometrie begrenzt hat, geschaffen wird. Damit ergibt sich ein besonders vorteilhafter Aufbau für einen komplementären Feldeffekttransistor mit isolierter Gate-Elektrode.

Weitere Vorteile und Einzelheiten der Erfindung sind nachstehend anhand eines in der Zeichnung dargestellten Ausführungsbeispiels in der Beschreibung näher erläutert. Es zeigen:

Fig. 1 einen Grundriß eines Teils einer die Anordnung eines Feldeffekt-Transistors mit isolierter Gate-Elektrode des n-Kanal-Typs und des p-Kanal-Typs darstellenden erfindungsgemäßen integrierten Schaltungsvorriohtung j

Fig. 2 einen Querschnitt entlang der Linie 2-2 nach Fig. 1; Fig. 5 einen Querschnitt entlang der Linie 3-3 nach Fig. 1;

Fig. 4 einen weiteren Querschnitt entlang der Linie 4-4 nach Fig. 1;

Fig. 5 eine Teilansicht entlang der Linie 5-5 nach Fig. 1, im Querschnittj

Fig. 6 Querschnitte zur Verdeutlichung verschiedener bis 10 Schritte des erfindungsgemäßen Verfahrensj und

Fig. 11 einen Teilgrundriß einer eine mögliche Kombinationsart von η-Kanal- und p-Kanal-Transistoren

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zur Lieferung gewisser Schaitungsfunktionen darstellenden erfindungsgemäßen, integrierten Schal-

orrichtung:.

±n Fig. 1 ist ein Teil einer Integrierten Schaltungsvorrichtung 10 des komplementären IGFET-Typs mit den erfindungsgemäßen Merkmalen dargestellt. Die Vorrichtung 10 umfaßt ein Bauteil 12 eines Halbleiter-Werkstoffs, Z₈B. Silizium, das anfänglich nur einen Leitfähigkeitstyp (ία-Typ in diesem Beispiel) aufweist und eine Oberfläche

14 (Fig. 2, 3s 4 und 5) hat» In dieses Beispiel besteht das Bauteil 12 aus einer massiven Siliziumscheibe, jedoch können s:j.oh andere Formen sines Halbleiter-Werkstoffs verwendet werdan«, So tsiui das Bauteil 12 z.B_a aus einer Ipitaxialschlcht auf einem isolierenden Substrat "bestehen, sogenannte Silizium-auf-Saphir-Technologie·

Bas Bauteil 12 einschließende Einrichtungen, d_oh. Source-, Drain- ur.d Kanal-Bereiche in dem Bauteil 12 und Gate-Elektroden auf der Oberfläche 14, legen einen p-Kanal-IGFET

15 und einen n-Kanal-IGFET 18 zusammen mit einer Trennung 20 zwischen p-Kanal-Transistor 16 und n-Kanal-Transistor 18 fest. Diese verschiedenen Einrichtungen enthalten einen ersten rahmenähnlichen Aufbau 22, nachfolgend "Schutz-Gate" genannt, einen zweiten rahmenähnlichen Aufbau 24 und einen dritten rahmenähnlichen Aufbau 26, nachfolgend jeweils als "aktives Gate" bezeichnet. Jeder dieser Gate-Aufbauten enthält eine Schicht 28 (Fig. 2 bis 5) aus einem isolierenden Werkstoff und eine Schicht 30 aus einem leitfähigen Werkstoff auf der Schicht 28 aus dem isolierenden Werkstoff. Obwohl die Schichten 28 und 30 in jedem einzelnen Gate-Aufbau von den entsprechenden Schichten in jedem der anderen rahmenähnlichen Aufbauten getrennt sind, werden dieselben Bezugszeichen aus Gründen der Einfachheit jeweils wieder für

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die isolierenden und leitfähigen Schichten verwendet.

Die Gate-Aufbauten 22, 24 und 26 weisen jeweils eine geschlossene Geometrie auf. Damit ist gemeint, daß die Gate-Aufbauten die Anordnung eines geschlossenen Musters besitzen, in dem sich mindestens eine Öffnung befindet. Obwohl rechteckige Aufbauten gezeigt sind, kann jede geeignete topologisch geschlossene Gestaltung eingesetzt werden. Dabei wird die rechteckige Gestalt wegen ihrer Anpassungsfähigkeit an integrierte Schaltungsaufbauten relativ hoher Packungsdichte bevorzugt.

Das Schutz-Gate 22 umgibt einen ersten Teil 32 der Oberfläche 14 und wird seinerseits von einem zweiten Teil 34 der Oberfläche 14 umgeben. Das aktive Gate 24 ist auf dem ersten Teil 32 der Oberfläche 14 und das aktive Gate 26 ist auf dem zweiten Teil 34 der Oberfläche 14 angeord net. Obgleich das aktive Gate 24 in Fig. 1 im Zentrum des Schutz-Gates 22 dargestellt ist, ist diese Anordnung nicht unbedingt erforderlich und tatsächlich kann das Schutz^Gate 22 hinsichtlich des aktiven Gates 24 viel größer als dargestellt sein, so daß andere dem aktiven Gate 24 gleiche rahmenähnliche Gate-Aufbauten auf dem ersten Teil 32 der Oberfläche 14 angeordnet werden können, wie z.B. in Fig. 11 dargestellt, deren Aufbau später noch beschrieben wird.

Ein Muldenbereich 36 eines dem des Bauteils 12 entgegengesetzten Leitfähigkeitstyps, in diesem Beispiel p-Typ, befindet sich in dem Bauteil 12 und grenzt an den ersten Teil 32 der Oberfläche 14. Innerhalb des Muldenbereichs 36 ist ein Bereich 38 eines ^-Leitfähigkeitstyps vorhanden, der an einen Teil der Oberfläche 14 angrenzt und der von dem aktiven Gate 24 umgeben ist. Ein

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weiterer Bereich 40 eines n⁺-Leitfähigkeitstyps ist innerhalb des Muldenbereichs 36 angeordnet und grenzt an einen Teil der Oberfläche 14 und umgibt das aktive Gate 24. Die Bereiche 38 und 40 legen die Enden einer Kanalzone 41 für den Transistor 18 fest.

Weiter ist in dem Bauteil 12 ein an einen Teil der Oberfläche 14 angrenzender Bereich 42 eines P⁺-Leitfähigkeitstyps vorhanden, der von dem aktiven Gate 26 umgeben ist, während ein weiterer in dem Bauteil 12 angeordneter und an einen Teil der Oberfläche 14 angrenzender Bereich 44 eines p⁺-Leitfähigkeitstyps das aktive Gate 26 umgibt. Die Bereiche 42 und 44 legen die Enden einer Kanalzone 45 für den Transistor 16 fest.

Die Gate-Aufbauten 22, 24 und 26 weisen jeweils eine innere periphere Grenzfläche und eine äußere periphere Grenzfläche aufgrund des angewendeten Herstellungsverfahrens auf, das selbstanpassende Gate-Techniken einschließt. Der Einfachheit halber sind die äußeren peripheren Grenzflächen der Gate-Aufbauten jeweils mit dem Bezugszeichen 46 und die inneren peripheren Grenzflächen jeweils mit dem Bezugszeichen 48 gekennzeichnet. Die Bereiche 38, 40, 42 und 44 weisen jeweils eine an eine oder die andere einer inneren oder äußeren peripheren Grenzfläche eines Gate-Auf baus im wesentlichen angrenzende Oberflächenschnittgrenzflache auf.

Weiter ist eine einen Teil des ersten Teils 32 der Oberfläche 14 umfassende Einrichtung vorgesehen, um einen Ohm¹ sehen Kontakt an den Muldenbereich 36 zu errichten. In diesem Beispiel umfaßt die Einrichtung einen Bereich 50 eines p⁺-Leitfähigkeitstyps mit einer höheren Dotierungsdichte als die in dem Muldenbereich 36. Der Bereich 50 grenzt unmittelbar an jenen Teil des ersten

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ι —

Teils 32 der Oberfläche 14, der zwischen dem Schutz-Gate 22 und dem aktiven Gate 24 liegt. In diesem Beispiel umgibt der Bereich 50 den Bereich 40, obwohl das nicht unbedingt erforderlich ist.

Ein isolierender Überzug 52 überdeckt im wesentlichen die gesamte Oberfläche der Vorrichtung 10 und weist öffnungen 54 auf, damit sich Kontaktverbindungen zu den verschiedenen Bereichen und den leitfähigen Schichten herstellen lassen. Der Überzug 52 kann z.B. aus einem aufgedampften chemischen Glas bestehen»

Ein aus einem Substrat bestehender Source-Leiter 56 erstreckt sich mit einem Teil durch eine Öffnung 54 und stellt einen Kontakt sowohl mit dem p⁺-leitenden Bereich 50 als auch mit dem n⁺-leitenden Bereich 40 her. Ein Drain-Leiter 58 erstreckt sich ebenfalls mit einem Teil durch eine der Öffnungen 54 und stellt dadurch einen Kontakt mit dem Bereich 38 her. Ein Gate-Leiter 00 erstreckt sich ebenfalls durch eine der Öffnungen 54 und stellt dadurch einen Kontakt mit der leitfähigen Schicht 30 des aktiven Gates 24 her. Ein weiterer Drain-Leiter 62 erstreckt sich auch durch eine der Öffnungen 54 und stellt dadurch einen Kontakt mit dem Bereich 42 in dem Transistor 16 her. Ein weiterer Gate-Leiter 64 erstreckt sich ebenfalls durch eine der Öffnungen 54 und steht dadurch in Kontakt mit der leitfähigen Schicht 30 des aktiven Gates 26, und schließlich durchragt ein Source-Leiter 66 eine der Öffnungen 54 und stellt einen Kontakt mit dem Bereich 44 her.

Das Schutz-Gate 22 stellt eine Möglichkeit zur Trennung des Transistors 16 von dem Transistor 18 dar. Im Betriebszustand der Vorrichtung kann dieses Gate als ein

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sich in dauerndem Aus-Zustand "befindliches Gate angesehen werden, und um diesen dauernden Aus-Zustand hervorzurufen, wird die leitende Schicht 30 in dem Schutz-Gate 22 mit dem p⁺-leitenden Bereich 44 elektrisch gekoppelt. Wie in Fig. 1 und 5 gezeigt ist, geschieht dies durch einen Leiter 68, der durch Öffnungen 54 hindurchragt und dadurch mit dem Schutz-Gate 22 und dem Bereich 44 in Kontakt steht.

Die in Fig. 1 bis 5 dargestellten verschiedenen Leiter verbinden die Transistoren 16 und 18 nicht untereinander, um irgendeine Schaltungsfunkticn auszuführen, da der hier beschriebene Aufbau allgemein bei vielen verschiedenen Schaltungsanordnungen anwendbar ist. Abwandlungen des so weit beschriebenen Aufbaus und Ausführungsbeispiele darüber, wie die abgewandelten Aufbauten in gewissen Schaltungsanordnungen verbunden werden können, werden weiter unten in bezug auf Fig. 11 beschrieben. Vorher wird jedoch noch das erfindungsgemäße Verfahren zur Herstellung der Vorrichtung beschrieben werden.

Die Fig. 6 bis 10 veranschaulichen ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens, insbesondere die Anwendung des Verfahrens auf ein massives Halbleiterbauteil. Der Einfachheit halber zeigen die Querschnitte der Fig. 6 bis 10 nur die Konfiguration in der Ebene des Querschnitts.

In dem bevorzugten Ausführungsbeispiel geht das Verfahren von einem Halbleiterbauteil 12 aus Silizium eines n-Leitfähigkeitstyps aus, das eine Oberfläche 14 aufweist. Der erste Schritt des erfindungsgemäßen Verfahrens besteht darin, die isolierende Schicht 28 auf der Oberfläche 14 aufzuwachsen. Vorzugsweise wird dieser Schritt dadurch

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ausgeführt, daß das Bauteil 12 auf eine Temperatur von ungefähr 875⁰C in einer Atmosphäre aus Dampf und einer kleinen Menge HCl-Gas für eine ausreichende Zeit erhitzt wird, um die Schicht 28 auf eine Dicke von annähernd 0,1 Mikron aufzuwachsen.

Nach Abschluß des Wachstums der isolierenden Schicht 28 wird das Bauteil 12 in einen Beschichtungsreaktor eingebracht, und dann wird auf die Schicht 28 die Schicht 30 aus leitfähigem Werkstoff, vorzugsweise polykristallines Silizium, niedergeschlagen. Dabei kann jede bekannte Niederschlagsreaktion angewendet werden, jedoch vorzugsweise die thermische Zersetzung von Silan (SiH^). Das Verfahren wird solange durchgeführt, bis die Schicht 30 eine Dicke von annähernd 0,3 Mikron aufweist. Bei Verwendung herkömmlicher photolithographischer Technologie unter Einschluß einer ersten (nicht dargestellten) Photomaske wird die Schicht 30 dann zunächst in das Muster der rahmenähnlichen Gate-Aufbauten 22, 24 und 26 gebracht (Fig. 7).

Der nächste Schritt besteht darin, eine Photoresist-Schicht 70 (Fig. 8) auf der oberen Oberfläche des Bauteils 12 niederzuschlagen und diese Schicht unter Verwendung einer zweiten Photomaske in das Muster abzugrenzen, das die Grenzflächen des p-leitenden Muldenbereichs 36 eindeutig festlegt. Es ist deutlich zu erkennen, daß Grenzflächen 72 der Schicht 70 gut innerhalb der inneren Kante der Schicht 48 in dem Schutz-Gate 22 liegen. Der Grund für diesen Umstand wird in der Beschreibung der nachfolgenden Schritte erläutert.

Nach Aufbringen der lichtempfindlichen Schicht 70 wird das Bauteil 12 in ein Ionenimplantationsgerät gegeben, und dann Bor bei genügend hoher Energie implantiert, so daß das Bor sowohl die Schicht 30 aus dem polykristal-

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linen Werkstoff des aktiven Gates 24 als auch die Gate-Oxid-Schicht 28 durchdringen kann. Die Ionenimplantation ist in Fig. 8 schematisch durch eine Reihe von Pfeilen dargestellt, und als Ergebnis der Implantation ergibt sich ein Bereich 36S in dem Bauteil 12 unterhalb des aktiven Gates 24 und unterhalb eines Teils der Oberfläche 14, der das aktive Gate 24 und einen weiteren Teil umgibt, der seinerseits noch vom aktiven Gate 24 umgeben ist.

Nach dem Ionenimplantationsschritt bleibt der lichtempfindliche Überzug weiterhin erhalten, und das Scheibchen wird dann in ein Lösungsmittel für Siliziumdioxid, z.B. gepuffertes HF, eingebracht, um jene Teile der Schicht 28 zu entfernen, die weder durch die lichtempfindliche Schicht noch durch die Schicht 30 aus polykirstallinem Silizium des aktiven Gates 24 bedeckt sind. Das Ergebnis dieses Schrittes ist nach anschließendem Entfernen der Schicht in Fig. 9 dargestellt, die außerdem den nächsten Schritt im weiteren Herstellungsverfahren veranschaulicht.

Nach Entfernen der Schicht 70 besteht der nächste Schritt darin, die Leitfähigkeitsmodifikätoren in dem Bereich 36S neu zu verteilen, um den Muldenbereich 36 des p-Leitfähigkeitstyps zu bilden, wozu die Vorrichtung auf eine Temperatur von ungefähr 1.200⁰C für ungefähr 20 Stunden erhitzt wird. Nach Abschluß des Eindiffundierens des p-Muldenbereichs 36 besteht der nächste Schritt in dem Verfahren darin, Phosphor in das Bauteil 12 über seine unmaskierten Flächen einzudiffundieren, wie in Fig. 9 dargestellt ist, um die Bereiche 38 und 40 des n⁺-Leitfähigkeitstyps zu bilden. Dieser Schritt wird herkömmlich durchgeführt und führt auch zur Diffusion von Phosphor in den polykristallinen Silizium-Werkstoff der leitfähigen Schicht 30_e

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Ohne zu diesem Zeitpunkt eine zusätzliche Photomaske zu verwenden, wird die Vorrichtung 10 mit einem Lösungsmittel für Siliziumdioxid in Verbindung gebracht, um jene verbleibenden Teile der Schicht 28 zu entfernen, die nicht von dem polykristallinen Siliziumwerkstoff der verschiedenen Gate-Aufbauten bedeckt werden. Dieser Schritt schließt daher die Herstellung der Gates 22, und 26 ab.

Der folgende Schritt besteht darin, Bor durch herkömmliche Verfahren in die unbedeckten Teile der Oberfläche 14 einzudiffundieren. Das Ergebnis dieses Schrittes ist in Fig. 10 dargestellt. Nach der Bordiffusion ergeben sich die p⁺-leitenden Bereiche 42, 44 und 50. Bor wird ebenfalls in Teile des n⁺-leitenden Bereichs 40 eindiffundiert, die während dieses Schrittes gleichfalls freigelegt sind, und daher sollte die Konzentration der Modifikätoren in dem Bereich 40 genügend hoch sein, d.h. ungefähr 10 Atome/cm , so daß dessen Werkstoff durch diese Bordiffusion nicht in einen p-Leitfähigkeitstyp wieder umgewandelt wird.

Der nächste Schritt besteht darin, den Glasüberzug 52 niederzuschlagen. Dieser Schritt kann auf jede gewünschte Art durchgeführt werden und wird im erfindungsgemäßen Verfahren vorzugsweise durch ein chemisches Aufdampfverfahren ausgeführt. Die abschließenden Schritte in dem Verfahren sind herkömmlicher Art und schließen die Verwendung einer dritten und einer vierten Photomaske ein. Dabei wird die dritte Photomaske dazu verwendet, um die Stellen der Öffnungen 54 in dem Glasüberzug 52 zu begrenzen. Nach diesem Schritt zur Begrenzung der Öffnungen 54 wird eine kontinuierliche Schicht aus Aluminium auf die Oberfläche aufgebracht und die vierte

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Photomaske dazu verwendet, um die verschiedenen Leiter 56, 58 usw. zu begrenzen. Die Herstellung der Vorrichtung ist dann beendet.

Die Herstellung eines Kontakts von der oberen Seite der Vorrichtung zum Werkstoff des Bauteils 12 ist nicht ganz einfach. Das resultiert daraus, daß alle n⁺-leitenden Diffusionsbereiche von einem p-leitenden Muldenbereich umgeben sind, und infolgedessen ist eine Verbindung zum Substrat ohne einen dazwischenliegenden pn-übergang nicht möglich. Dagegen kann eine Verbindung zum Bauteil 12 schnell an der unteren Seite der Platte hergestellt werden (nicht dargestellt).

Es ist auch möglich, die hier beschriebenen für eine Vier-Photomasken-Technologie entworfenen Vorrichtungen dadurch herzustellen, indem ein herkömmlicheres Verfahren unter Verwendung von fünf photomaskierenden Schritten benutzt wirdο In dem Fünf-Photomasken-Verfahren wird der Muldenbereich 36 auf herkömmliche Weise vor dem ersten Schritt in der oben beschriebenen Folge geschaffen. Danach werden die Bereiche 38 und 40 des n⁺-Leitfähigkeitstyps in dem Verfahren zur geeigneten Zeit in einem photomaskierenden Schritt unter Verwendung einer ents prechend ausgelegten Maske abgegrenzt, um sowohl die Fläche des Muldenbereichs 36 als auch mindestens eine zusätzliche Fläche außerhalb des Muldenbereichs 36 freizulegen, in die Phosphor eindiffundiert werden kann. Die verbleibenden Schritte in der Herstellungsfolge sind dann identisch mit den im oben beschriebenen Verfahren» Vorteile des Fünf-Photomasken-Verfahrens bestehen darin, daß ein Implantieren des Bors mit Hochenergie nicht erforderlich ist, eine Verbindung zum η-leitenden Substrat auf herkömmliche Weise über die zusätzliche n⁺-leitende (ni-Cäit dargestellte) Fläche hergestellt und die n⁺-leitende Schicht, die

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nicht mehr identisch mit der Muldendiffusionsschicht sein muß, als Kanalsperre, diffundierte Leistungssammelschiene, usw., verwendet werden kann.

Fig. 11 veranschaulicht ein Ausführungsbeispiel, wie nach dem oben beschriebenen Verfahren hergestellte und aufgebaute Transistoren zusammengeschaltet werden können, um gewisse logische Funktionen auszuführen. Der in Fig. 11 gezeigte Aufbau ist ein Grundriß eines Teils einer integrierten Schaltungsvorrichtung 74. Die dargestellten logischen Schaltun.gsanordnungen bestehen im einzelnen aus einem im oberen Teil der Figur angeordneten Inverter 75, einem im mittleren Teil der Figur angeordneten Übertragungsgatter 76 und einem im unteren Teil der Figur angeordneten NAND-Gatter 78 mit zwei Eingängen.

Die in Fig. 11 dargestellten logischen Schaltungsanordnungen schließen jeweils mindestens einen n-Kanal-Transistor und einen p-Kanal-Transistor ein. In der gezeigten Darstellung ist ein p-leitender Muldenbereich, der ähnlich wie der p-leitende Muldenbereich 36 hergestellt ist, vorhanden, der innerhalb der Grenzflächen eines Schutz-Gates 80 liegt, das dazu dient, alle n-Kanal-Transistören von allen p-Kanal-Transistoren zu trennen. In Fig. 11 ist deutlich zu erkennen, daß an die innere Grenzfläche des Schutz-Gates 80 ein p-leitender Bereich 82, ähnlich dem p⁺-leitenden Bereich 50 nach Fig. 1, angrenzt. Im Innern des p⁺-leitenden Bereichs 82 liegt ein ebener ^-leitender Source-Bereich 84, und sowohl der p⁺-leitende Bereich 82 als auch der n⁺-leitende Bereich 84 stehen mit einem geeigneten Leiter 85.in Verbindung, um mit einer Spannungsquelle Vgg relativ niedriger Spannung verbunden zu werden. Diese Verbindung ist auch zum p-lei-cenden Muldenbereich der Vorrichtung 74 über den Bereich 82 hergestellt.

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Außerhalb der Grenzflächen des Schutz-Gates 80 ist ein ebener p⁺-leitender Source-Bereich 86 vorhanden. Ein Leiter 88 ist sowohl mit dem Schutz-Gate 80 als auch mit dem ebenen Source-Bereich 86 verbunden und kann an eine Anschlußklemme einer Spannungsquelle V·^ angeschlossen sein, die eine relativ hohe Spannung liefert.

Der Inverter 75 umfaßt einen n-Kanal-Transistor 90 und einen p-Kanal-Transistor 92. Die Source-Elektrode des n-Kanal-Transistors 90 bildet der ebene η -leitende Source-Bereich 84. Die Gate-Elektrode 94 des Transistors 90 besteht aus einem rahmenähnlichen Aufbau gemäß den anderen rahmenähnlichan Aufbauten. Die Drain-Elektrode des Transistors 90 besteht aus einem Bereich 96 eines n⁺-Leitfähigkeitstyps im Innern der Gate-Elektrode 94. Die Source-Elektrode des p-Kanal-Transistors 92 bildet der ebene p⁺-leitende Source-Bereich 86. Auch der Transistor 92 weist eine Gate-Elektrode 98 und eine Drain-Elektrode 99 eines p⁺-Leitfähigkeitstyps auf. Dabei verbindet ein Leiter 100 die Gate-Elektrode 94 und die Gate-Elektrode 98 der jeweiligen Transistoren 90 und 92 miteinander und kann an eine Eingangsklemme A angeschlossen werden. Ein weiterer Leiter 102 verbindet die Drain-Elektrode 96 und die Drain-Elektrode 98 der jeweiligen Transistoren 90 und 92 miteinander und kann an eine Ausgangsklemme A angeschlossen werden. Die Arbeitsweise des Inverters 75 unterscheidet sich nicht von der Arbeitsweise bekannter Inverter der komplementären Metall-Oxid-Silizium-Technik (CMOS).

Das Übertragungsgatter 76 umfaßt zwei Transistoren 104 und 106, bei denen sich ein erfindungswesentliches Merkmal auswirkt, daß nämlich in dieser Technik einfache Mittel zur Verfügung stehen, um die Transistoren 104 und 106 von den anderen Transistoren entweder in dem n⁺-leitenden

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Source-Bereich 84 oder in dem p⁺-leitenden Source-Bereich 86 zu trennen. Diese Trennung kann einfach dadurch durchgeführt werden, daß der Transistor 104 von einer trennenden Gate-Elektrode 108 umgeben und dann ein Leiter 109 angeordnet wird,, der die Gate-Elektrode 108 mit dem Bereich 84 verbindet, um den Bereich aufgrund der Gate-Elektrode 108 in einem dauernden Aus-Zustand aufrechtzuerhalten. Folglich ergiot sich, wenn die Gate-Elektrode 108 verwendet wird, ein anderer Bereich 110 eines η -Leitfähigkeitstyps, der den Source-Bereich für den Transistor 104 bildet, dessen Drain-Elektrode aus einem n⁺-leitenden Bereich 114 innerhalb der Gate-Elektrode 112 des Transistors 104 besteht;.

Weiter umgibt eine trennende Gate-Elektrode 115 ähnlich der trennenden Gate-Elektrode 108 den Transistor 106 und begrenzt dadurch einen anderen p⁺-leitenden Bereich 117, der die Source-Elektrode des Transistors 106 bildet, dessen Drain-Elektrode aus einem p⁺-leitenden Bereich 120 innerhalb der Gate-Elektrode 118 des Transistors 106 besteht. Ein Leiter 116 verbindet das Schutz-Gate 115 mit dem p⁺-leitenden Source-Bereich 86, um den Bereich unter der Gate-Elektrode 115 in einem dauernden Aus-Zustand aufrechtzuerhalten.

Ein weiterer Leiter 122 ist mit der Gate-Elektrode 112 des Transistors 104 verbunden und kann an einer Anschlußklemme der Vorrichtung zur Lieferung eines Steuersignals B an die Gate-Elektrode 112 angeschlossen sein. Noch ein weiterer Leiter 124 ist mit der Gate-Elektrode 118 des Transistors 106 verbunden und läßt sich an eine Anschlußklemme der Vorrichtung zur Lieferung eines Steuersignals B mit einer gegenüber der des an den Leiter 122 angelegten Steuersignals entgegengesetzten Polarität anschließen.

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Schließlich ist ein Eingangsleiter 126 mit den entsprechenden Source-Bereichen 110 und 117 verbunden, während ein Ausgangsleiter 128 eine Verbindung zu den entsprechenden Drain-Bereichen 114 und 120 herstellt. Diese Anordnung arbeitet wie ein komplementäres Übertragungsgatter auf bekannte Weise, und zwar ähnlich der Arbeitsweise von Übertragungsgattern in bekannter CMOS-Technik₀

Das NAND-Gatter 78 veranschaulicht, wie Transistoren nach der erfindungsgemäßen Technologie hintereinander- und parallelgeschaltet werden können,, Das NAND-Gatter 78 umfaßt zwei n-Kanal-Transistoren 130 und 132, deren Source-Drain-Leitungskanäle in Reihe geschaltet sind, wie sich hiernach noch zeigen wxrd, und zwei p-Kanal-Transistören 134 und 136, deren Source-Drain-Leitungskanäle parallelgeschaltet sind. Die Source-Elektrode des Transistors 130 bildet der n⁺-leitende Source-Bereich 84. Die Gate-Elektrode 138 des Transistors 130 besteht aus einem Aufbau gemäß den anderen rahmenähnlichen Aufbauten und umgibt einen Bereich 140 des n⁺-Leitfähigkeitstyps. Der Bereich 140 bildet sowohl eine Drain-Elektrode für den Transistor 130 als auch eine Source-Elektrode für den Transistor 132. Weiter weist der Transistor 132 eine Gate-Elektrode 142 und eine Drain-Elektrode 144 auf, die aus einem n⁺-leitenden Bereich innerhalb der Gate-Elektrode 142 gebildet wird. Der Transistor 134 weist eine aus dem p⁺-leitenden Souroe-Bereich 86 gebildete Source-Elektrode, eine Gate-Elektrode 146 und einen p⁺-leitenden Drain-Bereich 148 auf. Ähnlich weist der Transistor 136 eine aus dem p⁺-leitenden Source-Bereich 86 gebildete Source-Elektrode, eine Gate-Elektrode 150 und einen p⁺-leitenden Drain-Bereich 152 auf.

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Ein Leiter 154 verbindet nun die Gate-Elektrode 138 des Transistors 130 mit der Gate-Elektrode 150 des Transistors 136 und kann an einer Anschlußklemme C der Vorrichtung angeschlossen sein. Ein weiterer Leiter 156 schaltet die Drain-Elektrode ;44 des Transistors 132, die Drain-Elektrode 138 des Transistors 134 und die Drain-Elektrode 152 des Transistors 136 zusammen und bildet einen Ausgangsanschluß OD für dieses NAND-Gatter. Ferner ist ein Leiter 158 mit der Gate-Elektrode 142 des Transistors 132 und mit der Gate-Elektrode 146 des Transistors 134 verbunden und kann an einer Anschlußklemme D der Vorrichtung angeschlossen sein.

Wenn die an den Klemmen C und D liegenden Potentiale jeweils bei einem hohen Wert liegen, d.h. bei V_DD werden sich beim Betrieb des NAND-Gatters 78 die Transistoren 130 und 132 im Ein-Zustand und die Transistoren 134 und 136 im Aus-Zustand befinden. In diesem Fall wird das am Ausgangsanschluß OD erscheinende Signal im wesentlichen gleich V„_s sein» Wenr* dagegen beide Anschlußklemmen C und D ai einem niedrigen Potential anliegen, d.h. bei V₃₃, dann befinden sich die Transistoren 130 und 132 im Aus-Zustand, während die Transistoren 134 und 136 den Ein-Zustand annehmen, wobei in diesem Falle das am Anschluß OD erscheinende Ausgangssignal im wesentlichen gleich V_DD sein wisd. Wenn einerseits die Anschlußklemme C an einem hohen und andererseits die Anschlußklemme D an einem niedrigen Potential anliegt, dann wird der Transistor 130 den Ein-Zustand und der Transistor 132 den Aus-Zustand annehmen. Unter diesen Bedingungen wird das Ausgangssignal am Anschluß G«D auch bei einem Potential von V₀₀ liegen. Wenn umgekehrt die Anschlußklemme D an einem hohen und die Anschlußklemme C an einem niedrigen Potential anliegt, dann

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befindet sich der Transistor 130 im Aus-Zustand und der Transistor 132 im Ein-Zustand, während der Transistor 134 den Aus-Zustand und der Transistor 136 den Ein-Zustand annehmen wird, wobei in diesem Falle das Ausgangssignal am Anschluß G»D ebenfalls bei dem Potential V₀₀ liegt. Daher gibt es nur einen logischen Zustand, bei dem das Ausgangssignal am Anschluß C⁰D bei Vgg liegen wird, d.h. wenn beide Anschlußklemmen C und D an einem Potential V_DD anliegen, so daß der Aufbau die logische Funktion NAND ausführt.

Auen andere logische Funktionen können in dieser Technologie realisiert werden, jedoch werden sie hier nicht beschrieben, da ihre Anordnung für den mit dieser Technik vertrauten Fachmann ohne weiteres möglich ist, wenn ihm die erfindungsgemäße Lehre zugänglich gemacht wird. In der Zusammenschaltungsart der Transistoren 130 und 132 können noch mehr Transistoren hintereinandergeschaltet werden, indem die Gate-Elektroden dieser Transistoren mit einer zusätzlichen Gate-Elektrode, die nicht dargestellt ist, umgeben werden, jedoch gibt es in dieser Technik eine Grenze, insofern als jeder Transistor in der Reihenschaltung ausgedehnter als der nächste innenliegende Transistor ist, und auf diese Weise werden die Übertragungsleitwerte der verschiedenen Transistoren sehr unterschiedlich sein. In den meisten Schaltungen wird jedoch eine zu große Schwankung in den Übertragungsleitwerten der verschiedenen Transistoren nicht gewünscht.

Der hier beschriebene Aufbau und das offenbarte Verfahren haben verschiedene Vorteile gegenüber der bekannten CMOS-Technologie. Die Vorrichtung benötigt keine Schutzbänder Tür die Trennung der Bauteile untereinander und benötigt deshalb keine Schutzbandzwischenräume gemäß den bekannten

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Vorrichtungen und erlaubt daher Schaltungsdichten, die weit größer sind, als sie "bisher bei bekannten C^OS-Vorrichtungen erhalten werden konnten. Die Anordnung der Transistoren in der geschlossenen Geometrieform bringt den weiteren Vorteil, verbesserte Übertragungsleitwert/Drain-Kapazität-Verhältnisse für die Transistoren zu liefern, die diese schneller als bekannte IC-Vorrichtungen macht. Aufgrund des in Fig. 11 offenbarten Merkmals der Anordnung in einer Hauptebene weiterhin nicht für jeden Transistor in einer gegebenen integrierten Schaltungsvorriohtung ein Source-Kontakt erforderlich.

Bei dem erfindungsgemäßen Verfahren brauchen nur vier Photomasken verwendet zu werden, um jede angegebene Vorrichtung herzustellen. Das führt zu niedrigeren Kosten und einfacherer Herstellung, so daß die Ausbeute gesteigert und die Herstellung der Vorrichtungen ökonomischer wird. Die Ausbeute wird auch durch die Tatsache verbessert, daß bei dem Verfahren allein drei Diffusionen von einer einzigen Photomaskenanpassung durchgeführt werden, d.h. die gewünschte Ausrichtung für Herstellung der lichtempfindlichen Schicht 70 (Fig. 8)„ Diese Ausrichtung ist nicht besonders kritisch, da sich die Grenzflächen 72 der Schicht 70 in ihrer Lage von Vorrichtung zu Vorrichtung ohne Einbuße an Güte und Ausbeute erheblich ändern dürfen. Allerdings weist das Vier-Masken-Verfahren den oben erwähnten Nachteil auf, daß ein Kontakt auf des? oberen Substratoberfläche relativ schwierig herzustellen ist. Jedoch besitzt die Fünf-Masken-Technik diese Schwierigkeit nicht.

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Claims

RCA Corporation, 30 Rockefeller Plaza, New York, N.Y. 10020 (V.St.A.)

Patentansprüche;

Integrierte Schaltung aus einem Halbleiterbauteil eines vorherrschenden Leitfähigkeitstyps mit einer Oberfläche und aus einer das Bauteil umfassenden Einrichtung zur Festlegung mindestens eines p-Kanal- und eines n-Kanal-Feldeffekttransistors mit isolierter Gate-Elektrode und aus einer Einrichtung zur Trennung des p-Kanal-IGFET von dem n-Kanal-IGFET, gekennzeichn et durch

a) einen ersten, zweiten und dritten rahmenähnlichen Aufbau (22, 24, 26) mit jeweils einer Schicht (28) aus einem isolierenden Werkstoff auf der Oberfläche (14) des Bauteils (12) und einer Schicht (30) eines leitfähigen Werkstoffs auf der Schicht (28) aus dem isolierenden Werkstoff und den aus einer geschlossenen Geometrie bestehenden, einen ersten Teil (32) der Oberfläche (14) umgebenden ersten rahmenähnlichen Aufbau (22), der seinerseits von einem zweiten Teil (34) der Oberfläche (14) umgeben ist, und den aus einer geschlossenen Geometrie bestehenden, auf dem ersten Teil (32) der Oberfläche (14) angeordneten zweiten rahmenähnlichen Aufbau und den aus einer geschlossenen Geometrie bestehenden, auf dem zweiten Teil (34) der Oberfläche (14) angeordneten dritten rahmenähnlichen Aufbau (26);

b) einen an den ersten Teil (32) der Oberfläche (14) angrenzenden Muldenbereich (36) in dem Bauteil (12) mit einem dem Bauteil gegenüber entgegengesetzten Leitfähigkeitstyp j

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c) einen durch einen Teil des ersten Teils (32) der Oberfläche (14) gebildeten Ohmschen Kontakts (68) zum Muldenbereich (36);

d) einen an einen Teil der Oberfläche (14) angrenzenden, innerhalb des Muldenbereichs (36) angeordneten und vom zweiten rahmenähnlichen Aufbau (24) umgebenen Bereich (38) desselben Leitfahigkeitstyps wie der des Bauteils (12);

e) einen an einen Teil der Oberfläche (14) angrenzenden, innerhalb des Muldenbereichs (36) angeordneten und den zweiten rahmenähnlichen Aufbau (24) umgebenden Bereich (40) desselben Leitfähigkeitstyps wie der des Bauteils (12);

f) einen an einen Teil der Oberfläche (14) angrenzenden und von dem dritten rahmenähnlichen Aufbau (26) umgebenen Bereich (42) des entgegengesetzten Leitfähigkeitstyps; und

g) einen an einen Teil der Oberfläche (14) angrenzenden und den dritten rahmenähnlichen Aufbau (26) umgebenden Bereich (44) des entgegengesetzten Leitfähigkeitstyps.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet , daß der Ohmsche Kontakt (68) zum Muldenbereich (36) einen an einen Teil des ersten Teils (32) der Oberfläche (14) angrenzenden und zwischen dem ersten rahmenähnlichen Aufbau (22) und dem zweiten rahmenähnlichen Aufbau (24) liegenden Bereich (50) des entgegengesetzten Leitfähigkeitstyps einer höheren Dotierungsdichte als die des Muldenbereichs (36) umfaßt.
3. Schaltung nach Anspruch 2, dadurch gekennzeichnet , daß der Bereich (50) höherer Do-

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tierdichte und entgegengesetzten Leitfähigkeitstyps den innerhalb des Muldenbereichs (36) angeordneten, denselben Leitfähigkeitstyp wie das Bauteil. (12) aufweisenden und den zweiten rahmenähnlichen Aufbau (24) umgebenden Bereich (40) unmittelbar umgibt.
4. Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet , daß die rahmenähnlichen Aufbauten (22, 24, 26) eine innere periphere Grenzfläche (48) und eine äußere periphere Grenzfläche (46) aufweisen und daß der Bereich (50) mit der höheren Dotierdichte und dem entgegengesetzten Leitfähigkeitstyp eine an die innere periphere Grenzfläche (48) des ersten rahmenähnlichen Aufbaus (22) im wesentlichen anstoßende Oberflächenschnittgrenzflache aufweist.
5. Schaltung nach einem oder mehreren der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß jeder der Bereiche (38, 40, 42, 44) mit demselben oder dem entgegengesetzten Leitfähigkeitstyp eine an mindestens die innere oder äußere periphere Grenzfläche (48, 46) eines rahmenähnlichen Aufbaus (22, 24, 26) im wesentlichen angrenzende Oberflächenschnittgrenzfläche aufweist.
6. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der den dritten rahmenähnlichen Aufbau (26) umgebende Bereich (44) des entgegengesetzten Leitfähigkeitstyps auch den ersten rahmenähnlichen Aufbau (22) umgibt.
7. Schaltung nach Anspruch 1 oder 6, gekennzeichnet durch eine elektrische Kopplung der Schicht (30) aus leitfähigem Werkstoff in dem ersten rahmenähnlichen Aufbau (22) mit dem den ersten und den dritten rahmenähnlichen Aufbau (22, 26) umgebenden

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Bereich (44) des entgegengesetzten Leitfahigkeitstyps.
8. Schaltung nach Anspruch 1, dadurch gekenn zeichnet , daß ein vierter auf dem ersten Teil (32) der Oberfläche (14) angeordneter rahmenähnlicher Aufbau (40) ähnlich dem ersten, zweiten und dritten rahmenähnlichen Aufbau (22, 24, 26) vorgesehen ist.
9. Schaltung nach Anspruch 8, dadurch gekennzeichnet , daß der vierte rahmenähnliche Aufbau (40) den zweiten rahmenähnlichen Aufbau (24) umgibt.
10. Schaltung nach Anspruch 8, dadurch gekennzeichnet , daß ein fünfter, auf dem zweiten Teil (34) der Oberfläche (14) angeordneter rahmenähnlicher Aufbau (44) ähnlich den anderen rahmenähnlichen Aufbauten (22, 24, 26) vorgesehen ist.
11. Schaltung nach Anspruch 10, dadurch gekennzeichnet , daß der fünfte rahmenähnliche Aufbau (44) den dritten rahmenähnlichen Aufbau (26) umgibt.
12. Verfahren zur Herstellung einer integrierten Schaltung aus einem Halbleiterbauteil eines vorherrschenden Leitfähigkeitstyps nach Anspruch 1, gekennzeichnet durch folgende Schritte:

A) Bilden einer kontinuierlichen ersten Schicht aus einem isolierenden Werkstoff auf einer Oberfläche des Halbleiterbauteils;

B) Bilden einer kontinuierlichen zweiten Schicht aus einem leitfähigen Werkstoff auf der Schicht aus dem isolierenden Werkstoff;

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C) Entfernen von Teilen der zweiten Schicht zum Festlegen eines mindestens eine erste rahmenähnliche Anordnung, eine gänzlich innerhalb der ersten rahmenähnlichen Anordnung liegende zweite rahmenähnliche Anordnung und eine gänzlich außerhalb der ersten rahmenähnlichen Anordnung liegende dritte rahmenähnliche Anordnung umfassenden Musters in der Schicht;

D) Bilden eines maskierenden Überzugs aus einem für Leitfähigkeitsmodifikatoren undurchlässigen Werkstoff auf dem Bauteil mit einem nur die zweite rahmenähnliche Anordnung, die darin enthaltene Fläche der ersten Schicht und einen Teil der Fläche der ersten Schicht im Innern der ersten rahmenähnlichen Anordnung und außerhalb der zweiten rahmenähnlichen Anordnung und einen Teil der Fläche der die zweite rahmenähnliche Anordnung umgebenden ersten Schicht freilegenden Muster;

E) Einführen entgegengesetzter Leitfähigkeitsmodifikätoren in das Bauteil zur Bildung eines kontinuierlichen Bereichs eines entgegengesetzten Leitfähigkeitstyps unter mindestens den von dem maskierenden Überzug freigelegten Teilen der ersten Schicht und unter der zweiten rahmenähnlichen Anordnung;

F) Entfernen der freigelegten Teile der ersten Schicht;

G) Entfernen des maskierenden Überzugs;

H) Einführen von Leitfähigkeitsmodifikatoren des einen Typs in das Bauteil zur Bildung von an innerhalb und außerhalb der zweiten rahmenähnlichen Anordnung liegende Teile der Oberfläche angrenzenden Bereichen des einen Leitfähigkeitstyps;

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I) Entfernen aller verbleibenden Teile der ersten Schicht mit Ausnahme der unter der ersten, zweiten und dritten rahmenähnlichen Anordnung liegenden Teile; und

J) Einleiten von Leitfähigkeitsmodifikatoren des entgegengesetzten Typs in die an die Oberfläche angrenzenden und nicht von der ersten, zweiten und dritten rahmenähnlichen Anordnung bedeckten Teile des Bauteils.
13. Verfahren nach Anspruch 12, dadurch gekenn zeichnet, daß der kontinuierliche Bereich des entgegengesetzten Leitfähigkeitstyps nach der Ausbildung des maskierenden Überzugs durch Ionenimplantation von Leitfähigkeitsmodifikatoren des entgegengesetzten Typs in das Bauteil bei einer für die Durchdringung des maskierenden Überzugs ungenügenden, aber zur Durchdringung der ersten Schicht und der Zusammensetzung aus der zweiten und der ersten Schicht ausreichenden Energie gebildet wird.
14. Verfahren nach Anspruch 12, dadurch gekennzeichnet , daß der Schritt zum Einführen von Leitfähigkeitsmodifikatoren des einen Typs in das Bauteil zur Bildung des Bereichs eines Leitfähigkeitstyps ein Diffundieren der Modifikatoren durch die Oberflächenteile innerhalb und außerhalb der rahmenähnlichen Anordnung in das Bauteil umfaßt.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet , daß der eine Leitfähigkeitstyp ein η-leitender Typ ist, die Leitfähigkeitsmodifikatoren Phosphoratome sind, die Konzentration des Phosphors in diesen Bereichen des einen Leitfähigkeitstyps größer als ungefähr 10 Atome/cm ist, und daß der Schritt zum Einführen der Leitfähigkeitsmodifikatoren des ent-

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gegengesetzten Typs in die an die Oberfläche angrenzenden und nicht von der ersten, zweiten und dritten rahmenähnlichen Anordnung bedeckten Teile des Bauteils ein Eindiffundieren von Bor in das Bauteil mit einer für eine Zurückumwandlung der Bereiche des einen Leitfähigkeitstyps zum p-leitenden Typ ungenügenden Konzentration umfaßt.

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