CH620049A5

CH620049A5 - Method for producing an integrated circuit and integrated circuit produced in accordance with the method

Info

Publication number: CH620049A5
Application number: CH730976A
Authority: CH
Inventors: Andrew Gordon Francis Dingwall
Original assignee: Rca Corp
Priority date: 1975-06-11
Filing date: 1976-06-09
Publication date: 1980-10-31
Also published as: SE416599B; JPS5234677A; JPS574105B2; AU497683B2; CA1057413A; GB1526503A; FR2314583B1; BE842774A; DE2625576A1; HU175524B; AU1467576A; YU139376A; BR7603615A; NL7606272A; SE7606368L; IN144541B; IT1079501B; FR2314583A1

Description

Vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer integrierten Schaltung aus einem Grundkörper aus halbleitendem Material eines ersten Leitfähigkeitstyps, wobei der Grundkörper mindestens einen P-Kanal-Feldeffekttransi-stor mit isoliertem Gate und einen N-Kanal-Feldeffekttransi-stor mit isoliertem Gate sowie eine zwischen den beiden Feldeffekttransistoren liegende Trennzone enthält. Des weiteren betrifft sie eine nach diesem Verfahren hergestellte integrierte Schaltung.

In einer bekannten Ausführungsform werden integrierte Schaltungen, die einen Feldeffekttransistor mit isoliertem Gate enthalten, aus einem Grundkörper aus halbleitendem Material, üblicherweise aus einem Material des N-Leitfähigkeitstyps hergestellt, das eine Hauptoberfläche aufweist. Well-Zonen vom P-Leitfähigkeitstyp werden angrenzend an diese Oberfläche an örtlich begrenzten Stellen des Substrat-Grundkörpers ausgebildet. N-Kanal-Transistoren werden innerhalb der Abgrenzungen der Well-Zonen erzeugt, und P-Kanal-Transistoren ausserhalb der genannten Well-Zonen.

Jeder der Transistoren mit einem solchen, bekannten Aufbau enthält eine Sourcezone und eine Drainzone, die durch eine Kanalzone voneinander getrennt sind. Transistoren werden oft gegen Leckeffekte unerwünschter Oberflächeninversionen durch sogenannte Schutzbänder isoliert, die jeden zu isolierenden Transistor umgeben. Wegen der Gefahr des Auftretens von elektrischen Durchschlägen muss zwischen jedem Schutzband und dem Transistor, den es umgibt, ausserhalb der Schutzbänder zwischen aneinander angrenzenden Schutzbändern, Platz freigelassen werden. Dadurch wird sehr viel «Platz» für jeden Transistor benötigt. Somit entstand ein Bedürfnis nach einem Aufbau, durch den eine höhere Schaltkreiskomponentendichte möglich ist als dies bisher der Fall war.

Ein wichtiges Merkmal der erfindungsgemässen integrierten Schaltung ist die geschlossene Geometrie der darin enthaltenen Transistoren, da diese eine verhältnismässig schmale Drain-Zone besitzen, die von einer rahmenartigen Gate-Struk-tur umgeben ist, welche vorzugsweise vom selbstausrichtenden Typ ist. Die Source eines jeden Transistors ist eine Zone,

welche die rahmenartige Gate-Struktur umgibt. Bei diskreten Transitoren sind Schaltungen mit einem derartigen Aufbau seit einiger Zeit bekannt. Es sind auch integrierte Schaltungen bekannt, bei denen Transistoren mit einer geschlossenen Geometrie verwendet wurden. Für Hochfrequenzbetrieb oder solche Anwendungen, bei denen eine hohe Arbeitsgeschwindigkeit erforderlich ist, ist die geschlossene Geometrie einer offenen oder linearen Geometrie überlegen, da mit ihr Transistoren herstellbar sind, die eine verhältnismässig kleine Substrat-Drain-Kapazität aufweisen, ein Parameter, der die Arbeitsgeschwindigkeit bekannter Feldeffekttransistoren mit isoliertem Gate und offener Geometrie begrenzt hat.

Diese Nachteile bekannter Ausführungsformen werden bei der integrierten Schaltung vermieden, die nach dem Verfahren gemäss der Erfindung hergestellt wird. Dieses Verfahren ist durch die Merkmale des Patentanspruchs 1 gekennzeichnet, gemäss welchem eine integrierte Schaltung nach dem Patentanspruch 5 gestaltet ist.

Der Erfindungsgegenstand wird nachfolgend anhand eines Ausführungsbeispiels und der Zeichnung beschrieben. Darin zeigen:

Fig. 1 im Grundriss einen Teil einer integrierten Schaltung, welcher den Aufbau eines Feldeffekttransistors mit isoliertem Gate und einem N-Kanal und einem P-Kanal zeigt,

Fig. 2 einen Schnitt längs der Linie 2-2 in Fig. 1,

Fig. 3 einen Schnitt längs der Linie 3-3 in Fig. 1,

Fig. 4 einen Schnitt längs der Linie 4-4 in Fig. 1,

Fig. 5 einen Schnitt längs der Linie 5-5 in Fig. 1,

Fig. 6 bis 10 eine Reihe von Schnitten, welche die verschiedenen Schritte des beschriebenen Verfahrens erläutern, und

Fig. 11 einen Teilgrundriss einer integrierten Schaltung zur Erläuterung der Art, nach der N-Kanal- und P-Kanal-Transisto-ren zur Ausbildung gewisser Schaltfunktionen miteinander kombiniert werden können.

Ein Teil der integrierten Schaltung 10 eines Komplementärfeldeffekttransistors mit isoliertem Gate, der die Merkmale der beschriebenen, integrierten Schaltung aufweist, ist in Fig. 1 dargestellt. Die Schaltung 10 enthält einen Grundkörper 12 aus halbleitendem Material, wie zum Beispiel Silizium, das anfänglich nur eine Art von Leitfähigkeit (N-Leitfähigkeit in vorliegendem Beispiel) aufweist, und das eine Oberfläche 14 aufweist (siehe Fig. 2,3,4 und 5). In vorliegendem Beispiel ist der Grundkörper 12 ein massiver Siliziumkörper, aber es können auch andere Arten halbleitenden Materials verwendet werden. Zum Beispiel kann der Grundkörper 12 eine Epitaxialschicht auf einem isolierenden Substrat sein, hergestellt nach der sogenannten Silizium-auf-Saphir-T echnik.

Teile des Grundkörpers 12, und zwar Source-, Drain- und Kanalbezirke im Grundkörper 12, und die Gate-Elektrode auf der Oberfläche 14, legen einen Feldeffekttransistor 16 mit isoliertem Gate und P-Kanal fest, und einen gleichartigen solchen Transistor 18, jedoch mit N-Kanal; dazu gehört noch eine Trennzone 20, die den P-Kanaltransistor 16 vom N-Kanaltransi-stor 18 trennt. Diese verschiedenen Zonen enthalten eine erste rahmenartige Struktur 22, die nachfolgend Schutzgate genannt wird, eine zweite rahmenartige Struktur 24 und eine dritte rahmenartige Struktur 26, die beide nachfolgend Aktivgate genannt werden. Jede dieser Gatestrukturen enthält eine Schicht 28 (Fig. 2 bis 5) aus Isoliermaterial und, auf der Schicht 28, eine Schicht 30 aus leitendem Material. Obwohl die Schichten 28 und 30 bei jeder Gatestruktur von den entsprechenden Schichten in allen anderen rahmenartigen Strukturen getrennt sind, wird der besseren Übersicht halber die gleiche Bezugszahl zu ihrer Bezeichnung verwendet.

Jede der Gatestrukturen 22,24 und 26 hat eine geschlossene Geometrie. Damit ist gemeint, dass die Gatestrukturen eine Form haben, die der eines geschlossenen Musters mit einer darin angeordneten Öffnung entspricht. Es sind zwar rechtek-kige Strukturen dargestellt, jedoch kann jede andere topolo-gisch geschlossene Form verwendet werden. Die rechteckige

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Form ist eine bevorzugte Form, da sie für Strukturen integrierter Schaltungen mit verhältnismässig hoher Packungsdichte gut geeignet ist.

Das Schutzgate 22 umgibt einen ersten Teil 32 der Oberfläche 14 und ist von einem zweiten Teil 34 der Oberfläche 14 umgeben. Das Aktivgate 24 ist auf dem ersten Teil 32 der Oberfläche 14 angeordnet, und das Aktivgate 26 ist auf dem zweiten Teil 34 der Oberfläche 14 angeordnet. Während das Aktivgate 24 in Fig. 1 in der Mitte des Schutzgates 22 liegend angeordnet ist, ist diese Form nicht erforderlich; in der Praxis kann das Schutzgate 22 in bezug auf das Aktivgate 24 viel länger als dargestellt sein, so dass andere rahmenartige Strukturen, wie das Aktivgate 24 auf dem ersten Teil 32 der Oberfläche 14 angeordnet werden können. Diesbezüglich siehe Fig. 11, deren Aufbau später beschrieben wird.

Eine Well-Zone 36 mit einem zum Leitfähigkeitstyp des Grundkörpers 12 entgegengesetzten Leitfähigkeitstyp - P-Leit-fähigkeit in vorliegendem Beispiel - ist im Grundkörper 12 angrenzend an den ersten Teil 32 der Oberfläche 14 angeordnet. Eine Zone 38 mit N+-Leitfähigkeit ist innerhalb der P-Well-Zone 36, benachbart zu einem Teil der Oberfläche 14 angeordnet, die vom Aktivgate 24 umgeben ist. Eine weitere Zone 40 vom N+-Leitfähigkeitstyp ist innerhalb der P-Well-Zone 36, benachbart zu einem Teil der Oberfläche 14 angeordnet, der das Aktivgate 24 umgibt. Die Zonen 38 und 40 legen die Enden einer Kanalzone 41 des Transistors 18 fest.

Eine Zone 42 vom P+-Leitfähigkeitstyp ist im Grundkörper 12 bei dem Teil der Oberfläche 14 angeordnet, der vom Aktivgate 26 umgeben ist, und eine weitere Zone 44 vom P+-Leitfä-higkeitstyp ist im Grundkörper 12 bei dem Teil der Oberfläche 14 angeordnet, der das Aktivgate 26 umgibt. Die Zonen 42 und 44 legen die Enden einer Kanalzone des Transistors 16 fest.

Gemäss dem Verfahren zur Herstellung der integrierten Schaltung 10, bei dem die Selbstausrichttechnik angewendet wird, hat jede der Gatestrukturen 22,24 und 26 eine innere periphere Grenzschicht und eine äussere periphere Grenzschicht. Der besseren Übersicht halber sind die äusseren peripheren Grenzschichten der Gatestrukturen mit der Überweisungszahl 46, die inneren mit 48 bezeichnet. Jede der Zonen 38,40,42 und 44 hat eine Oberflächenzwischengrenzschicht, die im wesentlichen direkt anderen, inneren beziehungsweise äusseren, peripheren Grenzschichten einer Gate-Struktur benachbart ist.

Eine Kontaktanordnung, die aus einem Abschnitt des ersten Teils 32 der Oberfläche 14 besteht, ist zur Ausbildung eines ohmschen Kontaktes zur Well-Zone 36 vorgesehen. In vorliegendem Beispiel besteht diese Kontaktanordnung aus einer Zone 50 mit P+-Leitfähigkeit mit einer Dotierdichte, die höher als die Dotierdichte der Well-Zone 36 ist. Die Zone 50 ist beim Abschnitt des ersten Teiles 32 der Oberfläche 14 angeordnet, der zwischen dem Schutzgate 22 und dem Aktivgate 24 liegt. In vorliegendem Beispiel umgibt, obwohl nicht erforderlich, die Zone 50 die Zone 40.

Eine Isolierschicht 52 ist im wesentlichen über der ganzen Oberfläche der integrierten Schaltung 10 angeordnet und hat Öffnungen 54 zur Kontaktierung der verschiedenen Zonen und leitenden Schichten. Die Schicht 52 kann zum Beispiel auf chemischem Wege in Dampfform niedergeschlagenem Glas bestehen.

Ein Teil eines Sourcesubstratleiters 56 ragt durch die Öffnung 54 zur Kontaktgabe mit sowohl der P+-Zone 50 als auch der N+-Zone 40. Ein Teil eines Drainleiters 58 ragt durch die Öffnung 54 zur Kontaktgabe mit der Zone 38. Ein Gateleiter 60 ragt durch die Öffnung 54 zur Kontaktgabe mit der leitenden Schicht 30 des Aktivgates 24. Ein Drainleiter 62 kontaktiert die Zone 42 des Transistors 16. Ein Gateleiter 64 kontaktiert die leitende Schicht 30 des Aktivgates 26, und ein Sourceleiter 66 steht mit der Zone 44 in Kontakt.

Das Schutzgate 22 trennt den Transistor 16 vom Transistor

18. Beim Betrieb der Schaltung kann dieses Gate als dauernd sperrendes Gate betrachtet werden. Zur Herstellung dieses Zustandes muss die Schicht aus leitendem Material 30 im Schutzgate 22 mit der P+-Zone 44 elektrisch verbunden werden. Wie in den Fig. 1 und 5 dargestellt, besteht diese Verbindung aus einem Leiter 68, der durch das Fenster 54 ragt zur Kontaktgabe mit dem Schutzgate 22 und der Zone 44.

Die verschiedenen, in den Fig. 1 bis 5 dargestellten Leiter verbinden nicht die Transistoren 16 und 18 miteinander, um bestimmte Schaltkreisfunktionen zu verwirklichen. Denn der hier beschriebene Aufbau ist allgemein auf viele verschiedene Arten von Schaltkreisen anwendbar. Änderungen des Aufbaus und Beispiele, wie ein derartig geänderter Aufbau zu verschiedenen Schaltungskonfigurationen verbunden werden kann, werden später in Verbindung mit Fig. 11 beschrieben. Vorher jedoch wird das erfindungsgemässe Verfahren beschrieben.

Anhand der Fig. 6 bis 10 wird eine bevorzugte Ausführungsform des Verfahrens beschrieben, insbesondere dessen Anwendung unter Verwendung eines Halbleitergrundkörpers mit Sub-stratanschluss. Der bessern Übersichtlichkeit halber sind in den Fig. 6 bis 10 nur die in der Schnittebene liegenden Teile dargestellt, die dahinterliegenden sind nicht eingezeichnet.

In vorliegendem Beispiel beginnt das Verfahren mit der Bereitstellung eines Halbleiter-Grundkörpers 12 aus Silizium mit N-Leitfähigkeit, der eine Oberfläche 14 hat. Im ersten Schritt wird die Isolierschicht 28 auf der Oberfläche 14 wachsen gelassen. Dies wird vorzugsweise durch Erwärmen des Grundkörpers 12 auf eine Temperatur von etwa 875 °C in einer Dampf-Atmosphäre und einer kleinen Menge HCl-Gas während einer Zeit durchgeführt, die ausreicht, um die Schicht 28 bis auf eine Dicke von etwa 1000 Â anwachsen zu lassen.

Nach dem Ende des Wachsens der Isolierschicht 28 wird der Grundkörper 12 in einen Niederschlagsreaktor eingeführt, in welchem die Schicht 30 aus leitendem Material, vorzugsweise polykristallinem Silizium, darauf niedergeschlagen wird. Hierfür können alle bekannten Niederschlagsverfahren verwendet werden, vorzugsweise die thermische Abbaureaktion von Silan (SiRi). Der Vorgang wird während einer Zeit durchgeführt, die ausreicht, damit die Schicht 30 auf eine Dicke von etwa 3000 Â anwächst. Unter Verwendung herkömmlicher photolithographischer Techniken, werden mit Hilfe einer (nicht dargestellten) Photomaske Teile der Schicht 30 weggeätzt, so dass die rahmenartigen Gatestrukturen 22,24 und 26 ausgebildet werden (siehe Fig. 7).

Der nächste Schritt besteht darin, eine Schicht Photoresist (Fig. 8) auf der Oberfläche des Grundkörpers 12 niederzuschlagen, und, mit Hilfe einer zweiten Photomaske, eine Photoresist-schicht in einem solchen Muster aufzubringen, dass dadurch die Grenzen der P-Well-Zone 36 festgelegt werden. Zu beachten ist, dass die Grenzen 72 der Photoresistschicht 70 innerhalb der Innenkanten der Schicht 48 im Schutzgate 22 liegen. Der Grund dafür wird bei den nachfolgenden Schritten beschrieben.

Der Grundkörper 12 wird mit der Photoresistschicht 70 in eine Ionendosiervorrichtung eingeführt, und Bor wird mit genügend hoher Energie eindotiert, so dass es sowohl durch das polykristalline Material 30 des Aktivgates 24 als auch durch die Gateoxidschicht 28 dringt. Die Ioneneindotierung ist in Fig. 8 schematisch durch eine Reihe von Pfeilen angedeutet. Als Ergebnis wird eine Zone 36S im Körper 12 unterhalb des Aktivgates 24 und unterhalb eines Teiles der Oberfläche 14 erhalten, der das Aktivgate 24 umgibt, und eines anderen Teiles, der vom Aktivgate 24 umgeben ist.

Die Photoresistschicht wird nach dem Ioneneindotier-schritt nicht entfernt, und im nächsten Schritt wird das Kristall-plättchen in ein Lösungsmittel für Siliziumdioxid, wie zum Beispiel gepuffertes HF gegeben, um jene Teile der Schicht 28 zu entfernen, die nicht entweder vom Photoresist oder dem poly5

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kristallinen Silizium 30 des Aktivgates 24 bedeckt sind. Das Ergebnis dieses Schrittes ist, nach der anschliessenden Entfernung des Photoresists, in Fig. 9 dargestellt, welche Figur auch den nächsten Schritt des Verfahrens erläutert.

Dieser besteht nach dem Entfernen der Photoresistschicht 70 darin, die Donatoren in der Zone 36S anders zu verteilen, und zwar zwecks Ausbildung der P-Well-Zone 36 durch Erwärmen des Zwischenprodukts auf eine Temperatur von etwa 1200 °C während rund 20 Stunden. Nach Beendigung der Eindotierdiffusion in die P-Well-Zone 36, besteht der nächste Schritt des Verfahrens darin, Phosphor in den Grundkörper 12 durch dessen unmaskierte Flächenteile gemäss Darstellung in Fig. 9 einzudiffundieren, um die N+-Zonen 38 und 40 herzustellen. Dieser Schritt wird auf herkömmliche Weise durchgeführt, und das Ergebnis ist die Diffusion des Phosphors in das polykristalline Material der leitenden Schicht 30.

Ohne Verwendung einer zusätzlichen Photomaske zu diesem Zeitpunkt, wird die halbfertige integrierte Schaltung 10 mit einem Lösungsmittel für Siliziumdioxid kontaktiert, um jene verbliebenen Teile der Schicht 28 zu entfernen, die nicht vom polykristallinen Siliziummaterial der verschiedenen Gate-Strukturen bedeckt sind. Durch diesen Schritt wird deshalb die Herstellung der Gates 22,24 und 26 vollendet.

Der nächste Schritt besteht darin auf herkömmliche Weise Bor in die unabgedeckten Teile der Oberfläche 14 einzudiffundieren. Das Ergebnis dieses Schritts ist in Fig. 10 dargestellt. Nach der Bordiffusion, sind P+-Zonen 42,44 und 50 entstanden. Bor wird auch in Teile der N+-Zonen eindiffundiert, die während dieses Schritts frei liegen, und die Konzentration des Donators in dieser Zone 40 sollte ausreichend hoch sein, das heisst an die 1021 Atome/cm3, so dass dieses Material durch die Bordiffusion nicht in ein solches vom P-Leitfähigkeitstyp umgewandelt wird.

Im nächsten Schritt wird der Glasüberzug 52 aufgebracht. Dies kann auf jede gangbare Art durchgeführt werden, vorzugsweise aber durch ein chemisches Dampfausfällverfahren. Die Endschritte des Verfahrens sind herkömmlicher Art; dabei wird eine dritte und vierte Photomaske verwendet. Die dritte Photomaske dient zur Ausbildung der Öffnungen 54 im Glasüberzug 52. Danach wird eine zusammenhängende Aluminiumschicht auf der Oberfläche niedergeschlagen, und die vierte Photomaske wird zur Ausbildung der verschiedenen Leiter 56, 58 usw. verwendet. Die Herstellung der integrierten Schaltung ist damit beendet.

Bei diesem Herstellungsverfahren ist die Kontaktierung der Oberseite des Schaltungsplättchens mit dem Material des Grundkörpers 12 schwierig. Der Grund dafür ist, dass alle N+-diffundierten Teile von einer P-Well-Zone umgeben sind und somit ein Kontakt zum Substrat ohne einen zwischengeschobenen PN-Übergang nicht möglicht ist. Ein Kontakt zum Körper 12 kann jedoch direkt auf der (nicht dargestellten) Rückseite des Halbleiterkristallplättchens hergestellt werden.

Es ist möglich integrierte Schaltungen, für die die hier beschriebene Viermaskentechnik entwickelt wurde, durch ein einfacheres Verfahren unter Verwendung von fünf Photomaskierschritten herzustellen. In den fünf Photomaskierschritten wird die Well-Zone 36 auf herkömmliche Weise vor dem ersten Schritt des oben beschriebenen Vorgangs gebildet. Die N+-Zonen 38 und 40 werden dann mit dem Verfahren in geeigneten Zeitpunkten durch Photomaskierschritte hergestellt, und zwar durch Verwendung einer Maske, die so aufgebaut ist, dass sowohl die Fläche der Well-Zone 36 frei liegt als auch mindestens ein zusätzlicher Flächenteil ausserhalb der Well-Zone 36, in den Phosphor eindiffundiert werden kann. Der übrige Teil des Herstellungsvorganges ist gleich. Die Vorteile des Fünf-photomaskenverfahrens sind: ein Dotieren mit Bor hoher Energie ist nicht erforderlich, der Kontakt zum N-Substrat kann auf herkömmliche Weise über eine (nicht dargestellte) N+-Zone gemacht werden, und die N+-Schicht, die nicht mehr länger mit den diffundierenden Quellen identisch sein muss, kann als Kanalsperre, diffundierte Stromzuführungsschiene usw. verwendet werden.

Fig. 11 zeigt beispielsweise, wie Transistoren die gemäss dem oben beschriebenen Aufbau und Verfahren hergestellt wurden, miteinander zur Ausführung bestimmter logischer Schaltungsfunktionen verbunden werden können. Der in Fig. 11 dargestellte Aufbau ist ein Grundrissausschnitt der integrierten Schaltung 74. Die Teile der Logikschaltung sind ein NICHT-Glied 75, das im oberen Teil der Figur dargestellt ist, ein Übertragungsglied 76, das im mittleren Teil der Figur dargestellt ist, und ein NAND-Glied 78, das im unteren Teil der Figur dargestellt ist.

Die in Fig. 11 dargestellte Logikschaltung enthält mindestens einen N-Kanaltransistor und einen P-Kanaltransistor. In der dargestellten Ausführungsform gibt es eine P-Well-Zone, die wie die P-Well-Zone 36 aufgebaut ist und innerhalb der Grenzschichten eines Schutzgates 80 liegt, das zum Trennen aller N-Kanaltransistoren von allen P-Kanaltransistoren dient. Bei der Innengrenzschicht des Schutzgates 80 in Fig. 11 ist eine P+-Zone 82 erkennbar, die der P+-Zone 50 in Fig. 1 entspricht. Eine planare N+-Zone 84 ist innerhalb der P+-Zone 82 angeordnet. Beide Zonen, nämlich die P+-Zone 82 und die N+-Zone 84 werden von einem Leiter 85 kontaktiert, der sie mit einer Quelle verhältnismässig niedriger Spannung Vss verbindet. Diese Verbindung wird auch zur P-Well-Zone des Aktivgates 74 über die Zone 82 gemacht.

Ausserhalb der Grenzschichten oder Abgrenzungen des Schutzgates 80 ist eine planare P+-Sourcezone 86 angeordnet. Ein Leiter 88 ist mit dem Schutzgate 80 und mit der planaren Quellenzone 86 verbunden. Er kann auch mit einer Klemme verhältnismässig hohen Potentials VDd verbunden werden.

Das NICHT-Glied 75 enthält einen N-Kanaltransistor 90 und einen P-Kanaltransistor 92. Die Quelle des N-Kanaltransi-stors 90 wird von der planaren N+-Sourcezone 84 gebildet. Das Gate 94 des Transistors hat eine rahmenartige Struktur ähnlich zu den anderen rahmenartigen Strukturen. Der Drain des Transistors 90 wird von einer Zone 96 vom N+-Leitfähigkeitstyp innerhalb des Gates 94 gebildet. Die Quelle des P-Kanaltransi-stors 92 ist die P+-Sourcezone 86. Der Transistor 92 hat ein Gate 98 und einen Drain 99 vom P+-Leitfähigkeitstyp. Ein Leiter 100 verbindet das Gate 94 mit dem Gate 98 der Transistoren 90 bzw. 92 und kann an eine mit A bezeichnete Eingangsklemme angeschlossen sein. Ein Leiter 102 verbindet den Drain 96 mit dem Drain 99 der Transistoren 90 bzw. 92 und kann an eine Ausgangsklemme Ä angeschlossen sein. Die Arbeitsweise des NICHT-Gliedes 75 ist gleich wie die Arbeitsweise bekannter NICHT-GIieder des CMOS-Typs.

Das Übertragungsglied 76 enthält zwei Transistoren 104 und 106. Von besonderer Bedeutung bei der beschriebenen Schaltung ist, dass es dank der bei ihrer Herstellung angewendeten Technik möglich ist, die Transistoren 104,106 von den anderen Transistoren zu trennen, nämlich von deren N+-Sour-cezone 84 oder der P+-Sourcezone 86. Dies erfolgt dadurch, dass der Transistor 104 von einem Trenngate 108 umgeben und mit einem Leiter 109 versehen wird, der das Gate 108 mit der Zone 84 verbindet, um die Zone unter dem Gate 108 dauernd im Sperrzustand zu halten. Somit ist eine weitere Zone 110 vom N+-Leitfähigkeitstyp vorhanden, die sich im Betrieb des Gate 108 ergibt, und die Zone 110 bildet die Sourcezone für den Transistor 104. Das Gate des Transistors 104 wird von einem Gate 112 gebildet und dessen Drain ist eine darin angeordnete N+-Zone 114.

Ein Trenngate 115, das dem Trenngate 108 gleichwertig ist, umgibt den Transistor 106 und legt eine weitere P+-Zone 117 fest, welche die Source des Transistors 106 bildet. Das Gate des Transistors 106 wird vom Gate 118 gebildet, und der Drain des

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Transistors 106 ist die darin liegende P+-Zone 120. Ein Leiter 116 verbindet das Schutzgate 115 mit der P+-Sourcezone 86, um die Zone unter dem Gate 115 im dauernd gesperrten Zustand zu halten.

Ein Leiter 122 ist mit dem Gate 112 des Transistors 104 verbunden und kann mit einer Klemme der integrierten Schaltung verbunden werden, um ein Steuersignal an einer Klemme B des Gates 112 abzugreifen. Ein Leiter 124 ist dem Gate 118 des Transistors 106 zugeordnet und dazu bestimmt mit einer Klemme der integrierten Schaltung zum Anlegen eines Steuersignals Ë verbunden zu werden, dessen Polarität entgegengesetzt zur Polarität des an den Leiter 122 angelegten Steuersignals ist. Ein Eingangssignalleiter 126 ist mit den entsprechenden Sourcezonen 110 und 117 verbunden. Diese Anordnung funktioniert wie ein komplementäres Übertragungsgate und ähnlich wie Übertragungsglieder des bekannten CMOS-Typs.

Am NAND-Glied 78 wird demonstriert, wie mit der beschriebenen Technik Transistoren in Serie und parallel geschaltet werden können. Das NAND-Glied 78 besteht aus zwei N-Kanaltransistoren 130 und 132, deren Source- und Drain-Leitungskanäle gemäss nachfolgender Beschreibung in Serie geschaltet sind, und zwei P-Kanaltransistoren 134 und 136, deren Source-und Drain-Leitungskanäle parallel geschaltet sind. Die N+-Sourcezone 84 bildet die Source des Transistors 130. Das Gate des Transistors 130 wird von einer Struktur 138 gebildet, die, gleich den anderen rahmenartigen Strukturen, eine Zone 140 mit N+-Leitfähigkeit umgibt. Diese letztere Zone 140 bildet einen gemeinsamen Drain für den Transistor 130 und die Source für den Transistor 132. Der Transistor 132 hat ein Gate 142 und einen Drain 144, der von einer N+-Zone innerhalb des Gates 142 gebildet wird. Der Transistor 134 hat eine Source, die von der P+-Sourcezone 86 gebildet wird, ein Gate 146 und eine P+-Drainzone 148. In ähnlicher Weise hat der Transistor 136 eine Source, die von der P+-Sourcezone 86, einem Gate 150 und einer P+-Drainzone 152 gebildet ist.

Ein Leiter 154 verbindet das Gate 138 des Transistors 130 mit dem Gate 150 des Transistors 136 und kann an eine mit C bezeichnete Klemme der Bauelementeinheit angeschlossen werden. Ein Leiter 156 verbindet den Drain 144 des Transistors 132 mit dem Drain 148 des Transistors 134 und dem Drain 152 des Transistors 136. Er bildet den Ausgangssignalleiter für dieses NAND-Glied und ist mit C.D beschriftet. Ein Leiter 158 ist mit dem Gate 142 des Transistors 132 und mit dem Gate 146 des Transistors 134 verbunden. Er kann an eine mit D bezeichnete Klemme der Bauelementeinheit angeschlossen werden.

Im Betrieb des NAND-Gliedes 78 wird, wenn an beiden Klemmen C und D hohes Potential, das heisst das Potential VDD angelegt ist, der Transistor 132 leiten, und beide Transistoren 134 und 136 werden sperren. In diesem Falle wird das an der Ausgangsklemme C.D auftretende Signal im wesentlichen gleich Vss sein. Wenn an beide Klemmen C und D ein niedriges Signal, das heisst Vss, angelegt wird, werden die Transistoren 130 und 132 gesperrt, die Transistoren 134 und 136 sind dagegen leitend, so dass das an der Klemme C.D auftretende Ausgangssignal im wesentlichen gleich VDd ist. Wenn an C hohes Potential und an D niedriges Potential angelegt wird, leitet der

Transistor 130; der Transistor 132 wird gesperrt. In diesem Zustand tritt am Ausgang C.D auch das Potential VDD auf. Wenn an D ein hohes und an C ein niedriges Potential angelegt wird, wird der Transistor 130 gesperrt und der Transistor 132 leitet, der Transistor 134 ist gesperrt und der Transistor 136 leitet, weshalb an C.D auch das Ausgangssignal VDD auftritt. Es gibt somit nur einen logischen Zustand, bei dem am Ausgang C.D das Signal Vss auftritt: dies ist dann der Fall, wenn sowohl an C und D das Potential VDo angelegt wird. Anders gesagt, dieser Schaltkreis verhält sich wie ein logisches NAND-Glied.

Auch andere Logikfunktionen können mit dieser Technik verwirklicht werden. Sie werden hier nicht beschrieben, da ihr Aufbau für Fachleute, die sich mit vorliegender Beschreibung vertraut gemacht haben, ganz offensichtlich ist. Es können mehrere Transistoren auf die gleiche Art wie die Transistoren 130 und 132 dadurch in Serie geschaltet werden, dass die Gates dieser Transistoren mit einem zusätzlichen nicht dargestellten Gate umgeben werden, aber es gibt insofern eine Grenze für diese Technik, als jeder in Serie geschaltete Transistor breiter als der Transistor ist, den er umgibt, so dass der Gegenwirkleit-wert der verschiedenen Transistoren unterschiedlich ist. Bei den meisten Schaltungen sind aber grosse Abweichungen des Gegenwirkleitwertes der darin verwendeten Transistoren unerwünscht.

Der hier beschriebene Aufbau und das hier beschriebene Verfahren weisen mehrere Vorteile gegenüber der bekannten CMOS-Technik auf. Die integrierte Schaltung benötigt keine Schutzbänder zum Trennen der darin enthaltenen Schaltelemente oder Zonen. Deshalb ist es nicht erforderlich, für die Schutzbänder Platz zu reservieren. Daher kann die Packungsdichte gegenüber integrierten Schaltungen, die in der CMOS-Technik hergestellt wurden, grösser sein. Der Aufbau des Transistors mit geschlossener Geometrie hat dèn Vorteil, dass das Verhältnis Gegenwirkleitwert zu Drainkapazität für die Transistoren verbessert wird; dadurch werden sie schneller als bekannte integrierte Schaltungen. Zufolge der in Fig. 11 beschriebenen, ebenen Struktur ist bei einer gegebenen, integrierten Schaltung nicht für jeden Transistor ein Sourcekon-takt erforderlich.

Bei dem beschriebenen Verfahren sind nur vier Photomasken zur Herstellung irgendeiner gegebenen integrierten Schaltung notwendig. Dadurch ergeben sich niedrigere Kosten, und eine einfachere Fabrikation, so dass sich integrierte Schaltungen wirtschaftlicher herstellen lassen. Die Wirtschaftlichkeit wird auch durch den Umstand verbessert, indem mit einer einzigen Photomaskeneinstellung drei Diffusionen gemacht werden können (das heisst mit der Einstellung die zur Bildung der Photoresistschicht 70 in Fig. 8 erforderlich ist). Diese Einstellung ist nicht kritisch, da die Grenzen der Photoresistschicht 70 in ihrer Lage von einer integrierten Schaltung zu einer andern integrierten Schaltung sich stark ändern können, ohne dass dadurch das Betriebsverhalten oder die Herstellung negativ beeinflusst werden. Das Viermaskenverfahren hat den oben angegebenen Nachteil, dass die Substratkontaktierung verhältnismässig schwierig ist. Umgekehrt tritt bei der Fünfmaskentechnik dieses Problem nicht auf.

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PATENTANSPRÜCHE

1. Verfahren zur Herstellung einer integrierten Schaltung aus einem Grundkörper aus halbleitendem Material eines ersten Leitfähigkeitstyps, gekennzeichnet durch die Schritte: Erzeugung eines zusammenhängenden ersten Films (28) aus Isoliermaterial auf der Oberfläche (14, Fig. 6) des Grundkörpers; Erzeugung eines zusammenhängenden zweiten Films (30) aus leitendem Material auf dem ersten Film (28) aus Isoliermaterial; Entfernen von Teilen des zweiten Films (30), um darin ein Muster auszubilden, das mindestens eine erste, rahmenartige Struktur (22) und eine zweite, rahmenartige Struktur (24) aufweist, die innerhalb der ersten, rahmenartigen Struktur (22) angeordnet ist, sowie eine dritte rahmenartige Struktur (26), die vollständig ausserhalb der ersten rahmenartigen Struktur (22) angeordnet ist (Fig. 7); Erzeugung eines Markierüberzuges (70) auf dem Grundkörper (12) aus einem Material, das für Donatoratome undurchlässig ist, wobei im Maskierüberzug (70) ein solches Muster ausgebildet wird, dass nur die zweite rahmenartige Struktur (24) mit der Fläche des ersten Films (28) darin unbedeckt liegt, und wobei der Rand des Maskierüberzuges (70) innerhalb der ersten, rahmenartigen Struktur (22) und ausserhalb der zweiten, rahmenartigen Struktur (24) zu liegen kommt, und die zweite, rahmenartige Struktur (24) umgibt (Fig. 8); Eindotieren von Akzeptoratomen in den Grundkörper (12) zur Ausbildung einer zusammenhängenden Zone (36) eines zweiten entgegengesetzten Leitfähigkeitstyps unter mindestens den Teilen des ersten Films (28), die bei der Bildung des Maskierüberzugs (70) unbedeckt gelegen sind, und unter der zweiten rahmenartigen Struktur (24) (Fig. 8); Entfernen der unbedeckten Teile des ersten Films (28) (Fig. 9); Eindotieren von Dona-toratomen in den Grundkörper (12), um Zonen (40) des ersten Leitfähigkeitstyps (N+) direkt angrenzend an die Teile der Oberfläche (14) auszubilden, welche innerhalb und ausserhalb der zweiten, rahmenartigen Struktur (24) liegen (Fig. 9); Entfernen aller übrigen Teile des ersten Films (28) mit Ausnahme jener, die unter der ersten (22), zweiten (24) und dritten (26), rahmenartigen Struktur liegen (Fig. 10); und Eindotieren von Akzeptoratomen in jene Teile (42,44,50) des Grundkörpers (12), die direkt an die Teile der Oberfläche (14) angrenzen, welche nicht von der ersten (22), zweiten (24) und dritten (26), rahmenartigen Struktur bedeckt sind (Fig. 10).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die zusammenhängende Zone (36) des entgegengesetzten Leitfähigkeitstyps (P) nach der Bildung des Maskierüberzugs (70) durch Eindotierung von den entgegengesetzten Leitfähigkeitstyp (P) erzeugenden Ionen in den Grundkörper (12) mit einer Energie gebildet wird, die nicht zum Durchdringen des Maskierüberzuges (70) ausreicht, jedoch genügt, um den ersten Film (28) und die Kombination des ersten (28) mit dem zweiten (30) Film zu durchdringen.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Eindotieren von Donatoratomen in den Grundkörper (12), um Zonen (40) des ersten Leitfähigkeitstyps (N+) zu bilden, das Eindiffundieren der Akzeptoratome in den Grundkörper (12) durch die Oberflächenteile innerhalb und ausserhalb der rahmenartigen Struktur umfasst.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass der Grundkörper vom N-Leitfähigkeitstyp ist, die Donatoratome Phosphoratome sind, die Konzentration des Phosphors in den Zonen des ersten N-Leitfähigkeitstyps (N+) grösser als 1021 Atome/cm3 ist, und dass das Eindotieren von Akzeptoratomen in jene Teile (42,44,50) des Grundkörpers (12), die direkt an die Teile der Oberfläche (14) angrenzen, die nicht von der ersten (22), zweiten (24) und dritten (26), rahmenartigen Struktur bedeckt sind, das Eindiffundieren von Boratomen in den Grundkörper (12) bis zu einer Konzentration umfasst, die nicht ausreicht, um Zonen vom N+-Leitfähigkeitstyp in Zonen vom P-Leitfähigkeitstyp umzuwandeln.
5. Nach dem Verfahren gemäss Anspruch 1 hergestellte integrierte Schaltung mit mindestens einem P-Kanal-Feld-effekttransistor mit isoliertem Gate und einem N-Kanal-Feld-effekttransistor mit isoliertem Gate, und einer Trennzone zum Trennen des P-Kanal-Feldeffekttransistors mit isoliertem Gate vom N-Kanal-Feldeffekttransistor mit isoliertem Gate, gekennzeichnet durch erste (22), zweite (24) und dritte (26), rahmenartige Strukturen, deren jede eine Schicht (28) aus Isoliermaterial auf der Oberfläche (14) und eine Schicht (30) aus leitendem Material auf der Schicht (28) aus Isoliermaterial enthält, wobei die erste, rahmenartige Struktur (22) eine geschlossene Geometrie aufweist, indem sie einen ersten Teil (32) der Oberfläche (14) umgibt, und von einem zweiten Teil (34) der Oberfläche (14) umgeben wird, die zweite, rahmenartige Struktur (24) ebenfalls eine geschlossene Geometrie aufweist und auf dem ersten Teil (32) der Oberfläche (14) angeordnet ist, und die dritte, rahmenartige Struktur (26) auch eine geschlossene Geometrie aufweist, und auf dem zweiten Teil (34) der Oberfläche (14) angeordnet ist; eine Well-Zone (36), mit einem zum Leitfähigkeitstyp des Grundkörpers (12) entgegengesetzten Leitfähig-keitstyp, die im Grundkörper (12) direkt benachbart zum ersten Teil (32) der Oberfläche (14) angeordnet ist; eine Kontaktanordnung (50), die aus einem Teil des ersten Teils (32) der Oberfläche (14) besteht und mit der Well-Zone (36) einen ohmschen Kontakt herstellt; eine Zone (38) mit einem Leitfähigkeitstyp gleich dem Leitfähigkeitstyp des Grundkörpers (12), die innerhalb der Well-Zone (36) direkt bei jenem Teil der Oberfläche (14) angeordnet ist, der von der zweiten, rahmenartigen Struktur (24) umgeben ist; eine Zone (40) mit einem Leitfähigkeitstyp gleich dem Leitfähigkeitstyp des Grundkörpers (12), die innerhalb der Well-Zone (36) direkt benachbart zu jenem Teil der Oberfläche (14) angeordnet ist, welche die zweite, rahmenartige Struktur (24) umgibt; eine Zone (42) mit einem Leitfähigkeitstyp, der entgegengesetzt zum Leitfähigkeitstyp des Grundkörpers (12) ist, und die direkt benachbart zu dem Teil der Oberfläche (14) angeordnet ist, der von der dritten, rahmenartigen Struktur (26) umgeben ist; und eine Zone (44) mit einem Leitfähigkeitstyp, der entgegengesetzt zum Leitfähigkeitstyp des Grundkörpers (12) ist, und die direkt benachbart zu dem Teil der Oberfläche (14) angeordnet ist, der die dritte, rahmenartige Struktur (26) umgibt.
6. Integrierte Schaltung nach Anspruch 5, dadurch gekennzeichnet, dass die Kontaktanordnung (50), die mit der Well-Zone (36) in ohmschem Kontakt steht, eine Zone mit einem zum Leitfähigkeitstyp des Grundkörpers entgegengesetzten Leitfähigkeitstyp und einer höheren Dotierung als die Well-Zone (36) ist, und dem Bereich des ersten Teils (32) der Oberfläche (14) benachbart angeordnet ist, der zwischen der ersten (22) und zweiten (24), rahmenartigen Struktur liegt.
7. Integrierte Schaltung nach Anspruch 6, dadurch gekennzeichnet, dass die Zone (50) höherer Dotierung direkt die Zone gleichen Leitfähigkeitstyps wie der Grundkörper innerhalb der Well-Zone (36) umgibt, welche die zweite, rahmenartige Struktur (24) umgibt.
8. Integrierte Schaltung nach Anspruch 7, dadurch gekennzeichnet, dass jede der rahmenartigen Strukturen (22,24,26) eine innere, periphere Grenzschicht (48) und eine äussere, periphere Grenzschicht (46) aufweist, und dass die Zone (50) höherer Dotierung mit einer Oberflächen-Zwischengrenzschicht versehen ist, die praktisch zur inneren, peripheren Grenzschicht (48) der ersten, rahmenartigen Struktur (22) direkt benachbart ist.
9. Integrierte Schaltung nach Anspruch 8, dadurch gekennzeichnet, dass die Zonen gleichen und entgegengesetzten Leitfähigkeitstyps mit einer Oberflächen-Zwischengrenzschicht versehen sind, die praktisch zu mindestens einer der inneren oder äusseren peripheren Grenzschichten einer rahmenartigen Struktur direkt benachbart ist.

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10. Integrierte Schaltung nach Anspruch 5, dadurch gekennzeichnet, dass die Zone (44) entgegengesetzten Leitfähigkeitstyps, welche die dritte, rahmenartige Struktur (26) umgibt, auch die erste, rahmenartige Struktur (22) umgibt.
11. Integrierte Schaltung nach Anspruch 10, dadurch gekennzeichnet, dass die Schicht aus leitendem Material (30) in der ersten, rahmenartigen Struktur (22) mit der Zone (44) entgegengesetzten Leitfähigkeitstyps verbunden ist, welche die erste (22) und dritte (26), rahmenartige Struktur umgibt.
12. Integrierte Schaltung nach Anspruch 5, gekennzeichnet durch eine vierte, rahmenartige Struktur, die wie die erste, zweite und dritte, rahmenartige Struktur auf dem ersten Teil der Oberfläche angeordnet ist.
13. Integrierte Schaltung nach Anspruch 12, dadurch gekennzeichnet, dass die vierte, rahmenartige Struktur die zweite, rahmenartige Struktur umgibt.
14. Integrierte Schaltung nach Anspruch 12, gekennzeichnet durch eine fünfte, rahmenartige Struktur, die wie die anderen, rahmenartigen Strukturen, auf dem zweiten Teil der Oberfläche angeordnet ist.
15. Integrierte Schaltung nach Anspruch 14, dadurch gekennzeichnet, dass die fünfte, rahmenartige Struktur die dritte, rahmenartige Struktur umgibt.