DE2449688B2 - Verfahren zur Herstellung einer dotierten Zone eines Leitfähigkeitstyps in einem Halbleiterkörper - Google Patents
Verfahren zur Herstellung einer dotierten Zone eines Leitfähigkeitstyps in einem HalbleiterkörperInfo
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- 239000004065 semiconductor Substances 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 239000002019 doping agent Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 15
- 238000009792 diffusion process Methods 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 238000002513 implantation Methods 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 230000005855 radiation Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- -1 Arsenic ions Chemical class 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/024—Defect control-gettering and annealing
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S148/00—Metal treatment
- Y10S148/124—Polycrystalline emitter
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Description
Die Erfindung betrifft ein Verfahren zur Herstellung einer dotierten Zone eines Leitfähigkeitstyps in einem
Halbleiterkörper, bei dem der Dotierungsstoff aus einer polykristallinen oder amorphen Schicht oder aus
mehreren polykristallinen und/oder amorphen Schichten in den Halbleiterkörper eindiffundiert wird.
Bei einem derartigen bekannten Verfahren (US-PS 3b 64 896) wird der Dotierungsstoff in die amorphe oder
polykristalline Schicht durch Abscheiden aus der Gasphase oder durch Verdampfung eingebracht.
Bei der Herstellung von Halbleiterbauelementen mit dotierten Zonen werden derzeit im wesentlichen zwei
Verfahren angewendet, nämlich einerseits die Diffusion und andererseits die Ionenimplantation.
Beim Diffusionsverfahren wird die Konzentration des Dotierungsstoffes an der Oberfläche und der Dotierungsverlauf
des Halbleiterkörpers durch die Löslichkeit des Dotierungsstoffes im Halbleiterkörper, die
vorgegebene Temperaturbehandlung und die Prozeßführung bestimmt. Eine typische Prozeßführung ist
beispielsweise die Aufspaltung des Dotierungsverfahrens in eine Belegung zur Erzeugung einer definierten
Doticrungsstoffmenge in Oberflächennähe des Halbleiterkörper; und in eine anschließende Nachdiffusion
zur Einstellung der Lage des pn-Überganges. Durch die im allgemeinen sehr hohe Konzentration der Dotierungsstoffatomc
an der Oberfläche des Halbleiterkörpers können Gitterverzerrungen auftreten.
Die hohe Dotierungsstoffkonzentration an der Oberfläche des Halbleiterkörpers kann bei der Dotierung
mittels der Ionenimplantation (DE-OS 22 24 658) vermieden werden, da bei diesem Dotierungsverfahren
die Höhe und die Lage des Dotierungsmaximums von der Ionenenergie und der Implantationsdosis abhängen.
Jedoch entstehen durch die implantierten Ionen Strahlenschäden in Form von Gitterstörungen, die
durch eine anschließende Temperaturbehandlung ausgeheilt werden müssen. Bei hohen Implantationsdosen
(Dotierungskonzentration > 1018Cm-') sind diese
Strahlenschäden, die oft in der Form von sogenannten »Schadcnskomplexen« (beispielsweise in der Form
einer Verbindung von einer Gitter-Leerstelle und einem Sauerstoffatom) vorliegen, nur bei relativ hohen
Temperaturen, insbesondere über lOOO'C, vollständig alisheilbar.
Es ist daher Aufgabe der Erfindung, das Verfahren gemäß dem Oberbegriff des Patentanspruches 1 so
weiter auszubilden, daß die Dotierungsstoffverteilung innarhalb der Schicht, aus der der Dotierungsstoff in den
Halbleiterkörper eindiffundiert wird, und die Konzentration des Dotierungsstoffes an der Halbleiterkörperoberfläche
genau einstellbar sind, so daß das Gitter des Halbleiterkörpers nur möglichst geringe Störungen
erleidet.
to Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß der Dotierungsstoff zuvor in die Schicht(en) durch
Ionenimplantation eingebracht wird.
Die Diffusion in den Halbleiterkörper erfolgt also aus einer (oder mehreren) dotierten, polykristallinen oder
amorphen Schichten). Die Oberflächenkonzentration des Dotierungsstoffes im Halbleiterkörper ist damit von
frei wählbaren Parametern abhängig, nämlich von der Dotierungskonzentration in der (den) Schicht(en) und
der Diffusionstemperatur und -dauer. Die Dotierung der Schicht(en) erfolgt wiederum mit großer Genauigkeit
durch die Ionenimplantation. Die infolge der Implantation auftretenden Strahlenschäden sind in der polykristallinen
ode-v- amorphen Schicht ohne Bedeutung.
Das erfindungsgemäße Verfahren eignet sich zur Dotierung aller Halbleiter, insbesondere von Halbleitern der Gruppen IV, III —V, II —Vl des Periodischen Systems und deren Mischkristalle.
Das erfindungsgemäße Verfahren eignet sich zur Dotierung aller Halbleiter, insbesondere von Halbleitern der Gruppen IV, III —V, II —Vl des Periodischen Systems und deren Mischkristalle.
Als Materialien für die Schicht(en) können die genannten Halbleiter in polykristalliner oder amorpher
Form sowie ihre Mischungen untereinander oder in mehreren Schichten vorgesehen werden.
Nachfolgend wird ein Beispiel des Verfahrens gemäß der Erfindung an Hand der Zeichnung näher erläutert.
Es zeigt
F i g. 1 eine Draufsicht auf einen Halbleiterkörper mit zwei Fenstern,
Fig.2 einen Schnitt H-Il durch den in der Fig. 1 dargestellten Halbleiterkörper,
Fig. 3 den Halbleiterkörper der Fig.2 nach der Beschichtung mit einer polykristallinen Siliciumschicht,
Fig. 4 den Dotierungsverlauf in der polykristallinen SilieiumschL'ht nach der Implantation von Arsen; das
Maximum der Dotierung kann hierbei zur Oberfläche oder zur Grenzfläche hin verschoben sein,
Fig. 5 den Dotierungsverlauf in der polykristallinen
Siliciumschicht und im einkristallinen Siliciumkörper nach der Implantation und Diffusion, und
F i g. 6 einen Schnitt durch den Halbleiterkörper nach der Implantation, Diffusion und Metallisierung.
Im folgenden wird die Dotierung eines Siliciumkörpers
mit Arsen beschrieben, wobei für die Schicht polykristallines Silicium verwendet wird:
Nach der Abdeckung einer Oberfläche 2 eines Siliciumkörpers 1 mittels einer thermischen oder
pyrolytischen Siliciumdioxidschicht 3 werden in die Siliciumdioxidschicht 3 mit Hilfe der bekannten
Fotolack- und Ätztechnik Fenster4,5geätzt(Fig. 1,2).
Im nächsten Prozeßschritt wird auf die Oberfläche
der in der Fig.2 dargestellten Anordnung eine polykristalline Siliciumschicht 6 durch ein pyrolytisches
Verfahren aufgebracht. Die Schichtdicke der polykristallinen Siliciumschicht 6 beträgt 0,15 μιη bis 0,5 μηι. In
diese Siliciumschicht 6 werden Arsenionen implantiert. Die Implantationsenergie E, wird dabei so gewählt, daß
das Maximum der Verteilung innerhalb der polykristallinen Siliciumschicht 6 liegt. Bei einer Schichtdicke von
etwa 0,3 μηι sollte E, < 300 keV sein. Auf diese Weise
entsteht die in der Fig. 3 gezeigte Anordnung mit der
dotierten, polykristallinen Siliciumschicht 6.
Die F i g. 4 zeigt den Verlauf der Arsendotierung in der polykristallinen Siliciumschicht 6 nach der Implantation,
wobei die Implantationsdosis etwa 5 · 1014 bis
5 - 10"> cm-2 beträgt. Dabei sind auf der Ordinate die
/^s-Konzentration k und auf der Abszisse der Abstand d
von der Oberfläche 7 der polykristallinen Siliciumschicht 6 über den Fenstern 4, 5 aufgetragen. Mit »A«
und »B« sind jeweils die Bereiche der polykristallinen Siliciumschichl 6 und des einkristaliinen Siüciumkörpers
1 angedeutet
Während eines Diffusionsschrittes von beispielsweise 30 min bei 9500C diffundiert das implantierte Arsen aus
der polykristallinen Siliciumschicht 6 in den einkristallinen Halbleiterkörper 1, wie dies in der Fig. 5
angedeutet ist. Auf diese Weise entstehen unterhalb der Fenster 4, 5 mit Arsen dotierte Zonen 8, 9 im
Halbleiterkörper J (F i g. 6).
Durch eine weitere Fotolack- und Ätztechnik wird die polykristalline Siliciumschicht 6 derart von der Oberfläche
der Siliciumdioxidschicht 3 entfernt, daß nur noch Inseln 10,11 über den Fenstern 4,5 zurückbleiben. Diese
Inseln 10, 11 dienen als ohmsche Kontakte für anschließend aufgebrachte Leitbahner. 12,13 (Fi g. 6).
Integrierte bipolare Transistoren, deren mit Arsen dotierte Emitterzonen nach dem beschriebenen Verfahren
hergestellt wurden, zeigen eine maximale Stromverstärkung bis zu einem Faktor 500 und Gren/frequen/en
bis zu 4 GHz.
Hierzu 1 Blatt Zeichnungen
Claims (3)
1. Verfahren zur Herstellung einer dotierten Zone eines Leitfähigkeitstyps in einem Halbleiterkörper,
bei dem der Dotierungsstoff aus einer polykristallinen oder amorphen Schicht oder aus mehreren
polykristallinen und/oder amorphen Schichten in den Halbleiterkörper eindiffundiert wird, d a durch
gekennzeichnet, daß der Dotierungsstoff zuvor in die Schicht(en) (6) durch Ionenimplantation
eingebracht wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Maximum des Dotierungsverlaufes
des in die Schicht(en) (6) implantierten Dotierungsstoffes wenigstens vor der Diffusion im Innern der
Schicht(en)(6)liegt.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Schichtdicke der
Schicht(en)0,15 μΐη bis 0,5 μιη beträgt.
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ID=5928640
Family Applications (1)
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---|---|---|---|
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Country Status (7)
Country | Link |
---|---|
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JP (1) | JPS5952533B2 (de) |
CA (1) | CA1055620A (de) |
DE (1) | DE2449688C3 (de) |
FR (1) | FR2288391A1 (de) |
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