DE2846671C2 - Verfahren zur Herstellung einer Halbleitervorrichtung - Google Patents

Verfahren zur Herstellung einer Halbleitervorrichtung

Info

Publication number
DE2846671C2
DE2846671C2 DE19782846671 DE2846671A DE2846671C2 DE 2846671 C2 DE2846671 C2 DE 2846671C2 DE 19782846671 DE19782846671 DE 19782846671 DE 2846671 A DE2846671 A DE 2846671A DE 2846671 C2 DE2846671 C2 DE 2846671C2
Authority
DE
Germany
Prior art keywords
zone
diffusion
phosphorus
conductive
zones
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE19782846671
Other languages
English (en)
Other versions
DE2846671A1 (de
Inventor
Hiroshi Tokio Inoue
Shigeru Yokohama Komatsu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP12756677A external-priority patent/JPS5461489A/ja
Priority claimed from JP13409677A external-priority patent/JPS5467778A/ja
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Publication of DE2846671A1 publication Critical patent/DE2846671A1/de
Application granted granted Critical
Publication of DE2846671C2 publication Critical patent/DE2846671C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers
    • H01L21/32155—Doping polycristalline - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Bipolar Transistors (AREA)

Description

40
Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung, bei dem zunächst ein Siliziumsubstrat vorgesehen wird, das an seiner einen Seite mindestens eine p-leitende Zone mit einer nach außen freiliegenden Fläche aufweist, sodann in der freiliegenden Fläche der p-leitenden Zone durch Ablagerung eine Phosphor enthaltende n-Ieitende Zone ausgebildet wird, und schließlich in einem Diffusionsschritt die n-Ieitende Zone erwärmt wird, um den in dieser Zone enthaltenen Phosphor in die p-leitende Zone diffundieren zu lassen.
Ein derartiges Verfahren ist aus »Fujitsu Scientific & Technical Journal«, Band 8 (1972). H. 4 (Dez.), S. 147-168 bereits bekannt.
Aus der DE-OS 25 07 344 ist ein Verfahren zum Eindiffundieren von Verunreinigungen in ein Substrat bekannt, bei dem das Substrat mit einer Sperrschicht für die Verunreinigungen beschichtet wird, in dieser Sperrschicht Fenster in Abhängigkeit von der Form der gewünschten Diffusionsstruktur freigelegt werden, durch diese Fenster hindurch im Substrat eine Diffusion nach einem bekannten Verfahren bewirkt wird, um das Substrat in Berührung mit der einzudiffuridierenden Verunreinigung sowie mit den Oxiden oder anderen Verbindungen der Verunreinigungen ZU bringen, Das Wesentliche dieses bekannten Verfahrens besteht darin, daß nach Freilegung des Fensters in der Sperrschicht in Abhängigkeit von der Form der gewünschten Diffusionsstrukturen eine Beschichtung mit einer Substanz mit den folgenden Merkmalen vorgenommen wird:
Schnelle Diffusionsgeschwindigkeit gegenüber der einzudiffundierenden Verunreinigung, große chemische Reaktionsträgheit gegenüber der Verunreinigung oder ihren Verbindungen, die sich gewöhnlich beim Diffundieren bei hoher Temperatur bilden, große chemische Reaktionsträgheit gegenüber dem Substrat und große chemische Reaktionsträgheit gegenüber der Sperrschicht, so daß Diffusionen in das Substrat v/ährend einer langen Zeitdauer vorgenommen werden können.
Die der Erfindung zugrundeliegende Aufgabe besteht darin, ein Verfahren zur Herstellung einer Halbleitervorrichtung der eingangs genannten Art zu schaffen, bei dem unter Verwendung von Phosphor als Diffusionsfremdatom eine höchst genaue Steuerung der Diffusionstiefe möglich ist
Ausgehend von dem Verfahren der eingangs genannten Art wird diese Aufgabe erfindungsgemäß dadurch gelöst, daß auf der η-leitenden Zone vor dem Erwärmen derselben eine polykristalline Siliziumschicht ausgebildet wird.
Bei dem Herstellungsverfahren nach der genannten DE-OS 25 07 344 wird zwar ebenfalls eine polykristalline Siliziumschicht vorgesehen, sie wird jedoch deshalb verwendet, weil sie nur langsam mit der dort ausgebildeten Sperrschicht reagiert und weil sie besonders durchläss:g für die Diffusion von Verunreinigungen ist.
Besonders vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Im folgenden werden Ausführungsbeispiele der Erfindung im Vergleich zum Stand der Technik unter Hinweis auf die Zeichnung näher erläutert. Es zeigen
Fig. IA bis ID schematische Schnittansichten zur Verdeutlichung des als erstes Ausführungsbeispiel der Erfindung erläuterten Verfahrens zur Herstellung einer Halbleitervorrichtung,
F i g. 2 und 3 graphische Darste'lungen zur Veranschaulichung der Beziehung zwischen der Phosphordiffusionszeit und der Diffusionstiefe beim Verfahren gemäß Fig.1 und bei einem bisherigen Verfahren,
F i g. 4A bis 4F schematische Schnittansichten zur Darstellung der Verfahrensschritte bei noch einem weiteren Ausführungsbeispiel der Erfindung, und
F i g. 5 eine graphische Darstellung der Beziehung zwischen der Diffusionstiefe der Emitterzone jedes Transistors der Halbleitervorrichtung und der Diffusionszeit.
Die F i g. 1A bis 1D sind Schemadarstellungen für die Herstellung eines npn-Planartransistors. Zunächst wird durch Dampfdiffusion selektiv Bor in die eine Seite eines n-Siliziumsubstrats 10 eindiffundiert, um eine schutzringförmige p-Basiszone 11 mit einem flachen Mittelteil 11a auszubilden. Die eine Seite des Substrats 10 wird nach dem thermischen Oxydationsverfahren mit einem Siliziumdioxid- bzw. Isolierfilm 12 bedeckt, worauf eine Öffnung 12a ausgebildet wird, über welche ein Teil der Oberseite des Mittelteils lila der Basiszone U (nach außen hin) freiliegt. Danach wird das so geformte Gebilde einer oxidierenden Atmosphäre aus Phosphoroxychlorid bei 950°C ausgesetzt, so daß auf dem über die Öffnung 12a freiliegenden Teil der Oberseite des Mittelteils 11a Phosphor abgelagert wird. Bei diesem Ablagerungsvorgang dringt der Phosphor geringfügig in den Oberteil des Mittelteils 1 la ein, so daß eine flacht; n-Zone 13 mit hoher Fremdätomkonzentration und
einer Tiefe von etwa 0,1 μιη entsteht (vgl. F i g. 1 A). Eine bei dieser Ablagerung auf der Oberfläche der n-Zone 13 gebildete Phosphorglasschicht kann mit verdünnter Flußsäure abgetragen werden, um Schwierigkeiten bei den nachfolgenden Verfahrensschritten zu vermeiden.
Als nächstes wird durch Aufdampfen von Silizium bei 650cC eine polykristalline Siliziumschicht 14, die nicht zwangsläufig Fremdatome enthält, auf der Siliziumdioxidschicht 12 und der n-Zone 13 in einer Dicke von etwa 400 nm geformt (vgl. Fig. IB).
Das dann erhaltene Gebilde wird hierauf 40 min lang auf i0O0°C erwärmt, um Phosphor in die n-Zone 13 einzudiffundieren und dabei gemäß Fig. IC eine n-Emitterzone 17 in der Basiszone 11 auszubilden. Diese Phosphordiffusion erfolgt in der Weise, daß mehr Phosphor auch in die polykristalline Siliziuroschicht 14 eindiffundieren kann, weil der Diffusionskoeffizient des polykristallinen Siliziums wesentlich größer ist als derjenige von Einkristall-Silizium.
Gemäß F i g. 1D wird sodann eine polykristalline Siliziumelektrode 18 durch Wegätzen der polykristallinen Siliziumschicht außer im Bereich auf der und um die Emitterzone 17 herum, hergestellt. Da die r,'jf dieie Weise ausgebildete Emitterelektrode 18 ausreichend mit Phosphor dotiert ist wird ihre Transistor-Durch-Schaltcharakteristik nicht beeinträchtigt, und es besteht keine Gefahr für ein Eindringen der Elektrode in die Emitterzone, wie dies beispielsweise bei der Ausbildung einer Aluminiumelektrode der FaIi ist. Bei dem auf diese Weise hergestellten npn-Transistor betragen der Emittererdungsstrom-Verstärkungsfaktor β = 100 und Vera= -25 V.
Die Fig.2 und 3 veranschaulichen die Beziehung zwischen der Phosphordiffusionszeit und der Diffusionstiefe der Emitterzone. In diesen Figuren sind die Diffusionstiefe der Emitterzone auf der Ordinate und die Diffusionszeit auf der Abszisse aufgetragen. Die F i g. 2 und 3 gelten für Diffusionstemperaturen von 1000°C bzw. 9500C Die Kurven Fund Λ gemäß Fig. 2 und 3 gelten für das vorstehend anhand der Fig. IA-ID beschriebene Verfahren, während die Kurven Q und 5 für ein bisheriges Verfahren gelten, bei dem bei der Emitterdiffusion keine polykristalline Siliziumschicht angewandt wird.
Beim vorstehend beschriebenen Verfahren kann, wie aus den Fig.2 und 3 hervorgeht, die Steuerung der Diffusion vesentlich verbessert v· :rden, weil die Diffusionsgeschwindigkeit des Phosphors bei gleicher Diffusionszeit halbiert ist.
Obgleich vorstehend die Herstellung eines Planartransistors beschrieben h>\ ist das Verfahren gemäß Fig. 1 auch auf ein Verfahren zur Herstellung anderer HalbleitervG-richtungen beispielsweise eines Feldeffekttransistors anwendbar.
Das erfindungsgemäße Verfahren ist auch nicht auf die angegebene Zahl von Halbleiterelementen beschränkt. Im folgenden ist die Anwendung dieses Verfahrens anhand von Fig. 4A bis 4F auf einen integrierten Schaltkreis mit einer Vielzahl von HaIbleiterelemenicn beschrieben.
Zwei p-Basiszonen 41 und 42 werden nach einem an sich bekannten Verfahren auf der einen Seite eines mit Phosphor dotierten Siliziumsubstrats 40 mit einem Spezifischen Widerstand von 1 —1,5 Qcm ausgebildet. Obgleich diese Basiszonen bei diesem Ausführungsbeispiel gleichzeitig diirch Dampfdiffusion Von Bor mit Bornitrid als Fremdatomspender hergestellt werden, sind auch andere Verfahr·!1:! anwendbar, etwa Diffusion des Fremdatoms mittels einer mit einem p-Fremdatom dotierten Siliziumdioxidschichi und Ionenimplantation. Gemäß F i g. 4A wird auf dem Siliziumsubstrat 40 eine Siliziumdioxidschicht 44 als Diffusionsmaske für da., Fremdatom zur Herstellung der Basiszonen 41 und 42 vorgesehen. Weiterhin wird auf den Basiszonen 41 und 42 eine Isolierschicht 43 aus Siliziumdioxid ausgebildet Diese Siliziumdioxidsehichten 43 und 44 können nach dem bekannten thermischen Oxydationsverfahren oder durch Niedertemperatur-Pyrolyse Von Silan hergestellt werden.
Sodann werden gemäß Fig.4B die auf den beiden Basiszonen 41 und 42 befindlichen Teile der Siliziumdioxidschicht 43 zur Bildung von öffnungen 43a und 43b durch selektives Ätzen abgetragen, so daß ein Teil dieser Basiszonen freigelegt wird.
Anschließend wird Phosphoroxychlorid in einer oxidierenden Atmosphäre bei 950" C zersetzt, so daß auf den freigelegten Oberflächen der Basiszonen 41 und 42 Phosphor abgelagert und dadurch n-Zonen 45 und 46 mit hohem Fremdatomgehalt und geringer Tiefe von z. B. 0,1 μίτι gebildet werden (vgl. I , g. 4C). Anschließend auf den n-Zonen 45 und 4L· hergestellte Phosphorglasschichten 47 bzw. 48 werden, wie dargestellt, durch Ätzen mit verdünnter Flußsäure abgetragen.
Im Anschluß hieran wird gemäß Fig.4D eine polykristalline Siliziumschicht 49 mit einer Dicke von z. B. 300 nm auf den Siliziumdioxidsehichten 43 und 44 sowie auf den n-Zonen 45 und 46 vorgesehen. Diese Schicht 49 kann durch Pyrolyse von Silan (SiH4) durch Hochfrequenzerwärmung bei einer Temperatur von 6500C geformt werden. Der spezifische Widerstand der polykristallinen Siliziumschicht 49 kann durch Dotieren dieser Schicht 49 mit einem n-Fremdatom mit kleinerer Diffusionskonstante als Phosphor, etwa mit Arsen, verringert werden. Für die Arsendotierung eignet sich ein Verfahren, bei dem AsHj und S1H4 durch Hochfrequenzerwärmung pyrolysiert werden.
Dann wird die polykristalline Siliziumschicnt 49 gemäß Fig.4E durch selektives Ätzen bis auf einen Abschnitt 49a auf der und um die n-Zone 46 herum abgetragen. Während die eine n-Zone 46 vollständig mit dem restlichen Abschnitt 49a bedeckt ist, bleibt die andere n-Zone 45 freigelegt.
Das so hergestellte Gebilde wird :n trockenem Sauerstoff oder in einer Sauerstoff-Stickstoff-Atmosphäre 40 min lang auf 950° C erwärmt, wobei der in den n-Zonen 45 und 46 enthaltende Phosphor in die Basiszonen 41 und 42 diffundiert, so daß gemäß F i g. 4F Emitterzonen 50 und 51 entstehen. Gemäß Fig.4F werden diese Emitterzonen 50 und 51 dabei so ausgebildet, daß die eine Zone 50 tiefer reicht als di;. andere Zone 51. die mit der polykristallinen Siliziumscliichi 4-)a bedeckt ist. Dies ist darauf zurückzuführen, daß der in der einen n-Zone 46 enthaltene Phosphor praktisch gleichmäßig in die Basiszone 42 und in die polykristalline Siliziumschicht 49a diffundiert, während der Phosphor der anderen n-Zone 45 praktisch nur in die Basiszone 41 hiriindiffundiert.
Auf jeder F.mitter- und Basiszone werden nach einem üblichen Verfahren eine Emitter- bzw. eine Basiselektrode ausgebildet, so daß ein erster Planartransistor 52 mit schmälerer Basis und ein zweiter Planartransistor 53 mit weiterer Basis gebildet werden und der integrierte Hälbleiterschaltkreis inmit fertiggestellt ist.
Bei der beschriebenen Vorrichtung betragen der StromverslärkunEsfaktor /? und die Kollektor-Emitter-
Aushaltespannung Vceo des ersten Transistors etwa 200 bzw. 20 V, während sie beim zweiten Transistor etwa 100 bzw. 28 V betragen. Diese elektrischen Eigenschaften können durch Steuerung derselben Diffusionsbedingungen wie bei der gewöhnlichen Fremdatomdiffusion auf gewünschte Größen eingestellt werden.
F i g. 5 veranschaulicht die Beziehung der Diffusionstiefen von erster und zweiter Emitterzone bei unterschiedlichen Erwärmungszeiten beim beschriebenen Herstellungsverfahren. Dabei sind die Erwärmungszeit (in min) auf der Abszisse und die Diffusionstiefe Ay (in um) auf der Ordinate aufgetragen, Die Kurven a und b geben dabei die jeweiligen Diffusionstiefen der beiden Emitterzonen wieder. Gemäß F i g. 5 ist die Diffusionstiefe Ay der einen Zone (zweiter Emitterzone), die mit der polykristallinen Siliziumschicht bedeckt ist, unabhängig von der Erwärmungs- oder Diffusionszeit stets kleiner als diejenige der anderen Zone, wobei das Verhältnis zwischen den beiden Diffusionszonen ersichtlicherweise Ober die Diftusiönszeit gesteuert werden kann.
Selbstverständlich kann die Diffusionstiefe auch mittels der Art und Menge des Fremdatoms gesteuert werden, mit welchem die polykrisialline Siliziumschicht von vornherein dotiert ist.
Obgleich bei dem vorstehend beschriebenen Ausführungsbeispiel die Ablagerung von Phosphor durch Zersetzung von Phosphoroxychlorid erreicht wird, kann dies auch nach einem anderen Verfahren erreicht werden, bei dem Phosphor bei einer Temperatur aufgebracht wird, bei welcher eine Diffusion von Phosphor Verhindert Wird* beispielsweise mittels einer
ίο Einführung von Phosphorion durch Ionenimplantation. Weiterhin kann anstelle des als Halbleiterelement beschriebenen Planartransistors ein anderes Element, etwa eine Diode, ein Widerstand, ein Kondensator oder ein Sperrschicht-FET hergestellt werden.
Nach dem Verfahren gemäß F i g, 4 lassen sich somit Diffusionsschichten Verschiedener Diffüsiortstiefen ohne weiteres nur durch Eindiffundieren von Phosphor, der vorher getrennt auf zwei Abschnitte eines Siliziumkörpers aufgebracht worden ist, in den Silizium-
vs körper nach der Herstellung einer polykristallinen Siliziumschicht auf einem dieser beiden Abschnitte ausbilden. Darüber hinaus lassen sich die Diffusionstiefen ohne weiteres mit hoher Genauigkeit einstellen.
Hierzu 4 Blatt Zeichnungen

Claims (4)

1 Patentansprüche:
1. Verfahren zur Herstellung einer Halbleitervorrichtung, bei dem zunächst ein Siliziumsubstrat vorgesehen wird, das an seiner einen Seite mindestens eine p-Ieitende Zone mit einer nach außen freiliegenden Fläche aufweist, sodann in der freiliegenden Fläche der p-leitenden Zone durch Ablagerung eine Phosphor enthaltende n-Ieitende Zone ausgebildet wird, und schließlich in einem Diffusionsschritt die η-leitende Zone erwärmt wird, um den in dieser Zone enthaltenen Phosphor in die p-leitende Zone diffundieren zu lassen, dadurch gekennzeichnet, daß auf der η-leitenden Zone (13) vor dem Erwärmen derselben eine polylcristalline Siliziumschicht (14) ausgebildet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Erwärmung der n-Ieitenden Zone bei einer Temperatur von 1000° C für eine Dauer von 40 min stattfindet.
3. Verfai.-en nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß mindestens zwei n-Ieitende Zonen (45, 46) in der p-leitenden Zone (41) / den p-leitenden Zonen (41, 42) ausgebildet werden, daß die polykristalline Siliziumschicht (49a) auf einer der η-leitenden Zonen (46) geformt wird und daß beim Diffusionsschritt ein erster Diffusionsbereich (51) und ein zweiter, im Verhältnis dazu tieferer Diffusionsbereich (50) gleichzeitig geformt werden.
4. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die polykristalline Siliziumschicht n-Le'tfähigkeit hervorrufende Fremdatome mit niedrigerer Diffusionsgeschwindigkeit als derjenigen von Phosphor enthalt und daß diese Fremdatome in den Diffusionsbertich eindiffundiert werden.
DE19782846671 1977-10-26 1978-10-26 Verfahren zur Herstellung einer Halbleitervorrichtung Expired DE2846671C2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP12756677A JPS5461489A (en) 1977-10-26 1977-10-26 Manufacture for semiconductor device
JP13409677A JPS5467778A (en) 1977-11-10 1977-11-10 Production of semiconductor device

Publications (2)

Publication Number Publication Date
DE2846671A1 DE2846671A1 (de) 1979-05-03
DE2846671C2 true DE2846671C2 (de) 1982-09-09

Family

ID=26463497

Family Applications (2)

Application Number Title Priority Date Filing Date
DE19782857837 Expired DE2857837C2 (de) 1977-10-26 1978-10-26 Verfahren zur Herstellung einer Halbleitervorrichtung
DE19782846671 Expired DE2846671C2 (de) 1977-10-26 1978-10-26 Verfahren zur Herstellung einer Halbleitervorrichtung

Family Applications Before (1)

Application Number Title Priority Date Filing Date
DE19782857837 Expired DE2857837C2 (de) 1977-10-26 1978-10-26 Verfahren zur Herstellung einer Halbleitervorrichtung

Country Status (2)

Country Link
DE (2) DE2857837C2 (de)
GB (1) GB2009497B (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4234357A (en) * 1979-07-16 1980-11-18 Trw Inc. Process for manufacturing emitters by diffusion from polysilicon
US4263066A (en) * 1980-06-09 1981-04-21 Varian Associates, Inc. Process for concurrent formation of base diffusion and p+ profile from single source predeposition

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE966906C (de) * 1953-04-09 1957-09-19 Siemens Ag Verfahren zur sperrfreien Kontaktierung von Flaechengleichrichtern oder -transistoren mit einem eine p-n-Schichtung aufweisenden Halbleitereinkristall
NL157148B (nl) * 1967-11-14 1978-06-15 Sony Corp Halfgeleiderinrichting.
JPS4926747B1 (de) * 1970-10-09 1974-07-11
FR2270677B1 (de) * 1974-02-20 1978-12-01 Silec Semi Conducteurs

Also Published As

Publication number Publication date
DE2857837C2 (de) 1983-07-14
GB2009497A (en) 1979-06-13
DE2846671A1 (de) 1979-05-03
GB2009497B (en) 1982-06-30

Similar Documents

Publication Publication Date Title
DE2745857C2 (de)
DE2618445C2 (de) Verfahren zum Herstellen eines bipolaren Transistors
CH615781A5 (de)
DE2933849A1 (de) Verfahren zur herstellung von halbleiteranordnungen
DE2744059A1 (de) Verfahren zur gemeinsamen integrierten herstellung von feldeffekt- und bipolar-transistoren
DE3129558C2 (de)
DE19605633A1 (de) Verfahren zur Herstellung von Dioden mit verbesserter Durchbruchspannungscharakteristik
DE2445879C2 (de) Verfahren zum Herstellen eines Halbleiterbauelementes
DE2423846A1 (de) Verfahren zur herstellung eines halbleiter-bauelements
DE2449012C2 (de) Verfahren zur Herstellung von dielektrisch isolierten Halbleiterbereichen
DE2617398A1 (de) Halbleiterbauelement und verfahren zu seiner herstellung
DE2633714C2 (de) Integrierte Halbleiter-Schaltungsanordnung mit einem bipolaren Transistor und Verfahren zu ihrer Herstellung
DE1950069B2 (de) Verfahren zum Herstellung einer Halbleiteranordnung
DE2531003A1 (de) Verfahren zur ionenimplantation durch eine elektrisch isolierende schicht
DE2705468A1 (de) Verfahren zur herstellung von transistoren durch ionenimplantation
DE1803028A1 (de) Feldeffekttransistor und Verfahren zum Herstellen des Transistors
DE2155816A1 (de) Verfahren zur Herstellung einer Halbleiteranordnung mit mindestens einem Feldeffekttransistor mit isolierter Torelektrode, und durch dieses Verfahren hergestellte Halbleiteranordnung
DE2752335C3 (de) Verfahren zur Herstellung eines Sperrschicht-Feldeffekttransistors mit einem vertikalen Kanal
DE2219696C3 (de) Verfarhen zum Herstellen einer monolithisch integrierten Halbleiteranordnung
DE3039009C2 (de) Sperrschicht-Feldeffekttransistor
DE2846671C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE69025784T2 (de) Nichtflüchtige Speicher-Halbleiteranordnung
DE2148431C3 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE3147535A1 (de) Verfahren zum herstellen einer halbleitervorrichtung
DE2320420A1 (de) Verfahren zur herstellung eines leitfaehigen verbindungsmusters auf halbleiterschaltungen sowie nach dem verfahren hergestellte anordnungen

Legal Events

Date Code Title Description
OAP Request for examination filed
OD Request for examination
8172 Supplementary division/partition in:

Ref country code: DE

Ref document number: 2857837

Format of ref document f/p: P

AH Division in

Ref country code: DE

Ref document number: 2857837

Format of ref document f/p: P

Q171 Divided out to:

Ref country code: DE

Ref document number: 2857837

D2 Grant after examination
8328 Change in the person/name/address of the agent

Free format text: HENKEL, G., DR.PHIL. FEILER, L., DR.RER.NAT. HAENZEL, W., DIPL.-ING., PAT.-ANW., 8000 MUENCHEN

8363 Opposition against the patent
AH Division in

Ref country code: DE

Ref document number: 2857837

Format of ref document f/p: P

8320 Willingness to grant licences declared (paragraph 23)
8327 Change in the person/name/address of the patent owner

Owner name: KABUSHIKI KAISHA TOSHIBA, KAWASAKI, KANAGAWA, JP

8331 Complete revocation