DE19912514A1

DE19912514A1 - Halbleiterprüfsystem

Info

Publication number: DE19912514A1
Application number: DE19912514A
Authority: DE
Inventors: Kazuhiro Yamashita
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1998-03-19
Filing date: 1999-03-19
Publication date: 1999-09-23
Anticipated expiration: 2019-03-20
Also published as: JPH11264857A; US6378098B1; KR19990077898A; DE19912514C2; TW422928B

Abstract

Halbleiterprüfsystem zum effizienten Prüfen eines Halbleiterbausteins (DUT) mit einer Phasenregelschleifen (PLL)-schaltung durch Zuführen einer großen Anzahl von Musterblöcken zum Halbleiterbaustein. Das Halbleiterprüfsystem weist auf: einen ersten Takt- und Wellenformgenerator zum Zuführen eines Taktsignals zur PLL-Schaltung am Anfang des ersten Musterblocks, einen zweiten Takt- und Wellenformgenerator zum Zuführen von Musterdaten zum Halbleiterbaustein während jedes der Musterblöcke, einen Mustergenerator zum Erzeugen von dem Halbleiterbaustein zuzuführenden Musterdaten und einen Taktgeber zum Erzeugen eines Prüfratensignals, eines Löschsignals zum Zurücksetzen der Daten im ersten und im zweiten Takt- und Wellenformgenerator und eines Steuersignals zum Steuern des Prüfratensignals und des Löschsignals im ersten und im zweiten Takt- und Wellenformgenerator, wobei das Taktsignal der PLL-Schaltung kontinuierlich bis zum Ende des letzten Musterblocks zugeführt wird, während die dem Datenanschluß zugeführten Musterdaten zwischen dem Ende des aktuellen Musterblocks und dem Anfang des nächsten Musterblocks zurückgesetzt werden.

Description

Die vorliegende Erfindung betrifft ein Halbleiter prüfsystem zum Prüfen von integrierten Halbleiterbausteinen, z. B. von integrierten Schaltungen (ICs) und hochintegrierten Schaltungen (LSIs), und insbesondere ein Halbleiterprüfsy stem zum effizienten Prüfen integrierter Halbleiterschaltun gen mit PLL- (Phasenregelkreis) Schaltungen.

Beim Prüfen von Halbleiterschaltungen, wie beispiels weise ICs und LSIs, durch ein Halbleiterprüfsystem, z. B. ein IC-Prüfgerät, werden einem zu prüfenden IC-Halbleiter baustein an seinen geeigneten Anschlüssen zu vorgegebenen Prüfzeiten Prüfmusterdaten von einem IC-Prüfgerät zugeführt. Das IC-Prüfgerät empfängt in Antwort auf die Prüfmusterdaten erzeugte Ausgangssignale vom geprüften IC-Baustein. Die Aus gangssignale werden durch Abtast- oder Strobesignale in vor gegebenen Zeitintervallen abgetastet und mit erwarteten Da ten verglichen, um festzustellen, ob der IC-Baustein korrekt arbeitet oder funktioniert oder nicht.

Einige IC-Bausteine weisen eine PLL-(Phasenregelkreis) Schaltung zum Erzeugen interner Taktsignale auf. Eine PLL- Schaltung synchronisiert die Phase eines durch einen inter nen Taktgeber erzeugten internen Taktsignals mit der Phase eines von einer externen Quelle erhaltenen Referenztaktsi gnals. Beispiele von IC-Bausteinen mit PLL-Schaltungen sind Mikrocomputer und RISC-Prozessoren. Einer der Vorteile einer PLL-Schaltung besteht darin, daß sie ein Taktsignal mit ver mindertem Jitter bzw. Zittern oder Phasenschwankungen erzeu gen kann.

Fig. 3 zeigt ein schematisches Diagramm zum Darstellen einer Struktur zum Prüfen eines IC-Bausteins mit einer PLL- Schaltung durch ein Halbleiterprüfsystem. In diesem Beispiel weist ein zu prüfender IC-Baustein (DUT) 40 eine PLL- Schaltung 45 zum Erzeugen eines internen Taktsignals (PLL- Taktsignal) basierend auf einem an einem Taktanschluß 41 empfangenen Taktsignal auf.

Bevor die Beziehung zwischen dem Halbleiterprüfsystem und der PLL-Schaltung 45 im IC-Baustein (DUT) 40 beschrieben wird, erfolgt zunächst eine kurze Beschreibung der Struktur und der Arbeits- oder Funktionsweise einer PLL-Schaltung. Fig. 5 zeigt ein Beispiel einer PLL-Schaltung, die aus ei nem Phasendetektor (Phasenvergleicher) 46, einem Schleifen filter 47 und einem spannungsgesteuerten Oszillator (VCO) 48 besteht.

Der Phasendetektor 46 vergleicht die Phase eines Ein gangstaktsignals (CLK) und eines Oszillationssignals (PLL CLK) des VCO 48 und erzeugt ein einen Phasenunterschied zwi schen den beiden Signalen darstellendes Phasenfehlersignal. Nach Empfang des Phasenfehlersignals vom Phasendetektor 46 wandelt das Schleifenfilter 47 das Phasenfehlersignal in ei ne gemittelte Gleichspannung um. Typischerweise ist das Schleifenfilter 47 ein durch analoge oder digitale Komponen ten gebildetes Tiefpaßfilter.

Der VCO 48 ist ein Oszillator, dessen Oszillationsfre quenz durch die gemittelte Gleichspannung des Schleifenfil ters 47 gesteuert wird. Durch eine Gegenkopplungsschleife oder negative Rückkopplungsschleife steuert die PLL- Schaltung die Oszillationsfrequenz des VCO 48 so, daß die Oszillationsfrequenz des VCO 48 der Frequenz des Eingangs taktsignals entspricht.

Die PLL-Schaltung führt grundsätzlich eine zweistufige Operation aus, in der ein phasensynchronisierter oder pha senstarrer Zustand erreicht wird (Ende der Synchronisie rungsphase) nach: einem Einfangschritt, in dem die Frequenz des VCO 48 der Referenztaktfrequenz dicht angenähert wird, und einem Synchronisierungsschritt, in dem die Phasen der beiden Signale miteinander synchronisiert werden. Wenn der PLL-Schaltung ein internes Taktsignal (PLL CLOCK) zugeführt wird, kann die PLL-Schaltung die Jitter- oder Zitterkompo nenten des von externen Quellen zugeführten Taktsignals re duzieren oder als Taktpuffer mit einer Nullphasenverzögerung wirken.

Nachstehend werden die Konfiguration und die Funktion des Halbleiterprüfsystems, durch das der IC-Baustein (DUT) 40 mit der PLL-Schaltung geprüft wird, unter Bezug auf die Fig. 3 und 4 beschrieben. In der Konfiguration von Fig. 3 sind nur Funktionsblöcke zum Erzeugen von dem IC-Baustein (DUT) 40 zuzuführenden Prüfmusterdaten und Taktsignalen dar gestellt. Die Hauptfunktionsblöcke des Halbleiterprüfsystems zum Erzeugen der Prüfmusterdaten und des Taktsignals weisen einen Taktgeber 10, einen Mustergenerator 20 und Takt- und Wellenformgeneratoren 30 ₀, 30 ₁ auf.

Die Takt- und Wellenformgeneratoren 30 ₀, 30 ₁ empfangen gemeinsam verschiedene Signale vom Taktgeber 10 und vom Mu stergenerator 20. Der Takt- und Wellenformgenerator 30 ₀ führt dem Taktanschluß 41 des IC-Bausteins (DUT) 40 ein Taktsignal zu, und der Takt- und Wellenformgenerator 30 ₁ führt dem Datenanschluß 42 des IC-Bausteins (DUT) 40 Prüfda ten zu. Obwohl in Fig. 3 zur einfacheren Beschreibung nur ein Datenanschluß dargestellt ist, weist der IC-Baustein (DUT) 40 normalerweise mehrere zehn bis mehrere hundert An schlüsse auf. Daher sind, obwohl hierin nicht dargestellt, in einem realen Halbleiterprüfsystem eine große Anzahl von Takt- und Wellenformgeneratoren 30 ₁-30 _n angeordnet.

Der Taktgeber 10 erzeugt einen Referenztakt RCLK 100, ein Prüftakt- oder -ratensignal 200 und ein Löschsignal 300. Der Referenztakt RCLK 100 ist ein durch einen hochstabilen Oszillator, z. B. einen Kristalloszillator, erzeugtes Refe renztaktsignal des Halbleiterprüfsystems. Der Referenztakt RCLK wird zum Erzeugen von Taktflanken verwendet, um das Prüfratensignal 200 und die Prüfmusterdaten 620 zu erzeugen. Der Referenztakt RCLK hat beisDielsweise eine Frequenz von 100 MHz.

Das Prüfratensignal 200 wird auch als Prüfzyklussignal bezeichnet und wird basierend auf der gewünschten Anzahl von Perioden des Referenztakts RCLK erzeugt. Im allgemeinen sind die Zeitpunkte oder -intervalle von Prüfmusterdaten und Strobesignalen (nicht dargestellt) in jedem Prüfzyklus (Prüfrate) basierend auf einer Anfangsflanke des Prüfraten signals definiert. In einem modernen Halbleiterprüfsystem wird das Zeitintervall des Prüfratensignals unter der Steuerung eines Prüfprogramms dynamisch geändert.

Das Löschsignal 300 dient zum Löschen (Zurücksetzen) des vorherigen Datensatzes, bevor der nächste Satz (Block) von Prüfmustern beginnt. Der Mustergeneraror 20 erzeugt die Musterdaten 600, die dem Datenanschluß 42 des IC-Bausteins (DUT) 40 zuzuführende Prüfdaten 620 und erwartete Daten (nicht dargestellt) aufweisen, mit denen das vom IC-Baustein (DUT) 40 erhaltene Ausgangssignal verglichen wird.

Der Takt- und Wellenformgenerator 30 ₀ erzeugt ein Takt signal 120, das dem Taktanschluß 41 des IC-Bausteins (DUT) 40 zugeführt wird. Der Takt- und Wellenformgenerator 30 ₁ er zeugt die Prüfmusterdaten 620, die dem Datenanschluß 42 des IC-Bausteins (DUT) 40 zugeführt werden. Das Taktsignal 120 wird basierend auf dem Referenztakt RCLK und dem Prüfraten signal 200 erzeugt. Die Prüfmusterdaten 620 werden basierend auf den Musterdaten 600 unter Verwendung des Referenztakts 100 und des Prüfratensignals 200 erzeugt.

Nachstehend wird das Verfahren zum Prüfen des IC- Bausteins (DUT) 40 mit der PLL-Schaltung 45 durch das Halb leiterprüfsystem von Fig. 3 unter Bezug auf das Zeitdia gramm von Fig. 4 beschrieben. Fig. 4 bezieht sich auf eine Verarbeitung zum Ausführen eines Funktionstests für den IC- Baustein (DUT). Allgemein wird ein Funktionstest für einen zu prüfenden IC-Baustein durch Zuführen der Prüfmusterdaten, die in eine große Anzahl von Musterblöcken unterteilt sind, zum IC-Baustein ausgeführt. In Fig. 4 muß vor Beginn des Funktionstests die PLL-Schaltung 45 im IC-Baustein 40 durch Zuführen des Taktsignals 120 zur PLL-Schaltung 45 in einen phasensynchronisierten Zustand eingestellt werden (Ende der Synchronisierungsphase).

In der in Fig. 3 dargestellten herkömmlichen Anordnung wird das der PLL-Schaltung 45 zugeführte Taktsignal unter brochen, wenn das Prüfratensignal 200 unterbrochen wird. Wenn das Taktsignal nicht zugeführt wird, wird der phasen synchronisierte Zustand in der PLL-Schaltung 45 gestört (phasenverschobener Zustand).

Wie vorstehend erwähnt, wird im allgemeinen, wenn ein Funktionstest für einen IC-Baustein ausgeführt wird, das ge samte Prüfmuster in mehrere hundert bis mehrere tausend Prüfmusterblöcke geteilt. Daher werden die Prüfmuster konti nuierlich in Einheiten von mehreren 10k oder mehreren 100k Mustern für jeden Musterblock erzeugt. Vor Beginn jedes Prüfmusterblocks muß der PLL-Schaltung 45 das Taktsignal 120 zugeführt werden, um die PLL-Schaltung 45 in den phasensyn chronisierten Zustand zu bringen. Weil die PLL-Schaltung 45 eine vorgegebene Zeitdauer, z. B. mehrere Millisekunden, be nötigt, um den phasensynchronisierten Zustand (Ende der Syn chronisierungsphase) für jeden Prüfmusterblock zu erreichen, ist eine wesentliche Zeitdauer erforderlich, um die PLL- Schaltung in einen phasensynchronisierten Zustand zu bringen und den Funktionstest abzuschließen.

Diese Verarbeitung im herkömmlichen Halbleiterprüfsy stem ist im Zeitdiagramm von Fig. 4 dargestellt und wird nachstehend im einzelnen dargestellt.

1. Vor Beginn des Prüfmusters (Musteranfang) eines Prüfmusterblocks werden die vorangehenden Daten in den Takt- und Wellenformgeneratoren 30 ₀ und 30 ₁ durch das Löschsignal 300 gelöscht (zurückgesetzt).
2. Das Prüfratensignal 200 wird am Anfang des Prüfmu sters erzeugt, wodurch das Taktsignal 120 im Takt- und Wel lenformgenerator 30 ₀ erzeugt wird. Das Taktsignal 120 wird dem Taktanschluß 41 des IC-Bausteins (DUT) 40 zugeführt.
3. Durch Steuern des dem Takt- und Wellenformgenerator 30 ₁ zugeführten Musters PAT 600 werden die dem Datenanschluß 42 des zu IC-Bausteins (DUT) 40 zugeführten Musterdaten 620 auf einem niedrigen Pegel gehalten, d. h. die Musterdaten 620 werden dem IC-Baustein (DUT) 40 nicht zugeführt.
4. Wenn die PLL-Schaltung 45 im IC-Baustein (DUT) 40 den phasensynchronisierten Zustand erreicht hat (Ende der Synchronisierungsphase), werden die Prüfmusterdaten 620 vom Takt- und Wellenformgenerator 30 ₁ dem Datenanschluß 42 des IC-Baustein (DUT) 40 zugeführt. Die Zeit, die erforderlich ist, bis die PLL-Schaltung den phasensynchronisierten Zu stand erreicht hat, d. h. die Zeitdauer vom Musteranfang bis zum Ende der Synchronisierungsphase, beträgt mehrere Milli sekunden.
5. Wenn die Prüfrate 200 am Ende des Musterblocks un terbrochen wird (Musterunterbrechung), wird das Taktsignal 120 vom Takt- und Wellenformgenerator 30 ₀ ebenfalls unter brochen, so daß der phasensynchronisierte Zustand in der PLL-Schaltung 45 aufgehoben wird.
6. Die letzten Daten in den Takt- und Wellenformgene ratoren 30 ₀ und 30 ₁ werden durch das Löschsignal 300 erneut gelöscht. Die zum Löschen der Daten erforderliche Zeitdauer, d. h. eine Zeitdauer von der Musterunterbrechung bis zum nächsten Musteranfang, entspricht einer Zeitdauer zum Aus führen jedes Programmschrittes des Prüfsystems und beträgt mehrere Mikrosekunden.
7. Die Prüfmuster werden durch Wiederholen der vorste hend beschriebenen Schritte (2)-(6) wiederholt erzeugt, und der Funktionstest für den IC-Baustein (DUT) 40 wird für alle Musterblöcke des Prüfmusters ausgeführt.

Wie vorstehend beschrieben, muß beim Prüfen des IC- Bausteins (DUT) 40 mit einer darin angeordneten PLL- Schaltung 45 am Anfang des Prüfmusters jedes Prüfmuster blocks die PLL-Schaltung 45 auf einen phasensynchronisierten Zustand eingestellt sein. Wie vorstehend erwähnt, sind für einen Funktionstest des IC-Bausteins (DUT) 40 mehrere hun dert bis mehrere tausend Musterblöcke vorgesehen, so daß die zum Erreichen des phasensynchronisierten Zustands erforder liche Zeitdauer relativ lang ist, z. B. mehrere Millisekunden beträgt. Daher nimmt die Gesamtprüfzeit um eine Zeitdauer zu, die durch Multiplizieren der Zeitdauer, die zum Einstel len der PLL-Schaltung 45 im zu prüfenden IC-Baustein 40 auf einen phasensynehronisierten Zustand erforderlich ist, mit der Anzahl von im Prüfvorgang verwendeten Musterblöcken er halten wird. Im Vergleich zur Zeitdauer, die erforderlich ist, um das Ende der Synchronisierungsphase für die PLL- Schaltung zu erreichen, und die mehrere Millisekunden be trägt, ist die für einen Löschprozeß erforderliche Zeitdauer vernachlässigbar, weil sie, wie vorstehend erwähnt, in der Größenordnung von mehreren Mikrosekunden liegt.

Wie vorstehend beschrieben, besteht, wenn ein Halblei terbaustein mit einer PLL-Schaltung durch ein herkömmliches Halbleiterprüfsystem geprüft wird, ein Nachteil darin, daß die Gesamtprüfzeit um eine Zeitdauer erhöht wird, die durch Multiplizieren der zum Einstellen der PLL-Schaltung 45 auf einen phasensynchronisierten Zustand erforderlichen Zeit mit der im Funktionstest vorgesehenen Anzahl von Musterblöcken erhalten wird.

Daher ist es eine Aufgabe der vorliegenden Erfindung, ein Halbleiterprüfsystem bereitzustellen, durch das ein Halbleiterbaustein mit einer darin angeordneten PLL- Schaltung geprüft werden kann, ohne daß die Gesamtprüfzeit zunimmt.

Es ist eine andere Aufgabe der vorliegenden Erfindung, ein Halbleiterprüfsystem bereitzustellen, durch das ein Halbleiterbaustein mit einer darin angeordneten PLL- Schaltung mit hoher Effizienz geprüft werden kann, indem der PLL-Schaltung während einer Übergangsperiode zwischen einem Musterblock und dem nächsten Musterblock kontinuierlich ein Taktsignal zugeführt wird.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein Halbleiterprüfsystem bereitzustellen, durch das einer PLL-Schaltung im Halbleiterbaustein während aller Prüfmu sterblöcke das Taktsignal kontinuierlich zugeführt werden kann, um den phasensynchronisierten Zustand in der PLL- Schaltung bis zum Ende des Gesamttests aufrechtzuerhalten. Das erfindungsgemäße Halbleiterprüfsystem zum Prüfen eines Halbleiterbausteins (DUT) mit einer PLL (Phasenregel kreis) Schaltung durch Zuführen von Musterdaten, die in eine große Anzahl von Musterblöcken geteilt sind, weist auf: ei nen ersten Takt- und Wellenformgenerator zum Zuführen eines Taktsignals über einen Taktanschluß zur PLL-Schaltung im Halbleiterbaustein am Anfang des ersten Musterblocks, einen zweiten Takt- und Wellenformgenerator zum Zuführen von Mu sterdaten zu einem Datenanschluß des Halbleiterbausteins während jedes des Musterblöcke, einen Mustergenerator zum Erzeugen von Musterdaten, die dem zweiten Takt- und Muster generator zugeführt werden, basierend auf einem Prüfpro gramm, und einen Taktgeber zum Erzeugen eines Prüfratensi gnals, durch das jeder Prüfzyklus im Prüfsystem definiert wird, eines Löschsignals zum Zurücksetzen der Daten im er sten und im zweiten Takt- und Wellenformgenerator und eines Tor- oder Steuersignals zum Steuern des Prüfratensignals und des Löschsignals im ersten und im zweiten Takt- und Wellen formgenerator, wobei das Taktsignal der PLL-Schaltung bis zum Ende des letzten Musterblocks kontinuierlich zügeführt wird, während die dem Datenanschluß zugeführten Musterdaten zwischen dem Ende des aktuellen Musterblocks und dem Anfang des nächsten Musterblocks zurückgesetzt werden.

Im erfindungsgemäßen Halbleiterprüfsystem wird das Löschsignal durch das Steuersignal im ersten Takt- und Wel lenformgenerator während der Zeitdauer zwischen dem Ende des aktuellen Musterblocks und dem Anfang des nächsten Muster blocks gesperrt, so daß das Taktsignal der PLL-Schaltung im Halbleiterbaustein (DUT) kontinuierlich zugeführt wird, und das Prüfratensignal wird durch das Steuersignal im zweiten Takt- und Wellenformgenerator in der Zeitdauer zwischen dem Ende des aktuellen Prüfmusterblocks und dem Anfang des näch sten Prüfmusterblocks gesperrt, so daß die Musterdaten dem Datenanschluß des Halbleiterbausteins (DUT) nicht zugeführt werden.

Erfindungsgemäß muß, wenn der Funktionstest des Halb leiterbausteins mit der PLL-Schaltung ausgeführt wird, am Anfang des ersten Musterblocks der phasensynchronisierte Zu stand in der PLL-Schaltung eingerichtet werden. Daraufhin wird der phasensynchronisierte Zustand in der PLL-Schaltung bis zum Ende aller Musterblöcke aufrechterhalten. Daher muß jeweils in der Zeitdauer zwischen dem Ende des aktuellen Mu sterblocks und dem Anfang des nächsten Musterblocks anstelle der Zeitdauer, die erforderlich ist, um die PLL-Schaltung auf einen phasensynchronisierten Zustand einzustellen, le diglich die Zeitdauer zum Zurücksetzen der Daten aufgewendet werden. Dadurch wird die Gesamtprüfzeitdauer erheblich redu ziert, d. h. um eine Zeitdauer, die durch Multiplizieren der Zeitdauer T, die erforderlich ist, um die PLL-Schaltung 45 des Halbleiterbausteins 40 auf einen phasensynchronisierten Zustand einzustellen, mit der Gesamtanzahl N von im Funkti onstest verwendeten Musterblöcken abzüglich eines Muster blocks erhalten wird, d. h. T(N-1).

Die Erfindung wird nachstehend anhand der Zeichnungen näher erläutert.

Fig. 1 zeigt ein Blockdiagramm zum Darstellen der Grundstruktur eines erfindungsgemäßen Halbleiterprüfsystems;

Fig. 2 zeigt ein Zeitdiagramm zum Darstellen der Ar beits- oder Funktionsweise des erfindungsgemäßen Halbleiter prüfsystems;

Fig. 3 zeigt ein Blockdiagramm zum Darstellen der Struktur eines herkömmlichen Halbleiterprüfsystems;

Fig. 4 zeigt ein Zeitdiagramm zum Darstellen der Ar beitsweise des in Fig. 3 dargestellten herkömmlichen Halb leiterprüfsystems; und

Fig. 5 zeigt ein Blockdiagramm zum Darstellen einer Grundstruktur einer PLL- (Phasenregelkreis) Schaltung.

Nachstehend wird die Ausführungsform der vorliegenden Erfindung unter Bezug auf die Fig. 1 und 2 beschrieben. Fig. 1 zeigt einen wesentlichen Teil des Halbleiterprüfsy stems zum Prüfen eines IC-Bausteins (DUT) 40 mit einer PLL- (Phasenregelkreis)Schaltung. Das Beispiel von Fig. 1 dient zum Zuführen von Prüfsignalen, einschließlich eines Taktsi gnals, zum IC-Baustein (DUT) 40 und weist einen Taktgeber 10, einen Mustergenerator 20 und Takt- und Wellenformgenera toren 30 auf. In einem realen Prüfsystem sind eine große An zahl von Takt- und Wellenformgeneratoren 30 vorgesehen, ob wohl hierin nur zwei Takt- und Wellenformgeneratoren 30 ₀ und 30 ₁ dargestellt sind.

Der Taktgeber 10 erzeugt einen Referenztakt RCLK 100, ein Prüfratensignal 200 und ein Löschsignal 300. Der Refe renztakt RCLK 100 ist ein durch einen hochstabilen Oszilla tor, z. B. einen Kristalloszillator, erzeugtes Referenztakt signal des Halbleiterprüfsystems. Der Referenztakt RCLK wird zum Erzeugen von Taktflanken zum Erzeugen des Prüfratensi gnals 200 und der Prüfmusterdaten 620 verwendet. Der Refe renztakt RCLK hat eine Frequenz von beispielsweise 100 MHz.

Das Prüfratensignal 200 wird auch als Prüfzyklussignal bezeichnet und wird basierend auf der gewünschten Anzahl von Perioden des Referenztakts RCLK erzeugt. Allgemein sind die Zeitpunkte der Prüfmusterdaten und der Strobesignale (nicht dargestellt) in jedem Prüfzyklus (Prüfrate) basierend auf einer Anfangsflanke des Prüfratensignals definiert. In einem modernen Halbleiterprüfsystem wird das Zeitintervall des Prüfratensignals unter der Steuerung eines Prüfprogramms dy namisch geändert.

Das Löschsignal 300 dient zum Löschen des vorangehenden Datensatzes, bevor der nächste Musterdatensatz (-block) be ginnt. Der Mustergenerator 20 erzeugt Musterdaten PAT 600, die dem Datenanschluß 42 des IC-Bausteins (DUT) 40 zuzufüh rende Prüfmusterdaten 620 und erwartete Daten (nicht darge stellt) aufweisen, mit denen das vom IC-Baustein 40 erhalte ne Ausgangssignal verglichen wird.

Der Takt- und Wellenformgenerator 30 ₀ erzeugt ein Takt signal 120, das dem Taktanschluß 41 des IC-Bausteins 40 zu geführt wird. Der Takt- und Wellenformgenerator 30 ₁ erzeugt die Prüfmusterdaten 620, die dem Datenanschluß 42 des IC- Bausteins 40 zugeführt werden. Das Taktsignal 120 wird ba sierend auf dem Referenztakt RCLK und dem Prüfratensignal 200 erzeugt. Die Prüfmusterdaten 620 werden basierend auf den Musterdaten 600 unter Verwendung des Referenztakts RCLK 100 und des Prüfratensignals 200 erzeugt.

In der vorliegenden Erfindung weist jeder der Takt- und Wellenformgeneratoren 30 im Halbleiterprüfsystem Multiplexer 31 und 32, ein Register 33 und UND-Gatter 36 und 37 auf. Den Eingängen des UND-Gatters 36 wird das Prüfratensignal 200 und das Steuersignal 400 zugeführt, und der Ausgang des UND- Gatters 36 ist mit einem Anschluß A des Multiplexers 31 ver bunden. Das Prüfratensignal 200 wird außerdem direkt einem Anschluß B des Multiplexers 31 zugeführt. Den Eingängen des UND-Gatters 37 wird das Löschsignal 300 und das Steuersignal 400 zugeführt, und der Ausgang des UND-Gatters 37 ist mit einem Anschluß B des Multiplexers 32 verbunden. Das Löschsi gnal 300 wird außerdem direkt einem Anschluß A des Multiple xers 32 zugeführt. Basierend auf den im Register 33 gespei cherten Daten gibt das Register ein Auswahlsignal 500 an die Multiplexer 31 und 32 aus.

Die Multiplexer 31 und 32 wählen jeweils die Daten an den Eingangsanschlüssen A aus, wenn das Auswahlsignal 500 vom Register 33 den Wert "0" hat, und die Daten an den Ein gangsanschlüssen B, wenn das Auswahlsignal 500 den Wert "1" hat. Das Auswahlsignal 500 vom Register 33 wird für den mit dem Taktanschluß 41 des IC-Bausteins (DUT) 40 verbundenen Takt- und Wellenformgenerator 30 ₀ auf den Wert "1" gesetzt, so daß durch die Multiplexer 31 und 32 die Daten an den An schlüssen B ausgewählt werden. Das Auswahlsignal 500 vom Re gister 33 wird für den mit dem Datenanschluß 42 des IC- Bausteins (DUT) 40 verbundenen Takt- und Wellenformgenerator 30 ₁ auf den Wert "0" gesetzt, so daß durch die Multiplexer 31 und 32 die Daten an den Anschlüssen A ausgewählt werden.

Daher ist im mit dem Taktanschluß 41 des IC-Bausteins (DUT) 40 verbundenen Takt- und Wellenformgenerator 30 ₀ das Ratensignal 210 am Ausgang des Multiplexers 31 das gleiche wie das dem Anschluß B zugeführte Ratensignal 200. Das Löschsignal 310 am Ausgang des Multiplexers 32 wird vom mit dem Anschluß B verbundenen UND-Gatter 37 erhalten. Im mit dem Datenanschluß 42 des IC-Bausteins (DUT) 40 verbundenen Takt- und Wellenformgenerator 30 ₁ wird dagegen das Ratensi gnal 210 am Ausgang des Multiplexers 31 vom mit dem Anschluß A verbundenen UND-Gatter 36 erhalten. Das Löschsignal 310 am Ausgang des Multiplexers 32 ist das gleiche wie das dem An schluß A zugeführte Löschsignal 300.

Das Verarbeitungsverfahren des erfindungsgemäßen Halb leiterprüfsystems ist im Zeitdiagramm von Fig. 2 darge stellt und wird nachstehend im einzelnen beschrieben.

1. Im Takt- und Wellenformgenerator 30 ₀, der dem Takt anschluß 41 das Taktsignal zuführt, wird das Löschsignal 310, weil das Steuersignal 400 einen hohen Pegel aufweist, am Ausgang des Multiplexers 32 erzeugt. Durch das Löschsi gnal 310 werden die letzten Daten im Takt- und Wellenformge nerator 30 ₀ zurückgesetzt. Im Takt- und Wellenformgenerator 30 ₁, der dem Datenanschluß 42 die Daten zuführt, wird, weil der Anschluß A ausgewählt wird, das Löschsignal 310 am Aus gang des Multiolexers 32 erzeugt. Durch das Löschsignal 310 werden die letzten Daten im Takt- und Wellenformgenerator 30 ₁ zurückgesetzt.
2. Im Takt- und Wellenformgenerator 30 ₀ wird, weil die Prüfrate 210 am Ausgang des Multiplexers 31 erzeugt wird, das Taktsignal 120 erzeugt, das dem Taktanschluß 41 zuge führt wird. Die negative Rückkopplung in der PLL-Schaltung 45 im IC-Baustein (DUT) 40 wird aktiviert, um den internen Taktgeber bezüglich des Taktsignals 120 zu phasensynchroni sieren. Im mit dem Datenanschluß 42 verbundenen Takt- und Wellenformgenerator 30 ₁ wird die Prüfrate 210 nicht erzeugt, weil das Steuersignal 400 einen niedrigen Pegel aufweist. Daher werden die Prüfmusterdaten 620 dem Datenanschluß 42 nicht zugeführt.
3. Im Takt- und Wellenformgenerator 30 ₀ wird das Takt signal 120 der PLL-Schaltung über den Taktanschluß 41 konti nuierlich zugeführt, um den phasensynchronisierten Zustand aufrechtzuerhalten. Im Takt- und Wellenformgenerator 30 ₁ än dert sich der Pegel des Steuersignals 400, sobald die PLL- Schaltung 45 phasensynchronisiert ist (das Ende der Synchro nisierungsphase erreicht ist), auf einen hohen Pegel, so daß die Prüfrate 210 am Ausgang des Multiplexers 31 ausgegeben wird. Dadurch werden die Prüfmusterdaten 620 erzeugt, die dem Datenanschluß 42 zugeführt werden. Die Prüfmusterdaten 620 für den ersten Block des Funktionstests werden dem Da tenanschluß 42 kontinuierlich zugeführt.
4. Am Ende des ersten Blocks des Funktionstests enden die Prüfmuster (Musterende oder -unterbrechung). Zu diesem Zeitpunkt nimmt das Steuersignal 400 einen niedrigen Pegel an, und das Löschsignal 310 wird im mit dem Taktanschluß 41 verbundenen Takt- und Wellenformgenerator 30 ₀ nicht ausgege ben. Außerdem wird im Takt- und Wellenformgenerator 30 ₀ die Prüfrate 210 durch Auswählen des Anschlusses B des Multiple xers 31 kontinuierlich erzeugt. Daher wird das Taktsignal 120 nicht gelöscht (zurückgesetzt) und der PLL-Schaltung 45 kontinuierlich zugeführt, d. h. der darin eingerichtete pha sensynchronisierte Zustand wird nicht gestört. In dem mit dem Datenanschluß 42 verbundenen Takt- und Wellenformgenera tor 30 ₁ ist, weil das Steuersignal 400 einen niedrigen Pegel aufweist, das Prüfratensignal 210 vom Multiplexer 31 nicht verfügbar. Daher werden dem Datenanschluß 42 des IC- Bausteins (DUT) 40 keine Prüfmusterdaten 620 zugeführt.
5. Bis zum Anfang des nächsten Blocks des Funktions tests bleibt das Steuersignal 400 auf dem niedrigen Pegel. Daher wird das Löschsignal 310 im Takt- und Wellenformgene rator 30 ₀ nicht erzeugt. Dadurch werden das Taktsignal 120 und die Prüfrate 210 kontinuierlich erzeugt. Im Takt- und Wellenformgenerator 30 ₁ wird dagegen das Löschsignal vom Multiplexer 32 erzeugt, weil der Anschluß A fest ausgewählt ist. Daher werden die vorangehenden Daten im Takt- und Wel lenformgenerator 30 ₁ durch das Löschsignal 310 zurückge setzt. Am Anfang des nächsten Musterblocks ändert sich der Pegel des Steuersignals 400 auf den hohen Pegel, so daß das Prüfratensignal 210 am Ausgang des Multiplexers 31 ausgege ben wird. Dadurch werden die Prüfmusterdaten 620 im Takt- und Wellenformgenerator 30 ₁ erzeugt und dem Datenanschluß 42 zugeführt.
6. Durch Wiederholen der Schritte (3)-(5), bis alle Prüfmusterdaten in allen Prüfmusterblöcken erzeugt wurden, wird der Funktionstest beendet.
7. Das Prüfprogramm schreitet fort, wodurch das Prüfratensignal 200 unterbrochen oder beendet wird. Dadurch wird das Taktsignal 120 durch den Takt- und Wellenformgene rator 30 ₀ nicht mehr länger erzeugt. Durch das Prüfprogramm wird außerdem das Steuersignal 400 auf einen niedrigen Pegel gesetzt, wodurch verhindert wird, daß das Prüfratensignal 210 vom Multiplexer 31 im Takt- und Wellenformgenerator 30 ₁ ausgegeben wird und außerdem die Prüfmusterdaten 620 unter brochen werden.

Wie vorstehend beschrieben, wird während der Zeitdauer von der Musterunterbrechung des ersten Musterblocks bis zum Anfang des nächsten Musterblocks das Taktsignal 120 dem Tak tanschluß 41 des IC-Bausteins (DUT) 40 kontinuierlich vom Takt- und Wellenformgenerator 30 ₀ zugeführt. Dadurch bleibt. die PLL-Schaltung 45 im IC-Baustein (DUT) 40 in einem pha sensynchronisierten Zustand. Während dieser Zeitdauer werden im Takt- und Wellenformgenerator 30 ₁ für den Datenanschluß 42 die vorangehenden Daten durch das Löschsignal 310 zurückge setzt. Dadurch werden die Musterdaten dem Datenanschluß 42 nicht zugeführt.

Daher wird in der vorliegenden Erfindung, nachdem der phasensynchronisierte Zustand in der PLL-Schaltung 45 einge richtet ist, der phasensynchronisierte Zustand bis zum Ende aller Musterblöcke aufrechterhalten. Deshalb muß jeweils in der Zeitdauer zwischen dem Ende des aktuellen Musterblocks und dem Anfang des nächsten Musterblocks anstatt der Zeit dauer, die erforderlich ist, um die PLL-Schaltung auf einen phasensynchronisierten Zustand einzustellen, nur die Zeit dauer zum Zurücksetzen der Daten aufgewendet werden. Dadurch wird die Gesamtprüfzeit wesentlich reduziert, weil während des gesamten Prüfvorgangs nur ein einziger Synchronisie rungsprozeß in der PLL-Schaltung ausgeführt wird.

Im vorstehenden Beispiel wird das Prüfratensignal 200 und das Löschsignal 300, die den Multiplexern 31 und 32 zu geführt werden sollen, durch das Steuersignal 400 gesteuert, und das Register 33 führt den Multiplexern 31 und 32 in den mit dem Taktanschluß 41 und mit dem Datenanschluß 42 verbun denen Takt- und Wellenformgeneratoren 30 das Auswahlsignal zu. Durch Erzeugen zweier Arten von Prüfraten bzw. zweier Arten von Löschsignalen durch den Taktgeber kann auch eine andere Ausführungsform der vorliegenden Erfindung gebildet werden. Jeder der Takt- und Wellenformgeneratoren wählt eine der Prüfraten und eines der Löschsignale aus, um das den entsprechenden Anschlüssen des zu prüfenden IC-Bausteins (DUT) zuzuführende Signal zu erzeugen.

Erfindungsgemäß muß, wenn der Funktionstest des IC- Bausteins (DUT) 40 mit der PLL-Schaltung 45 ausgeführt wird, am Anfang des ersten Musterblocks der phasensynchronisierte Zustand in der PLL-Schaltung 45 eingestellt werden. An schließend wird der phasensynchronisierte Zustand in der PLL-Schaltung 45 bis zum Ende aller Musterblöcke aufrechter halten. Daher muß jeweils in der Zeitdauer zwischen dem Ende des aktuellen Musterblocks und dem Anfang des nächsten Mu sterblocks anstatt der Zeitdauer, die erforderlich ist, um die PLL-Schaltung auf einen phasensynchronisierten Zustand einzustellen, nur die Zeitdauer zum Zurücksetzen der Daten aufgewendet werden. Dadurch wird die Gesamtprüfzeit wesent lich reduziert um die Zeitdauer, die durch Multiplizieren der Zeit T, die erforderlich ist, um die PLL-Schaltung 45 des zu prüfenden IC-Bausteins (DUT) 40 auf einen phasensyn chronisierten Zustand einzustellen, mit der Gesamtanzahl N von im Funktionstest verwendeten Musterblöcken abzüglich ei nes Musterblocks erhalten wird, d. h. T(N-1).

Obwohl hierin nur eine bevorzugte Ausführungsform dar gestellt und beschrieben wurde, können innerhalb des Schutz umfangs der vorliegenden Erfindung viele Modifikationen und Änderungen der vorliegenden Erfindung vorgenommen werden.

Claims

1. Halbleiterprüfsystem zum Prüfen eines Halbleiterbau steins (DUT) mit einer Phasenregelkreis (PLL) -schal tung durch Zuführen von Prüfdaten, die in eine große Anzahl von Prüfmusterblöcken geteilt sind, mit:
einem ersten Takt- und Wellenformgenerator zum Zu führen eines Taktsignals zur PLL-Schaltung im Halblei terbaustein über einen Taktanschluß am Anfang des er sten Musterblocks;
einem zweiten Takt- und Wellenformgenerator zum Zuführen von Musterdaten zu einem Datenanschluß des Halbleiterbausteins während jedes der Musterblöcke;
einem Mustergenerator zum Erzeugen von Prüfmuster daten, die dem zweiten Takt- und Wellenformgenerator zugeführt werden, basierend auf einem Prüfprogramm; und
einem Taktgeber zum Erzeugen eines Prüfratensi gnals, durch das jeder Prüfzyklus im Prüfsystem defi niert ist, eines Löschsignals zum Zurücksetzen der Da ten im ersten und im zweiten Takt- und Wellenformgene rator, und eines Steuersignals zum Steuern des Prüfra tensignals und des Löschsignals im ersten und im zwei ten Takt- und Wellenformgenerator;
wobei das Taktsignal der PLL-Schaltung kontinuier lich bis zum Ende des letzten Musterblocks zugeführt wird, während die dem Datenanschluß zugeführten Prüfmu sterdaten zwischen dem Ende des aktuellen Musterblocks und dem Anfang des nächsten Musterblocks zurückgesetzt werden.

2. System nach Anspruch 1, wobei das Löschsignal durch das Steuersignal im ersten Takt- und Wellenformgenerator während der Zeitdauer zwischen dem Ende des aktuellen Musterblocks und dem Anfang des nächsten Musterblocks gesperrt wird, so daß das Taktsignal der PLL-Schaltung im Halbleiterbaustein kontinuierlich zugeführt wird, und das Prüfratensignal durch das Steuersignal im zwei ten Takt- und Wellenformgenerator während der Zeitdauer zwischen dem Ende des aktuellen Musterblocks und dem Anfang des nächsten Musterblocks gesperrt wird, so daß die Prüfmusterdaten dem Datenanschluß des Halbleiter bausteins nicht zugeführt werden.

3. System nach Anspruch 1 oder 2, wobei der erste und der zweite Takt- und Wellenformgenerator jeweils aufweisen:
einen ersten Multiplexer zum selektiven Erzeugen des Prüfratensignals;
einen zweiten Multiplexer zum selektiven Erzeugen des Löschsignals;
eine erste Torschaltung zum Empfangen des Prüfra tensignals und des Steuersignals vom Taktgeber und zum Ausgeben eines Ausgangssignals an den ersten Multiple xer;
eine zweite Torschaltung zum Empfangen des Lösch signals und des Steuersignals vom Taktgeber und zum Ausgeben eines Ausgangssignals an den zweiten Multiple xer; und
ein Register zum Zuführen eines Auswahlsignals an den ersten und den zweiten Multiplexer.

4. Verfahren zum Prüfen eines eine Phasenregelkreis (PLL) schaltung enthaltenden Halbleiterbausteins (DUT) durch ein Halbleiterprüfsystem nach einem der Ansprüche 1 bis 3.