DE69904760T2

DE69904760T2 - Analoger taktmodul

Info

Publication number: DE69904760T2
Application number: DE69904760T
Authority: DE
Inventors: B. Gage
Original assignee: Teradyne Inc
Current assignee: Teradyne Inc
Priority date: 1998-10-07
Filing date: 1999-10-01
Publication date: 2003-09-18
Anticipated expiration: 2019-10-02
Also published as: WO2000028340A8; DE69904760D1; WO2000028340A9; EP1151312A1; US6188253B1; KR20010109269A; EP1151312B1; WO2000028340A1; KR100660784B1

Description

GEBIET DER ERFINDUNG

Die vorliegende Erfindung betrifft allgemein automatische Testgeräte zum Testen von integrierten Schaltungen für gemischte Signale und insbesondere ein analoges Taktmodul zum Erzeugen einer vorhersagbaren analogen Wellenform für eine digitale Taktquelle.

HINTERGRUND DER ERFINDUNG

Integrierte Schaltungen für gemischte Signale stellen analoge und digitale Signalverarbeitungsmöglichkeiten auf Einzelchipstrukturen bereit. Die Möglichkeit einer Miniaturisierung von digitalen und analogen Einrichtungen auf einem einzelnen Mischsignal-IC hat eine beträchtliche wirtschaftliche Auswirkung auf die Video- und Funkfrequenz-(RF)-Kommunikationsmärkte gemacht.
Wie herkömmliche digitale ICs durchlaufen Mischsignal-IC typischerweise extensive Tests, um einen akzeptablen Betrieb zu verifizieren. Im allgemeinen werden die Tests für jede Einrichtung, die sich unter einem Test befindet (Device Under Test, DUT; nachstehend als Testeinrichtung bezeichnet) von einem automatischen Testsystem ausgeführt, welches normalerweise als ein "Tester" bezeichnet wird. Der Tester überprüft jede DUT im allgemeinen dadurch, dass digitale Muster oder Vektoren an gewählte DUT- Stifte angelegt werden, um tatsächliche oder erwartete Betriebsbedingungen unter einer Vielzahl von Szenarien zu simulieren. Die Ausgänge, die von dem 1C als Reaktion auf die Testeingangssignale erzeugt werden, werden von dem Tester aufgenommen und mit erwarteten Ausgängen verglichen, um zu bestimmen, ob irgendwelche Fehler existieren.
Für digitale ICs werden die Vektoren typischerweise vollständig in der digitalen Domäne programmiert und ausgeführt. Im Gegensatz dazu erfordern Mischsignal-Einrichtungen Testeingaben nicht nur von digitalen Mustern, sondern auch von analogen Wellenformen. Um sich wiederholende und deterministische Testprozeduren auszuführen, müssen die digitalen Signale, die analogen Signale und Befehle oder Operationscode-Muster an die Mischsignal-Einrichtung in einer vorhersagbaren Weise angelegt werden. Im allgemeinen bringt dies die Implementierung eines analogen Signalgenerators oder eines Takts mit einer deterministischen Phasenbeziehung zu dem digitalen Takt mit sich.
Ein wichtiger Grund, dass die vorhersagbare Phasenbeziehung zwischen dem analogen und dem digitalen Trakt gefordert wird, bezieht sich auf die Operationscode- und Befehlsübergabe zwischen den digitalen und analogen Domänen. Typischerweise stammen die digitalen und analogen Wellenformen und die zugehörigen Befehlssätze von Software, die in der digitalen Domäne resident ist. Damit analoge Instrumente Befehle zu dem richtigen Zeitpunkt in Bezug auf den digitalen Takt verarbeiten, muss der Befehl in geeigneter Weise von der digitalen in die analoge Domäne "geschleudert" werden. Somit muss die Kombination der digitalen Zeitsteuerung, der analogen Zeitsteuerung und der jeweiligen Phasen zwischen Wellenformen konsistent und von einem Test zum nächsten vorhersagbar sein.
Ein Vorschlag für einen Mischsignal-Tester, wie beispielsweise das Catalyst Modell, erhältlich von Teradyne Inc., dem Anmelder der vorliegenden Erfindung, erzeugt einen analogen Takt durch eine Direkt-Digital-Synthese (Direct-Digital-Synthesis, DDS) eines Hochgeschwindigkeits-Digitaltakts. DDS- Techniken zum Erzeugen von analogen Takten sind in dem technischen Gebiet allbekannt und beinhalten im allgemeinen das Ansteuern eines Zählers mit einem digitalen Takt, so dass der Zähler inkremental einen summierten Wert mit jeder nachfolgenden Taktperiode vorrückt. Der Zählwert wird als Referenz auf eine Nachschlagtabelle oder einen Speicher für eine digitale Darstellung einer analogen Sinuswelle verwendet. Die digitale Darstellung wird dann durch einen Digital-Analog-Wandler (Digital-to-Analog Converter, DAC) geführt, um das analoge Signal zu erzeugen. Eine weitere Konditionierung des analogen Signals tritt oft auf, um den gewünschten analogen Takt zu bilden.
Um die relativen Phasen zwischen dem digitalen Haupttakt (Master-Takt) und dem DDS-erzeugten analogen Takt vorherzusagen, steuert der voranstehend beschriebene Tester das DDS-Modul mit einem 500 MHz digitalen Signal an, welches wiederum als Referenz an einen 100 MHz-Master-Oszillator gegeben wird. Der 500 MHz-Takt stellt fünf potentielle ansteigenden Flanken zum Erzeugen einer analogen Taktflanke innerhalb der 100 MHz-Referenztaktperiode bereit. Ein Prozessor wertet die Flanken aus, um zu bestimmen, ob eine digitale Flanke übereinstimmend mit der analogen Flanke liegt. Diese Information wird dann an einen Operationscode-Weitergabemechanismus gerührt, um ein "Schleudern" eines Mikrocodes während der 100-MHz-Periode des digitalen Master-Oszillators, der die analoge Flanke einschließt, zu vermeiden.
Während dieses Systems gut für seine beabsichtigten Anwendungen arbeitet, bereitet die Implementierung eines 500 MHz-Takts zum Bereitstellen einer feineren Auflösung in der Flankenvorhersagetechnik einige Probleme. Zunächst verwendet die Erzeugung einer 500 MHz- Wellenform oft eine Kombination von Modulen niedrigerer Geschwindigkeit, die multiplexiert und verschachtelt werden, um ein Signal mit einer höheren Frequenz zu erzeugen. Dies ist nicht nur relativ kostenaufwändig im Hinblick auf die Hardware, sondern die Zeit, die für das Steuern und Aufrechterhalten der Kalibrierung einer derartigen Hochfrequenz-Einrichtung verbraucht wird, erzeugt zusätzliche Kosten. Wenn die Geschwindigkeit des Betriebs erhöht wird, wird zusätzlich das Erzeugen eines 5 · Takts ein technisches Problem, was selbst den Anwendungsbereich der Erfindung beschränkt.
Was benötigt und bislang nicht verfügbar ist, ist ein analoges Taktmodul, das einen kosteneffektiven Ansatz bereit stellt, um einen analogen Takt aus einem digitalen Takt zu erzeugen und die relativen Phasenbeziehungen zwischen den jeweiligen Takten vorherzusagen. Ferner wird ein analoger Takt benötigt, der eine relativ stabile Kalibrierung aufrecht erhält und automatisch kalibriert. Zusätzlich besteht die Notwendigkeit für einen derartigen analogen Takt, der unabhängig einstellbaren Steuerungen aufweist, um den analogen Takt in Bezug auf den digitalen Takt zu manipulieren. Das analoge Taktmodul der vorliegenden Erfindung erfüllt diese Anforderungen.

ZUSAMMENFASSUNG DER ERFINDUNG

Das analoge Taktmodul der vorliegenden Erfindung stellt eine zweckdienliche Vorgehensweise zum Erzeugen eines relativ kostengünstigen und stabilen analogen Takts aus einem digitalen Takt und zum Vorhersagen der relativen Phasenbeziehung zwischen den zwei Takten bereit. Dies wird in einer Vorgehensweise ausgeführt, die weniger Kalibrierungen des analogen Takts benötigt, und eine automatische Kalibrierung während des Betriebs ermöglicht. Ferner wird die Erfindung in zweckdienlicher Weise in einem Aufbau einer einzelnen integrierten Schaltung implementiert, um Hardwarekosten zu minimieren und das Betriebsverhalten der Mischsignal-Einrichtung zu verbessern.
Um die voranstehenden Vorteile zu realisieren, umfasst die Erfindung in einer Ausbildung eine analoge Taktvorrichtung, die eine digitale Taktquelle zum Erzeugen einer digitalen Wellenform mit einer vorgegebenen Frequenz und einen Direkt-Digital-Synthesizer einschließt. Der Synthesizer weist einen Eingang zum Empfangen der digitalen Wellenform auf und arbeitet, um eine sich ergebende analoge Wellenform zu erzeugen. Eine Vorhersagelogik wird mit der digitalen Taktquelle und dem Synthesizer gekoppelt, um die relativen Phasenbeziehungen zwischen der digitalen Wellenform und der analogen Wellenform zu bestimmen. Die Vorhersagelogik reagiert auf einen Vorhersagetakt mit einer Taktfrequenz, die diejenige der digitalen Taktquelle approximiert.
Andere Merkmale und Vorteile der vorliegenden Erfindung ergeben sich näher aus der folgenden ausführlichen Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen.

KURZBESCHREIBUNG DER ZEICHNUNGEN

In den Zeichnungen zeigen
Fig. 1 ein Blockdiagramm eines Mischsignal-Testers in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung;
Fig. 2 ein Blockdiagramm einer analogen Steuerschnittstelle, die in Fig. 1 gezeigt ist;
Fig. 3 ein Blockdiagramm eines analogen Taktmoduls, das in Fig. 2 gezeigt ist.
Fig. 4 ein Funktionsblockdiagramm, das die Vorhersagelogik und die Ablaufsteuerung, die in dem analogen Taktmodul der Fig. 3 verwendet, darstellt;
Fig. 5A ein Blockdiagramm der Kalibrierungslogik, die zu dem analogen Takt der Fig. 3 gehört;
Fig. 5B ein Blockdiagramm einer optionalen automatischen Kalibrierungsschaltung zur Verwendung mit dem analogen Takt der Fig. 3;
Fig. 6 ein Blockdiagramm der Operationscode-Logik und der Verarbeitung, die den Ausgang des analogen Taktmoduls zu der Fig. 3 verwendet.
Fig. 7 ein funktionales Diagramm, das die Schritte darstellt, die in dem Vorhersageverfahren der vorliegenden Erfindung verwendet werden.
Fig. 8 ein funktionales Diagramm, das die Schritte darstellt, die in dem Kalibrierungsverfahren der vorliegenden Erfindung verwendet werden;
Fig. 9 ein funktionales Diagramm, das die Schritte zeigt, die in dem Flankenausrichtungs- und Synchronisationsverfahren der vorliegenden Erfindung verwendet werden.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG

Bezug nehmend nun auf Fig. 1 erzeugt und empfängt ein Mischsignal-Tester in Übereinstimmung mit einer Ausführungsform der vorliegenden Erfindung, der allgemein mit 20 bezeichnet ist, analoge und digitale Testsignale an und von einer DUT 22 für eine Fehlerbestimmung. Der Tester umfasst einen digitalen Mainframe-Testcontroller 24, wie einen Computer, zum Steuern der Anlegung und Verarbeitung von Testsignalen an das und von dem DUT. Stiftelektroniken 26 sprechen auf den Testcontroller an und erzeugen die benötigen digitalen und analogen Testsignale für eine Anlegung an die DUT. Die Stiftelektroniken umfassen eine analoge Steuerschnittstelle 28, die eine Vielzahl von analogen Instrumentenkarten 30 mit dem Controller koppelt und analoge Wellenformen 32 erzeugt. Eine Vielzahl von digitalen Kanalkarten 34 erzeugen digitale Muster 36 für eine Anlegung an das DUT in einer deterministischen Weise in Bezug auf die analogen Testsignale. Das DUT-Betriebsverhalten und Fehlerkriterien können dann im Hinblick auf die Vielzahl von eingegebenen und ausgegebenen Signalen analysiert werden.
Bezug nehmend insbesondere auf die Fig. 2 verwendet die analoge Steuerschnittstelle 28, um die deterministischen und wiederholbaren Charakteristiken zwischen den analogen und digitalen Wellenformen zu erreichen, ein Mainframe-Verteilungsmodul 38, das eine Vielzahl von Steuersignalen an die Eingänge eines Steuervektormoduls 40 verteilt. Eine Steuerschnittstelle 42 sammelt Steuersignale CNTL von dem Steuervektormodul und digitale Restsignale RES von dem Verteilungsmodul und führt die Restsignale sequentiell an ein analoges Taktmodul, welches allgemein mit 50 bezeichnet ist. Eine Datenbusschnittstelle 44 stellt eine Vielzahl von Datenpfaden zwischen dem Testcontroller-Datenbus 45 und dem Steuervektormodul, der Steuerschnittstelle und den Analoginstrumentenkarten bereit. Eine Triggerlogik 46 führt eine Einstellung und Ansteuerung von Triggersignalen für die Analoginstrumentregister, das Analogtaktmodul und die Analoginstrumentenkarten aus.
Unter besonderer Bezugnahme auf Fig. 3 umfasst das analoge Taktmodul 50 in Übereinstimmung mit einer Ausführungsform einen Direkt-Digital-Synthesizer (DDS) 52, um eine analoge Wellenform aus einer digitalen Taktquelle 48 zu erzeugen. Die Vorhersagelogik 72 ermöglicht eine genaue Vorhersage der Phasenbeziehung zwischen den digitalen und analogen Takten in einer unkomplizierten und kosteneffektiven Weise.
Weiter Bezug nehmend auf die Fig. 3 verwendet der DDS 52 einen 100 MHz digitalen Takt 48 als die digitale Eingangsquelle für einen Achtundvierzig-Bit Akkumulator 56. Der Akkumulator addiert kontinuierlich einen inkrementalen Wert mit jeder 100 MHz-Periode, die von der digitalen Eingangsquelle empfangen wird. Ein DSS-Prozessor 58 empfängt eine inkremental aufsummierte Achtundvierzig-Bit numerische Phase, die von dem Akkumulator ausgegeben wird und vergleicht den Ausgang mit einer Viertelwellenlängen-Sinusfunktions-Nachschlagtabelle 60. Der Nachschlagwert wird dann an einen Zwölf- Bit-Hochgeschwindigkeits-Digital-Analog-Wandler (DAC) 62 geführt, der abgestufte Signale mit Frequenzen innerhalb des Bereichs von ungefähr 16 MHz bis 25 MHz zusammen mit einer analogen Sinuswellenform ausgibt.
Unter fortgesetzter Bezugnahme auf Fig. 3 wird, um das analoge Ausgangssignal von dem DAC 62 zu verfeinern, ein Signalkonditionierer 63, der mehrere Signalkonditionierungskomponenten umfasst, an dem Ausgang des DAC verwendet. Der Signalkonditionierer umfasst ein Bandpassfilter 64, das ein 7-Pol elliptisches Filter umfasst, das an den DAC-Ausgang angeordnet ist. Die Erfinder haben bestimmt, dass die Ausgangsfrequenz auf ein Viertel der Taktfrequenz bestimmt sein sollte, um die 1/4 und 1/3 Taktharmonischen von dem Ausgang zu beseitigen. Ferner sollte der Ausgang des Filters eine abrupte Grenzfrequenz bei 25 MHz aufweisen.
Der gefilterte analoge Ausgang wird an einen Clipper-Verstärker 66 (Abschneide-Verstärker) geführt, um die Flankenrate des Takts auf eine akzeptable Geschwindigkeit zu erhöhen. Zusätzlich wandelt der Verstärker den analogen Signalpegel in einen Taktpegel einer Emitter-gekoppelten Logik (Emitter- Coupled-Logic, ECL) für eine Eingabe an einem Multiplizierer 68 mit einer phasenstarren Regelschleife (Phase-Locked-Loop, PLL) um.
Der Multiplizierer 68 mit der phasenstarren Regelschleife (Phase-Locked-Loop, PLL) spielt eine wichtige Rolle bei der vorliegenden Erfindung und ist mit dem Ausgang des Clipper-Verstärkers 66 gekoppelt, um die analoge Signalfrequenz auf einen Pegel innerhalb des Bereichs von ungefähr 64 MHz bis 100 MHz zu multiplizieren. Wie nachstehend beschrieben wird, erzeugt dies zusätzliche Flanken, von denen die Position der erzeugten Flanke des analogen Takts in Bezug auf die Flanke der digitalen Quelle vorherzusagen ist. Der PLL-Ausgang definiert einen analogen Master-Takt (Analogue Master Clock, AMC) und steuert einen Teiler 70 an, der die PLL-multiplizierte Frequenz auf einen gewünschten Pegel verkleinert und den programmierten analogen Taktausgang 32 einrichtet.
Ein wichtiger Aspekt der vorliegenden Erfindung ist die Möglichkeit einer Vorhersage der relativen Phasen des analogen Takts 32 und der 100 MHz digitalen Taktquelle 48 in einer kosteneffektiven und genauen Weise. Sobald sie vorhergesagt ist, ermöglicht die deterministische Beziehung eine Auswertung, ob eine bestimmte 100 MHz Taktperiode mit der ansteigenden Flanke einer analogen Taktperiode übereinstimmt. Dies ist in Bezug auf die richtige Übergabe eines Operationscodes von der digitalen an die analoge Domäne zum Steuern der analogen Instrumente wichtig.
Weiter Bezug nehmend auf Fig. 3 wird zur Realisation der Vorhersagefunktion der vorliegenden Erfindung ein Ausgang des Teilers 70 an die Vorhersagelogik 72 geführt, die ebenfalls jeweilige Ausgänge von dem Akkumulator 56 und der PLL 68 empfängt. Der Akkumulator wird mit dem Zustand des Ausgangsteilers durch den Vorhersageprozessor kombiniert, um einen Ereignissignal-Anzeiger ACLK zu erzeugen.
Um die Vorhersagelogik 72 und die zugehörige Verarbeitung besser zu verstehen, zeigt Fig. 4 ein Blockdiagramm, das in Übereinstimmung mit Zyklusverschiebungen von dem multiplizierten PLL-Signal segmentiert ist. Die Logik umfasst allgemeine von Vielzahl von Addierern 74, 75 und 77, die in dem Akkumulator 56 implementiert sind. Die Addierer stellen zweckdienliche Eingänge bereit, um eine unabhängige einstellbare Steuerung der Zeit- und Phaseneinstellung bei 67, der Rest- und Kalibrierungswerte bei 69 und 71 und des inkrementalen Phasenwerts bei 73 zu ermöglichen. Die summierten Eingänge werden an einen Multiplexer 79 geführt, der von einem Ausrichtungsbefehl bei 81 angesteuert wird, der einen multiplexierten Wert an ein Akkumulatorregister 83 ausgibt. Der Ausgang des Akkumulatorregisters wird zurückgeführt, um einen summierten Eingang in Kombination mit dem inkrementalen Phasenwert an dem Addierer 77 bereit zu stellen.
Um die Übergabe von der Logik der digitalen Taktquelle auf die analoge Taktdomäne durchzuführen, identifiziert die Vorhersagelogik 72, wann die Daten aktualisiert werden können, indem ein Fenster definiert wird, in dem garantiert keine übereinstimmende analoge Flanke vorhanden ist. Dies ist einfach das Fenster, wenn ALCK nicht wahr ist.
Da die Parameter des "Fensters" genau definiert sein müssen, wird eine Kalibrierungs-Hardware 80 (Fig. 5A) benötigt, um das Kalibrierungssignal CAL zu erzeugen, um die analoge Taktflanke zu der digitalen Taktflanke genauer auszurichten. Für die Operationscode-Übergabe an die analogen Instrumente ist diese Kalibrierung in Einheiten der Flanken an dem Punkt einer Übergabe und wird an die Eingänge des Akkumulator-Addierers 74 angelegt.
Bezug nehmend nun auf Fig. 5A umfasst die Taktkalibrierungs-Hardware 80 ein Meta-Zustands- Hard-Flip-Flop-Register 82, das bei SETZEN von einem Datenbus (nicht gezeigt) zurückgesetzt werden kann. Das Register verwendet eine digitale Taktquelle CLK 100, die von einem 2-16K Digitaltaktteiler 84 geteilt wird. Der Ausgang des Teilers wird mit einem abgetasteten Erfassungssignal ERFASSUNGSAUSGANG durch ein UND-Gatter 86 UND-verknüpft. Die Daten von dem Register umfassen einen analogen Taktausgang 88, der durch einen 2-16K analogen Taktteiler 90 geteilt ist. Die Logik, die das Register 82 umgibt, ist derart, dass sie nach unten einrastet, sobald sie in einen niedrigen Eingang getaktet hat. Die analoge Frequenz, das analoge Teilungsverhältnis und das digitale Teilungsverhältnis werden so gewählt, dass der Ausgang des analogen Teilers und des digitalen Teilers in der Frequenz identisch sind.
Wenn ein Benutzer eine analoge Taktfrequenz programmiert, gibt es zwei Komponenten der analogen Taktfrequenz, die im Register platziert werden müssen: Das Teilungsverhältnis und die Leiter des analogen Master-Takts AMC (nicht geteilter PLL-Ausgang). Zusätzlich müssen die geeigneten AMC frequenz-abhängigen Kalibrierungswerte für einen Versatz (Offset) und eine Bereichsüberprüfung in einer Nachschlag-CAL-Tabelle platziert werden.
Ein besonders nützliches optionales Merkmal der vorliegenden Erfindung stellt ein automatisches Kalibrierungseinstellungsmodul 92 bereit, um die Operationscode-Versatz-Konstante und Bereichsüberprüfungswerte automatisch einzustellen. Dies ist für Situationen, bei denen eine Feinabstimmung der Beziehung zwischen den digitalen und analogen Flanken nicht benötigt wird, besonders vorteilhaft. Bezug nehmend nun auf Fig. 5B umfasst das Auto-Einstellungsmodul 92 ein Datenbus-Register 94 und einen Auto-CAL-Speicher 96, der einen Satz von zweiunddreißig Sechzehn-Bit Registern umfasst. Die Register werden mit einer registrierten Adresse adressiert und durch eine normale Datenbustransaktion beschrieben. Zum Auslesen werden die Register durch haschierte (hashed) Bits des Phaseninkrementierungswerts bei 91 adressiert, der einen konstanten Wert addiert zu dem Akkumulatorwert umfasst, um die DDS-Frequenz des Betriebs zu bestimmen. Wenn ein "Auto- Bereichsbetrieb" nicht aktiviert ist, kann jeder der vier Bereichsüberprüfungswerte und die Versatzkonstante getrennt mit einem Wert geschrieben werden, der von der exakten Frequenz von einer externen Tabelle durch eine Interpolation abgeleitet wird.
Wenn das Datenbus-Register 94 frei geschaltet ist, werden jede der Bereichsüberprüfüngs- und Versatzwert-Konstanten von einer Tabelle erhalten werden, die zu der Vergleichszeit von einem NVRAM (vorher kalibrierte Werte) geschrieben wird. Jeder der Bereichsüberprüfungswerte umfasst einen Versatz, der einer der Viertelwellenlängen-Werte des Akkumulators plus der Versatz-Konstanten ist. Eine beispielhafte Tabelle ist nachstehend angegeben:
Wie voranstehend beschrieben, stellt die Vorhersagelogik 72 eine Möglichkeit zum Erfassen, wann eine analoge Taktflanke in eine bestimmte 100 MHz Taktperiode fallt, bereit. Der Ausgang der Vorhersagelogik umfasst einen Eingang zu einem Operationscode-Zustands-Logikmodul 98 (Fig. 6), das die Übergabe des Operationscodes von der digitalen an die analoge Domäne synchronisiert.
Bezug nehmend nun auf Fig. 6 empfingt die Operationscode-Zustands-Logik 98 zusätzliche Eingangssignale von einem Operationscode-Ordnungs-Verarbeitungsmodul 100, das geordnete Paare von Sechs-Bit-Befehlssignalen INST 1 & 2 und VALID 1 & 2 im Ansprechen auf eine Vielzahl von Eingangssignalen Apipe, Bpipe und BocAB organisiert. Die Befehlssignale und die ACLK-Ereignissignale werden an die Operationscode-Zustands-Logik geführt, die jeweilige Register 102 für gegenwärtig anstehende Befehle (Current-Instruction-Pending, CIP) und Register 104 für die nächsten anstehenden Befehle (Next-Instruction-Pending, NIP) hält. Der Ausgang der Operations-Code-Zustands-Logik ist mit einer Nachschlagtabelle (nicht gezeigt) gekoppelt, die den 4-Bit CIP in einen Sechs-Bit CIP erweitert. Ein Mikrocode-106 gibt das erweiterte Microcode-Signal an die Analoginstrumentenkarten 30 (Fig. 2) aus. Die Zustandsmaschine, die diese Operationscode-Übergabe-Logik steuert, verwendet die digitale ACLK- Vorhersage, um zu garantieren, dass jeder Operationscode dargeboten wird, so dass Vektorblöcke aneinander angrenzend angeordnet und die Frequenz umherbewegt werden können, während ein vorhersagbarer Betrieb aufrecht erhalten wird. Überlauffehler werden berichtet, wenn zu viele digitale Befehle als Folge von Taktratendifferenzen dargeboten werden.
Sehr viel von der voranstehend beschriebenen Hardware führt von selbst zu modularisierten Implementierungen. Zum Beispiel können viele der Komponenten, die das analoge Taktmodul bilden, wie der DSS 52, die Vorhersagelogik 72, die Kalibrierungsregister und die Taktteile, auf einer einzelnen anwendungsspezifischen integrierten Schaltung (Application-Specific-Integrated-Circuit, ASIC) gebildet werden. Dies erlaubt nicht nur relativ kostengünstige Komponentenkosten, sondern viele der Elemente einer Verschiebung (Skew) zwischen der analogen und der digitalen Logik können beseitigt oder in den Kalibrierungsprozess eingebaut werden. Ferner werden Logikgatter-Verzögerungen angepasst, um Driften in der Verzögerung zwischen Taktschaltungen zu verfolgen.
Im Betrieb verwendet das analoge Taktmodul der vorliegenden Erfindung die Vorhersagelogik, die Kalibrierungslogik und die Operationscode-Weitergabe-Schaltungsanordnung, um eine Vielzahl von Vorhersage-, Kalibrierungs- und Synchronisationsverfahren, wie nachstehend beschrieben, auszuführen.
Bezug nehmend nun auf Fig. 7 bestimmt die Vorhersagelogik 72, während eines Betriebs des analogen Taktmoduls, zunächst den Akkumulatorwert, der der ansteigenden Flanke des AMC-Taktes entspricht, und zwar im Schritt 200. Der CAL-Wert wird dann im Schritt 202 auf den Akkumulatorwert gesetzt, der der AMC ansteigenden (aktiven) Flanke entspricht. Dann werden in dem Schritt 204 die gegenwärtigen und vorangehenden Akkumulatorwerte durch die Flankenerfassungslogik erfasst, um nachzusehen, ob ein Durchqueren aufgetreten ist, und zwar im Schritt 206. Wenn ein Durchqueren erfasst wird, wird ein ACLK ERFASSEN Signal im Schritt 208 erzeugt, das von dem ACLK Vorhersage-Teiler 84 gezählt wird. Andererseits kehrt das Verfahren vor dem Vergleichsschritt 204 bei 210 zurück. Unter der Annahme, dass der Teiler mit dem analogen Teiler 90 "in Synchronisation" gestartet hat, entspricht die Herunterzählung des Vorhersageteilers 84 einem 100 MHz Zyklus, in dem gerade ein analoger Takt auftritt.
Unter Bezugnahme auf Fig. 8 spielt das ACLK Ereignissignal eine wichtige Rolle in dem Kalibrierungsverfahren, das von der Kalibrierungshardware 80 und 92 ausgeführt wird. Die Kalibrierungstechnik führt zunächst einen Synchronisationsbefehl im Schritt 220 aus. Dann werden die Schleuder-Register (Toss-Register) auf eine logische Eins im Schritt 222 gezwungen. Wenn das Auftreten eines analogen Takts im Schritt 224 erfasst wird, werden die Schleuder-Register von dem logischen 1 Zustand gelöst, um von dem analogen Takt zu arbeiten, im Schritt 226. Wenn kein Takt erfasst wird, bleiben die Register in dem logischen 1 Zustand, im Schritt 228, und warten auf das Auftreten eines Takts. Der Eingang zu den Schleuder-Registern ist ein UND-Ergebnis des gegenwärtigen Werts und des ACLK Vorhersagesignals. Das ACLK Ereignissignal wird dann, im Schritt 230, hinsichtlich einer "wahren" oder "nicht-wahren" Bestimmung analysiert. Wenn das Register von dem analogen Takt getaktet wird und die ACLK Vorhersage nicht wahr ist, bei 232, werden die Register auf Null verriegelt, im Schritt 234. Wenn die ACLK Vorhersage in Synchronisation ist (ACLK wahr), im Schritt 236, werden die Register auf einer logischen Eins im Schritt 238 gehalten. Die obigen Schritte werden über einen Bereich von Kalibrierungswerten und für den Bereich von Frequenzen, die von den Einträgen in den Auto-cal- Speichertabellen dargeboten werden, wiederholt. Dies erzeugt eine Karte der Bereiche, für die die Schaltung KALIBRIERT bei jeder Frequenz ist.
Der Betrieb der Hardware erlaubt auch eine zweckdienliche, unabhängige Einstellung einer Vielzahl von Parametern, die zu dem analogen Taktmodul gehören. Zum Beispiel wird zum Ausrichten des DDS ein Befehl ausgegeben, der die Akkumulatorperioden-Addierereingänge in einer synchronen Weise steuert. Für einen Zyklus wird ein neuer Wert multiplexiert, der die algebraische Addition 1) des digitalen Rests des Befehls; und 2) einer Flanken-cal-Konstanten umfasst. Wenn die Werte zusammenaddiert sind, wird ein "Einzel"-Perioden-Addierer formuliert, der den Effekt aufweist, ihn auf den digitalen Rest zu synchronisieren und in einer Kalibrierungs-Konstanten zu addieren (die Differenz zwischen den analogen und digitalen Flanken).
Jedoch setzt die Ausrichtung der digitalen und analogen Flanken, die dem Ausrichtungsbefehl folgen, den erwarteten Versatz des AMC zurück. Dies führt in die analoge Frequenz eine Phasenverschiebung ein und ändert die Anzahl von Taktzählungen, die für die Erzeugung eines analogen Ausgangstakts von der Taktteilungs-Schaltungsanordnung verfügbar sind.
Um die Taktvorhersage-Schaltungsanordnung für ein Operationscode-Schleudern auf den richtigen Zustand zurück zu bringen, muss dem Ausrichtungsbefehl ein Neusynchronisationsbefehl für den Taktteiler folgen, um eine Synchronisation mit der Taktvorhersagelogik 72 herzustellen.
Weil der Neusynchronisationsbefehl ein Befehl ist, der von der digitalen Domäne ausgegeben wird, muss er in die analoge Taktdomäne hinein synchronisiert werden, um "Nacheil"-("hunt") Taktimpulse zu vermeiden und die Störung der PLL 68 zu minimieren. Gleichzeitig ist es höchst wünschenswert, dass die Schaltungsanordnung vermeidet darauf zu warten, dass ein potentiell großer Teilerwert um den abschließenden Zählwert herum rollt.
Bezugnehmend auf Fig. 9 addiert die Synchronisations-Hardware allgemein die Hälfte des normalen Phaseninkrementierungswerts zu dem gegenwärtigen Akkumulatorwert, um den analogen Taktausgang automatisch auf die Taktvorhersagelogik neu zu synchronisieren. Sie verwendet den CAL- Wert, um zu bestimmen, ob die vorangehenden und gegenwärtigen Akkumulatorwerte eine AMC- Taktflanke in der ersten Hälfte der Referenztaktperiode erzeugt wird. Somit kann sie erkennen, in welcher Hälfte des nächsten 100 MHz Takts ein AMC-Takt auftreten wird.
Das Synchronisationsverfahren beginnt damit, dass die Operationscode-Weitergabeschaltungsanordnung einen Ausrichtungscode in dem digitalen Datenstrom erkennt, im Schritt 240, und verhindert, dass der analoge Instrumenten-Operationscode sich ändert, im Schritt 242. Ein neuer Wert wird in den Akkumulator 56 im Schritt 244 eingesetzt, gefolgt von einer Voreinstellung der Vorhersagelogik 72 auf einen Registerwert, im Schritt 246. Eine Verzögerung wird im Schritt 248 ausgeführt, bis die AMC- Flanke eine vor dem ersten ACLK-Ereignis ist. Wenn eine AMC-Flanke in der ersten Hälfte der digitalen Referenztaktperiode vorhanden ist, wird ein 5 ns Impuls über der AMC-Flanke festgestellt, im Schritt 252. Wenn keine AMC-Flanke in der ersten Hälfte der Referenztaktperiode vorhanden ist, dann wird der Impuls im Schritt 254 durchgegeben. Der gelieferte Impuls setzt den analogen Teiler und die digitalen Teiler, so dass sie der ersten "legalen AMC-Flanke" entsprechen (die nicht unterdrückt wird), im Schritt 256. Dies dient dazu, eine analoge Taktflanke (analoger Teiler) und eine ACLK-VORHERSAGE (digitaler Teiler) auszugeben, während die Teiler in beiden Zeitdomänen in einer zeitlich abgestimmten Beziehung von der digitalen Domäne starten. An diesem Punkt sind der analoge Teiler und die Vorhersagelogik synchronisiert, wobei ermöglicht wird, dass die Operationscode-Ausbreitung fortschreitet.
Durchschnittsfachleute werden die zahlreichen Nutzen und Vorteile, die von der vorliegenden Erfindung bereit gestellt werden, erkennen. Von besonderer Wichtigkeit ist die unkomplizierte Vorhersagelogik und die Verarbeitung, die zu dem analogen Taktmodul gehören. Durch Implentieren eines "Gleichfrequenz"-Takts zum Ausführen der Vorhersage der Übereinstimmung von analogen/digitalen Flanken werden beträchtliche Kosteneinsparungen von den minimalen Hardware- und Kalibrierungsschritten realisiert, die notwendig sind, um die Hardware genau arbeitend zu halten.
Ein anderes wichtiges Merkmal bezieht sich auf die Fähigkeit der Vorhersage einer analogen Taktflanke mit der ansteigenden Flanke einer besonderen digitalen Mastertaktperiode. Durch Implementieren eines definierten "Fensters", von dem die Flankenübereinstimmung zu bestimmen ist, kann ein Operationscode-Schleudern bzw. -Übergeben von der digitalen in die analogen Domäne in einer deterministischen und sich wiederholenden Weise auftreten.

Claims

1. Analogtaktvorrichtung (90) mit einer digitalen Taktquelle (48) zum Erzeugen einer digitalen Wellenfonn mit einer vorgegebenen Frequenz und einem Direkt-Digital-Synthesizer (52), der einen Eingang zum Empfangen der digitalen Wellenform aufweist und betreibbar ist, um eine sich ergebende analoge Wellenform zu erzeugen, wobei die Analogtaktvorrichtung gekennzeichnet ist durch:

eine Vorhersagelogik (72), die mit der digitalen Taktquelle und dem Synthesizer gekoppelt ist, zum Bestimmen der relativen Phasenbeziehungen zwischen der digitalen Wellenform und der analogen Wellenform, wobei die Vorhersagelogik auf einen Vorhersagetakt mit einer Taktfrequenz, die diejenige der digitalen Taktquelle (48) approximiert, anspricht.

2. Analogtaktvorrichtung nach Anspruch 1, wobei der Direkt-Digital-Synthesizer umfasst:

einen Zähler (56) zum Empfangen des eingegebenen digitalen Takts und zum Einrichten eines numerischen Werts, wobei der Zähler betreibbar ist, um den numerischen Wert im Ansprechen auf eine fortgesetzte Eingabe des Takts inkremental zu erhöhen;

einen Wandler (62), der an dem Ausgang des Zählers angeordnet ist, zum Transformieren des inkrementalen numerischen Werts in eine sinusförmige Wellenform; und

einen Signalkonditionierer (63), der mit dem Wandler gekoppelt ist, zum Manipulieren der sinusförmigen Wellenform in ein gewünschtes analoges Taktsignal.

3. Analogtaktvorrichtung nach Anspruch 2, wobei der Zähler einen Akkumulator (56) umfasst.

4. Analogtaktvorrichtung nach Anspruch 2, wobei der Wandler umfasst:

eine sinusförmige Nachschlagtabelle (60); und

einen Digital-Analog-Wandler (62) zum Erzeugen der sinusförmigen Wellenform aus der Nachschlagtabelle.

5. Analogtaktvorrichtung nach Anspruch 2, wobei der Signalkonditionierer (63) umfasst:

ein Filter (64), das an dem Ausgang des Wandlers zum Erzeugen eines gefilterten Signals angeordnet ist;

einen Clipper-Verstärker (66), der einen Eingang zum Empfangen des gefilterten Signals aufweist und betreibbar ist, um die Flankenrate des gefilterten Signals zu erhöhen;

einen Frequenz-Multiplizierer (68), der mit dem Ausgang des Clipper-Verstärkers gekoppelt ist, zum Multiplizieren des gefilterten Signals mit einem vorgegebenen, ganzzahligen Vielfachen; und

einen Teiler (70), der mit dem Ausgang des Multiplizierers verbunden ist, zum Verringern der multiplizierten Frequenz auf eine gewünschte Frequenz.

6. Analogtaktvorrichtung nach Anspruch 5, wobei das Filter (64) ein Bandpass-Filter umfasst.

7. Analogtaktvorrichtung nach Anspruch 5, wobei der Frequenz-Multiplizierer (68) einen Multiplizierer mit einer phasenstarren Regelschleife umfasst.

8. Analogtaktvorrichtung nach Anspruch 1, wobei:

der Vorhersagetakt einen Multiplizierer (68) mit einer phasenstarren Regelschleife umfasst, der an dem Ausgang des digitalen Synthesizers (52) angeordnet ist, um eine Zwischenanalogwellenform mit einer Vielzahl von PLL ansteigenden Flanken zu erzeugen, wobei die sich ergebende analoge Wellenform eine Flanke aufweist, die mit einer der Vielzahl von PLL-Flanken übereinstimmt; und

die Vorherhersagelogik (62) eine Flanken-Erfassungs-Schaltungsanordnung umfasst, um die PLL- Flanken zu analysieren und die besondere digitale Taktperiode, die die sich ergebende Analogwellenformflanke einschließt, zu bestimmen.

9. Analogtaktvorrichtung nach Anspruch 1 und femer umfassend:

eine Kalibrierungslogik (80), die mit der digitalen Taktquelle (48) und dem Synthesizer (52) gekoppelt ist, zum Ausrichten der analogen Wellenform mit der digitalen Taktquelle.

10. Analogtaktvorrichtung nach Anspruch 9, wobei die Kalibrierungslogik (80) umfasst:

einen Wellenform-Ausrichter, der auf die Vorhersagelogik (72) anspricht, um die jeweiligen Flanken der digitalen und analogen Wellenformen anfänglich auszurichten.

11. Analogtaktvorrichtung nach Anspruch 1 und femer umfassend:

eine Operationscode-Weitergabe-Schaltungsanordnung (98, 100), die auf die Vorhersagelogik (72) anspricht, zum Synchronisieren der deterministischen Übergabe eines Operationscodes von der digitalen Domäne in die analoge Domäne.

12. Analogtaktvorrichtung nach Anspruch 11, wobei die Operationscode-Weitergabeschaltungsanordnung umfasst:

ein Operationscode-Ordnungs-Verarbeitungsmodul (100) zum Organisieren von geordneten Paaren von Befehlssignalen;

eine Operationscode-Zustands-Logik (98), die mit dem Ordnungs-Verarbeitungsmodul (100) gekoppelt ist, wobei die Operationscode-Zustands-Logik eine Vielzahl von Registern zum Speichern von Gegenwärtiger-Befehl-Signalen und Nächster-Befehl-Signalen gekoppelt ist, wobei die Operationscode- Zustands-Logik auf die Vorhersagelogik anspricht, um die Operationscode-Signale für eine Ausführung darzubieten.