DE19654301A1 - Substrat mit Silizium auf einem Isolator und Verfahren zu dessen Herstellung - Google Patents

Substrat mit Silizium auf einem Isolator und Verfahren zu dessen Herstellung

Info

Publication number
DE19654301A1
DE19654301A1 DE19654301A DE19654301A DE19654301A1 DE 19654301 A1 DE19654301 A1 DE 19654301A1 DE 19654301 A DE19654301 A DE 19654301A DE 19654301 A DE19654301 A DE 19654301A DE 19654301 A1 DE19654301 A1 DE 19654301A1
Authority
DE
Germany
Prior art keywords
substrate
layer
trenches
silicon
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19654301A
Other languages
English (en)
Other versions
DE19654301B4 (de
Inventor
Jin-Hyoung Kim
Kyoon-Hyoung Kim
Han-Sub Yoon
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of DE19654301A1 publication Critical patent/DE19654301A1/de
Application granted granted Critical
Publication of DE19654301B4 publication Critical patent/DE19654301B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body

Description

Die vorliegende Erfindung betrifft ein Silizium-auf-Isolator("SOI")-Substrat und ein Verfah­ ren zu dessen Herstellung, und insbesondere ein SOI-Substrat gemäß dem Patentanspruch 12 und ein Verfahren zu dessen Herstellung gemäß dem Patentanspruch 1, wobei eine Si-Ein­ richtungsschicht mit einer gleichmäßigen Dicke einbezogen wird.
Im allgemeinen wird bei einem Herstellungsverfahren für einen komplementären Metall- Oxid-Halbleiter("CMOS")-Transistor ein Isolations- bzw. Trennbereich mit einer großen Fläche benötigt, um die Einrichtungen zu trennen und ein Öffnen bzw. Aufschnappen eines CMOS-Transistors zu verhindern. Dort gibt es jedoch Probleme, indem ein Trennbereich mit einer großen Fläche zu einer verringerten bzw. vergrößerten Chip-Abmessung und einer reduzierten Integration der Einrichtungen führt.
Eine SOI-Technik zur Bewältigung dieser Probleme ist vorgeschlagen worden. Durch die vollständige Trennung zwischen Einrichtungen wird bei einem SOI-Substrat, das eine ver­ grabene Oxidschicht hat, die zwischen einem Si-Handhabungs- bzw. Trägersubstrat und ei­ nem Si-Einrichtungssubstrat eingeschichtet ist, wird das Öffnen bzw. Aufgehen eines CMOS-Transistors verhindert und eine hohe Betriebsgeschwindigkeit der Einrichtung er­ möglicht.
Ein Herstellungsverfahren für das SOI-Substrat ist ein Verfahren zur Trennung durch im­ plantierten Sauerstoff ("SIMOX-Verfahren"). Bei einer herkömmlichen SIMOX-Technik wird bezugnehmend auf Fig. 4A ein Si-Substrat mit Verunreinigungsionen bzw. Dotierungsionen dotiert. Sauerstoffionen werden in das Substrat 1 implantiert. Bezugneh­ mend auf Fig. 4B wird eine Hitze- bzw. Temperungsbehandlung ausgeführt, um eine vergrabene Oxidschicht 2 und eine Si-Einrichtungsschicht 1A in dem Si-Substrat 1 auszu­ bilden. Bezugnehmend auf Fig. 4C wird ein Feldoxid 3 in der Si-Einrichtungsschicht 1A durch ein LOCOS-Verfahren geschaffen, wodurch ein SOI-Substrat 100 ausgebildet wird.
Jedoch hat die herkömmliche SIMOX-Technik einen Nachteil dahingehend, daß eine Verset­ zung bzw. Verrückung oder Verschiebung in einer Oberfläche einer Si-Schicht leicht auf­ tritt, wenn Sauerstoffionen implantiert werden, wodurch eine große Menge an Leckstrom er­ zeugt wird. Deshalb ist es schwierig, eine Dicke der Si-Schicht zu steuern, wo eine Einrich­ tung auszubilden ist.
Ein anderes Verfahren zur Herstellung ist eine Verbindungstechnik. Bei einer herkömmli­ chen Verbindungstechnik werden bezugnehmend auf Fig. 5A ein Si-Einrichtungssubstrat 10 und ein Handhabungs- bzw. Trägersubstrat 11 vorgesehen. Eine vergrabene Oxidschicht 12 wird auf dem Trägersubstrat 11 durch eine thermische Oxidation ausgebildet. Bezugneh­ mend auf Fig. 5B werden das Trägersubstrat 11 und das Einrichtungssubstrat 10 verbun­ den, wobei die vergrabene Oxidschicht 12 zwischen den Substraten 10 und 11 vorkommt. Danach wird das meiste des Einrichtungssubstrats 10 durch schleifen und läppen weggeätzt bzw. entfernt und dann wird das geschliffene und geläppte Einrichtungssubstrat 10 chemisch und mechanisch mit einem hohen Grad an Genauigkeit poliert, wodurch eine Si- Einrichtungsschicht 10A ausgebildet wird. Bezugnehmend auf Fig. 5C wird eine Trenn­ schicht 13 in der Si-Einrichtungsschicht 10A geschaffen, um einen aktiven Bereich fest­ zulegen, wodurch ein SOI-Substrat 200 ausgebildet wird, daß eine Si-Einrichtungsschicht 10A hat.
Gemäß der herkömmlichen Verbindungstechnik ist es schwierig, einen Polierstoppunkt bei den chemischen und mechanischen polieren zu steuern, um die Si-Einrichtungsschicht 10A auszubilden. Da die Dicke der Si-Einrichtungsschicht 10A nicht gleichmäßig ist, ist die Aus­ beute der Halbleitereinrichtungen reduziert. Zusätzlich hat die herkömmliche Verbindungs­ technik Nachteile durch ein umständliches Herstellungsverfahren und hohe Fertigungskosten. Ferner weisen die herkömmlichen Techniken einen Nachteil auf, in dem ein getrennter zu­ sätzlicher Prozeß erforderlich ist, der ein Feldoxid in einer Si-Einrichtungsschicht ausbildet, um einen aktiven Bereich festzulegen.
Es ist eine Aufgabe der vorliegenden Erfindung, den oben aufgezeigten Nachteil des Standes der Technik wenigstens teilweise Abhilfe zu verschaffen, und insbesondere ein Verfahren zur Herstellung eines SOI-Substrats, daß eine Si-Einrichtungsschicht hat, bei der die Ober­ fläche nicht geschädigt wird, zur Verfügung zu stellen.
Es ist eine andere Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung eines SOI-Substrats mit einem vereinfachten Prozeß zur Verfügung zu stellen.
Es ist eine andere Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung eines SOI-Substrats zur Verfügung zu stellen, daß gleichzeitig eine Isolationsschicht und eine ver­ grabene Oxidschicht ausbildet.
Die genannten Aufgaben werden wenigstens teilweise durch ein Verfahren bzw. eine Vor­ richtung gemäß den Ansprüchen 1 bzw. 12 gelöst.
Vorteilhafte Ausführungsformen bzw. Verfahrensvarianten werden durch die abhängigen Ansprüche definiert.
Gemäß einer Ausführungsform wird ein Verfahren zur Fertigung eines SOI-Substrats zur Verfügung gestellt, das die folgenden Schritte umfaßt: Gräben bzw. Rillen werden in den Si- Substrat ausgebildet; eine die Oxidation verhindernde Schicht wird über bzw. auf dem Si- Substrat und an den Seitenwänden der Gräben bzw. Rillen ausgebildet; Gräben oder Riefen werden an den Böden der Gräben durch ätzen des Si-Substrats unter Verwendung der die Oxidation verhindernden Schicht als eine Maske ausgebildet; eine Oxidation wird durchge­ führt, um eine Oxidschicht und eine Si-Einrichtungsschicht, die durch die Oxidschicht ge­ trennt bzw. isoliert ist, zu bilden; die die Oxidation verhindernde Schicht wird entfernt; und eine Planarisierung bzw. Einebnung wird durchgeführt, um das Silizium auf dem Isolator mit einer ebenen Oberfläche auszubilden.
Zusätzlich wird ein SOI-Substrat zur Verfügung gestellt, das folgendes enthält: ein Si-Sub­ strat; eine Si-Einrichtungsschicht, die über bzw. auf dem Si-Substrat ausgebildet ist, um die Si-Einrichtungsschicht von dem Substrat zu isolieren bzw. zu trennen, wobei die isolierende Schicht koplanar zu der Einrichtungsschicht ist bzw. wird.
Die Aufgaben und Merkmale der Erfindung können leichter unter Bezugnahme auf die fol­ gende im einzelnen dargelegte Beschreibung, die beigefügten Ansprüche und die anliegenden Darstellungen verstanden werden, in denen:
Fig. 1A bis 1F querschnittliche Ansichten sind, die ein Verfahren zur Herstellung ei­ nes SOI-Substrats gemäß einer Ausführungsform der vorliegenden Er­ findung darstellen;
Fig. 2 eine querschnittliche Ansicht ist, die ein Verfahren zur Fertigung ei­ nes SOI-Substrats gemäß einer anderen Ausführungsform der vorlie­ genden Erfindung darstellt;
Fig. 3 eine querschnittliche Ansicht ist, die ein Verfahren zur Fertigung ei­ nes SOI-Substrats gemäß einer weiteren anderen Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 4A bis 4C querschnittliche Ansichten sind, die ein Verfahren zur Herstellung ei­ nes SOI-Substrats gemäß einer herkömmlichen SIMOX-Technik dar­ stellen; und
Fig. 5A bis 5C querschnittliche Ansichten sind, die ein Verfahren zur Herstellung ei­ nes SOI-Substrats gemäß einer herkömmlichen Verbindungstechnik darstellen.
Bezugnehmend auf Fig. 1A werden gemäß einer Ausführungsform der vorliegenden Erfin­ dung Gräben T durch ein anisotropes Ätzverfahren an dem Abschnitt des Si-Substrats 20 ausgebildet, wo eine Isolations- bzw. Trennschicht ausgebildet werden soll, wobei das Si- Substrat mit Verunreinigungsionen dotiert wird.
Bezugnehmend auf Fig. 1B wird die Siliziumnitridschicht 21, die als eine Schicht zur Ver­ hinderung der Oxidation dient, bis zu einer vorbestimmten Dicke über bzw. auf dem Si-Sub­ strat 20 einschließlich den Gräben T abgeschieden. Das Photoresist- bzw. Photolackmuster oder -struktur 22 wird durch Abscheiden einer Photoresist- bzw. Photolackschicht und an­ schließendes freilegen von Abschnitten der Siliziumnitridschicht 21, die über bzw. auf dem Grund der Gräben T vorkommt, durch ein herkömmliches photolitographisches Verfahren ausgebildet. Hierbei wird ein (nicht gezeigter) Oxidflecken bzw. Oxidfläche zwischen dem Si-Substrat 20 und der Siliziumnitridschicht 21 ausgebildet, um die Spannungen aufgrund ei­ nes Unterschiedes in den thermischen Ausdehnungskoeffizienten zwischen dem Si-Substrat 20 und der Siliziumnitridschicht 21 ausgebildet.
Bezugnehmend auf Fig. 1C wird die sich ergebende Struktur dann anisotrop geätzt, wobei das Photoresistmuster 22 und die freigelegten Abschnitte der Siliziumnitridschicht 21 ent­ fernt werden, wodurch das Si-Substrat 20 an den Boden der Gräben freigelegt wird.
Bezugnehmend auf Fig. 1D wird das freigelegte Si-Substrat 20 mittels der Siliziumnitrid­ schicht 21 als Maske isotrop geätzt, um Rillen H an einem Boden der Gräben T auszubil­ den. Ferner wird das freigelegte Si-Substrat an dem Boden der Gräben T durch das isotrope Ätzverfahren seitlich geätzt, wobei ein Bodenbereich breiter geätzt wird, als der der ur­ sprünglichen Gräben, um dadurch den Abstand zwischen benachbarten Gräben T zu schmä­ lern.
Bezugnehmend auf Fig. 1E wird das Si-Substrat 20 thermisch oxidiert, um eine Oxid­ schicht 23 und eine Si-Einrichtungsschicht 20A auszubilden, die durch die Oxidschicht 23 getrennt bzw. isoliert ist.
Bezugnehmend auf Fig. 1F werden die Siliziumnitridschicht 21 und die Si-Einrichtungs­ schicht 20 weggeätzt, bis die Oberfläche der Oxidschicht 23 freigelegt ist, wobei folglich die Siliziumnitridschicht 21 entfernt wird. Das Ätzen wird durch chemischen und mechanisches polieren oder rückätzen bzw. wegätzen vorgenommen, um ein SOI-Substrat 300 mit einer ebenen Oberfläche auszubilden. Hierbei dient der Abschnitt 23A der Oxidschicht 23, die zwischen der benachbarten Si-Einrichtungsschicht 20A vorkommt, als ein Feldoxid für eine Trennung bzw. Isolation eines SOI-Substrats. Zusätzlich dient der Abschnitt 21B der Oxid­ schicht 23, die in dem Si-Substrat 20 vorkommt, das unter der Si-Einrichtungsschicht 20A liegt, als ein vergrabenes Oxid des SOI-Substrats. Gemäß der vorliegenden Erfindung wer­ den das vergrabene Oxid 23B und ein Feldoxid 23A zur Isolation gleichzeitig ausgebildet.
Bezugnehmend auf Fig. 2 werden gemäß einer anderen Ausführungsform der vorliegenden Erfindung, um eine thermische Oxidation zur Ausbildung des Oxides 23 zu beschleunigen, eine Polysiliziumschicht 30 an den Gräben bzw. Rillen H in dem Boden der Gräben T vor der thermischen Oxidation nach Fig. 1D ausgebildet. Falls die thermische Oxidation an­ schließend durchgeführt wird, wobei die Polysiliziumschicht 30 als eine Silizium zur Verfü­ gung stellende Schicht verwendet wird, wird die Oxidschicht 23 mit einer Dicke ausgebildet, die ausreicht, um an der Oberfläche Si-Substrats 20, wie in Fig. 1E gezeigt, anzulangen.
Bezugnehmend auf Fig. 3 werden gemäß einer weiteren anderen Ausführungsform der vor­ liegenden Erfindung vor der thermischen Oxidation nach Fig. 1D Sauerstoffionen in das Si-Einrichtungssubstrat an den Gräben H implantiert, um eine thermische Oxidation zu be­ schleunigen.
Gemäß der vorliegenden Erfindung werden ein Feldoxid für eine Trennung bzw. Isolation und ein vergrabenes Oxid gleichzeitig durch eine thermische Oxidation unter Verwendung von Gräben ausgebildet, und dann wird die Oberfläche eines Si-Substrats weggeätzt bzw. rückgeätzt oder chemisch und mechanisch poliert, wodurch ein SOI-Substrat ausgebildet wird. Folglich wird das SOI-Substrat ausgenommen durch die Ionenimplantation nicht be­ schädigt, um ein vergrabenes Oxid im SIMOX-Verfahren auszubilden, und es wird ein Her­ stellungsverfahren vereinfacht.
Während diese Erfindung unter Bezugnahme auf illustrative Ausführungsformen beschrieben worden ist, ist es nicht bezweckt, daß diese Beschreibung in einem einschränkenden Sinne ausgelegt wird. Verschiedene Modifikationen der dargestellten Ausführungsformen, wie auch andere Ausführungsformen der Erfindung werden den Fachleuten im Stand der Tech­ nik durch die Bezugnahme auf diese Beschreibung vor Augen geführt. Es ist deshalb ver­ ständlich, daß die beigefügten Ansprüche derartige Modifikationen oder Ausführungsformen abdecken werden, so daß diese in den tatsächlichen Bereich der Erfindung fallen.
Die Erfindung betrifft ein Verfahren zur Herstellung eines SOI-Substrats, das die folgenden Schritte umfaßt: Gräben T werden in dem Si-Substrat 20 ausgebildet; ein die Oxidation ver­ hindernder Film 21 wird über dem Si-Substrat und an den Seitenwänden der Gräben T aus­ gebildet; Rillen bzw. Gräben H werden an den Böden der Gräben T durch ätzen des Si-Sub­ strats unter Verwendung des die Oxidation verhindernden Films als eine Maske ausgebildet; eine Oxidation wird ausgeführt, die verwendet wird, um eine Oxidschicht und eine Si-Ein­ richtungsschicht 20A getrennt durch die Oxidschicht auszubilden; der die Oxidation verhin­ dernde Film wird entfernt; und eine Einebnung bzw. Planarisierung wird vorgenommen, um das Silizium-auf-Isolator-Substrat mit einer ebenen Oberfläche zu schaffen.

Claims (15)

1. Verfahren zur Fertigung eines Silizium-auf-Isolator-Substrats (300), das die folgen­ den Schritte umfaßt:
Gräben (T) werden in einem Si-Substrat (20) ausgebildet;
eine die Oxidation verhindernde Schicht (21) wird über dem Si-Substrat (20) und an den Seitenwänden der Gräben (T) ausgebildet;
Rillen bzw. Gräben (H) werden an den Böden der Gräben (T) durch ätzen des Si- Substrats (20) unter Verwendung des die Oxidation verhindernden Films (21) als eine Maske ausgebildet;
eine Oxidation wird durchgeführt, die verwendet wird, um eine Oxidschicht (23) zu bilden und eine Si-Einrichtungsschicht (20A) durch die Oxidschicht zu isolieren bzw. zu trennen;
die die Oxidation verhindernde Schicht (21) wird entfernt; und
eine Einebnung bzw. Planarisierung wird durchgeführt, um das Silizium-auf- Isolator-Substrat (300) mit einer ebenen Oberfläche auszubilden.
2. Verfahren nach Anspruch 1, bei dem der die Oxidation verhindernde Film Silizium­ nitrid ist.
3. Verfahren nach einem der Ansprüche 1 oder 2, bei dem der Schritt zum Ausbilden des die Oxidation verhindernden Films die folgenden Schritte umfaßt:
ein Siliziumnitrid (21) wird über bzw. auf dem Si-Substrat (20) einschließlich den Gräben (T) erzeugt bzw. abgeschieden;
ein Photoresist- bzw. Photolackmuster (22) wird ausgebildet, um das Siliziumoxid über den Boden der Gräben (T) freizulegen;
das Siliziumnitrid (21) wird unter Verwendung des Photoresist- bzw. Photolackmu­ ster strukturiert, um die die Oxidation verhindernde Schicht auszubilden; und
das Photoresist- bzw. Photolackmuster wird entfernt.
4. Verfahren nach Anspruch 3, bei dem der Schritt zum Ausbilden der die Oxidation verhindernden Schicht ferner den Schritt umfaßt, um einen Oxidflecken bzw. eine Oxid­ fläche über dem Si-Substrat (20) einschließlich den Gräben (T) vor dem Schritt zum Ab­ scheiden bzw. Erzeugen des Siliziumnitrids ausgebildet wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, das ferner einen Schritt aufweist, um eine Polysiliziumschicht an den Gräben (H) zwischen dem die Gräben (H) ausbildenden Schritt und dem Oxidationsschritt auszubilden.
6. Verfahren nach einem der Ansprüche 1 bis 5, das ferner einen Schritt aufweist, um Sauerstoffionen in die unter dem Si-Substrat (20) liegenden Gräben (H) zwischen der Ausbildung der Gräben (H) und dem Oxidationsschritt zu implantieren.
7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem der Planarisierungs- bzw. Einebnungsschritt durchgeführt wird, bis die Oberfläche der Oxidschicht freigelegt ist.
8. Verfahren nach einem der Ansprüche 1 bis 7, bei dem der Planarisierungs- bzw. Einebnungsschritt durch chemisches und mechanisches polieren durchgeführt wird.
9. Verfahren nach einem der Ansprüche 1 bis 8, bei dem der Einebnungsschritt durch ein rückätzen bzw. wegätzen durchgeführt wird.
10. Verfahren nach einem der Ansprüche 1 bis 9, bei dem die Oxidschicht, der Ab­ schnitt, der an dem Graben (T) ausgebildet ist, als eine Isolations- bzw. Trennschicht des SOI-Substrats dient.
11. Verfahren nach einem der Ansprüche 1 bis 10, bei dem die Oxidschicht, der Ab­ schnitt, der an dem Si-Substrat (20) ausgebildet ist, was unter der Si-Einrichtungsschicht liegt, als ein vergrabenes Oxid des SOI-Substrats (300) dient.
12. Silizium-auf-Isolator-Substrat mit den folgenden Merkmalen:
einem Si-Substrat (20);
einer Si-Einrichtungsschicht (20A), die über bzw. auf dem Si-Substrat ausgebildet ist; und
einer isolierenden Schicht über dem Si-Substrat (20) um die Si-Einrichtungsschicht (20A) vom dem Substrat zu trennen, wobei die isolierende Schicht koplanar zu der Ein­ richtungsschicht ist.
13. Substrat nach Anspruch 12, bei dem die isolierende Schicht eine Oxidschicht ist.
14. Substrat nach einem der Ansprüche 12 oder 13, bei dem die isolierende Schicht, der Abschnitt, der an beiden Seiten der Si-Schicht ausgebildet ist, als eine Isolations- bzw. Trennschicht für das Silizium-auf-Isolator-Substrat (300) dient.
15. Substrat nach einem der Ansprüche 12 bis 14, bei dem die isolierende Schicht, der unter der Si-Schicht liegende Abschnitt, als ein vergrabenes Oxid für das Silizium-auf- Isolator-Substrat dient.
DE19654301A 1995-12-30 1996-12-24 Verfahren zur Herstellung eines Substrates mit Silizium auf einem Isolator Expired - Fee Related DE19654301B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR95-69459 1995-12-30
KR19950069459 1995-12-30

Publications (2)

Publication Number Publication Date
DE19654301A1 true DE19654301A1 (de) 1997-07-03
DE19654301B4 DE19654301B4 (de) 2005-03-03

Family

ID=19448457

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19654301A Expired - Fee Related DE19654301B4 (de) 1995-12-30 1996-12-24 Verfahren zur Herstellung eines Substrates mit Silizium auf einem Isolator

Country Status (6)

Country Link
US (1) US5907783A (de)
JP (1) JP3120275B2 (de)
CN (1) CN1075242C (de)
DE (1) DE19654301B4 (de)
GB (1) GB2309585B (de)
TW (1) TW309647B (de)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW358236B (en) * 1997-12-19 1999-05-11 Nanya Technology Corp Improved local silicon oxidization method in the manufacture of semiconductor isolation
EP1049155A1 (de) * 1999-04-29 2000-11-02 STMicroelectronics S.r.l. Herstellungsverfahren für eine SOI Scheibe mit vergrabenen Oxidbereichen ohne Spitzen
KR100356577B1 (ko) 2000-03-30 2002-10-18 삼성전자 주식회사 에스오아이 기판과 그 제조방법 및 이를 이용한에스오아이 엠오에스에프이티
US7294536B2 (en) * 2000-07-25 2007-11-13 Stmicroelectronics S.R.L. Process for manufacturing an SOI wafer by annealing and oxidation of buried channels
CN100432721C (zh) * 2001-02-02 2008-11-12 英特尔公司 提供光学质量硅表面的方法
US6818559B2 (en) * 2001-03-21 2004-11-16 Intel Corporation Method of fabrication to sharpen corners of Y-branches in integrated optical components and other micro-devices
US6551937B2 (en) * 2001-08-23 2003-04-22 Institute Of Microelectronics Process for device using partial SOI
KR100545183B1 (ko) * 2003-12-27 2006-01-24 동부아남반도체 주식회사 플래시 셀 내의 자기 정렬 소자 분리막 구조 및 그 형성방법
US7115463B2 (en) * 2004-08-20 2006-10-03 International Business Machines Corporation Patterning SOI with silicon mask to create box at different depths
US7666735B1 (en) * 2005-02-10 2010-02-23 Advanced Micro Devices, Inc. Method for forming semiconductor devices with active silicon height variation
KR100849186B1 (ko) * 2006-04-28 2008-07-30 주식회사 하이닉스반도체 엘에스오아이 공정을 이용한 반도체소자의 제조 방법
IT1397603B1 (it) * 2009-12-21 2013-01-16 St Microelectronics Srl Trincee di isolamento per strati semiconduttori.

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5940291B2 (ja) * 1977-12-16 1984-09-29 松下電器産業株式会社 半導体装置の製造方法
JPS6028387B2 (ja) * 1979-07-12 1985-07-04 松下電器産業株式会社 半導体装置の製造方法
US4361600A (en) * 1981-11-12 1982-11-30 General Electric Company Method of making integrated circuits
US4502913A (en) * 1982-06-30 1985-03-05 International Business Machines Corporation Total dielectric isolation for integrated circuits
JPS59188938A (ja) * 1983-04-12 1984-10-26 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US4604162A (en) * 1983-06-13 1986-08-05 Ncr Corporation Formation and planarization of silicon-on-insulator structures
JPS6068628A (ja) * 1983-09-26 1985-04-19 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US4615746A (en) * 1983-09-29 1986-10-07 Kenji Kawakita Method of forming isolated island regions in a semiconductor substrate by selective etching and oxidation and devices formed therefrom
FR2554638A1 (fr) * 1983-11-04 1985-05-10 Efcis Procede de fabrication de structures integrees de silicium sur ilots isoles du substrat
JPS61125039A (ja) * 1984-11-21 1986-06-12 Nec Corp 半導体装置の製造方法
US4685198A (en) * 1985-07-25 1987-08-11 Matsushita Electric Industrial Co., Ltd. Method of manufacturing isolated semiconductor devices
US4671851A (en) * 1985-10-28 1987-06-09 International Business Machines Corporation Method for removing protuberances at the surface of a semiconductor wafer using a chem-mech polishing technique
US4700454A (en) * 1985-11-04 1987-10-20 Intel Corporation Process for forming MOS transistor with buried oxide regions for insulation
JPH0779133B2 (ja) * 1986-06-12 1995-08-23 松下電器産業株式会社 半導体装置の製造方法
US5343067A (en) * 1987-02-26 1994-08-30 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
JPH0239434A (ja) * 1988-07-28 1990-02-08 Sharp Corp 半導体装置の製造方法
US5212397A (en) * 1990-08-13 1993-05-18 Motorola, Inc. BiCMOS device having an SOI substrate and process for making the same
JPH0775244B2 (ja) * 1990-11-16 1995-08-09 信越半導体株式会社 誘電体分離基板及びその製造方法
EP0525256A1 (de) * 1991-07-25 1993-02-03 Motorola, Inc. Verfahren zur Herstellung isolierter Anordnungszonen
JPH0536680A (ja) * 1991-07-26 1993-02-12 Ricoh Co Ltd 半導体装置とその製造方法
EP0562127B1 (de) * 1991-10-14 2001-04-25 Denso Corporation Verfahren zur Herstellung einer Halbleiteranordnung
JPH05267661A (ja) * 1992-03-23 1993-10-15 Sharp Corp 半導体装置及びその製造方法
US5382541A (en) * 1992-08-26 1995-01-17 Harris Corporation Method for forming recessed oxide isolation containing deep and shallow trenches
US5270265A (en) * 1992-09-01 1993-12-14 Harris Corporation Stress relief technique of removing oxide from surface of trench-patterned semiconductor-on-insulator structure
EP0603106A2 (de) * 1992-12-16 1994-06-22 International Business Machines Corporation Verfahren zur Reduzierung des Stress einer Grabenstruktur für ein SOI-Typ Substrat
JPH06268054A (ja) * 1993-03-10 1994-09-22 Nippondenso Co Ltd 半導体装置
US5344524A (en) * 1993-06-30 1994-09-06 Honeywell Inc. SOI substrate fabrication
KR100187678B1 (ko) * 1993-11-23 1999-06-01 김영환 반도체 장치의 소자 분리막 형성방법

Also Published As

Publication number Publication date
CN1075242C (zh) 2001-11-21
GB2309585A (en) 1997-07-30
GB2309585B (en) 2000-10-25
JP3120275B2 (ja) 2000-12-25
GB9626976D0 (en) 1997-02-12
JPH1027894A (ja) 1998-01-27
DE19654301B4 (de) 2005-03-03
TW309647B (de) 1997-07-01
CN1162835A (zh) 1997-10-22
US5907783A (en) 1999-05-25

Similar Documents

Publication Publication Date Title
US5068202A (en) Process for excavating trenches with a rounded bottom in a silicon substrate for making trench isolation structures
DE4139200C2 (de) Verfahren zum Bilden einer inselförmigen isolierten Siliziumschicht in einer Halbleitervorrichtung
DE102005006153B4 (de) Verfahren zum Herstellen eines Feldeffekttransistors (FETs)
DE10003014B4 (de) Verfahren zur Herstellung einer planaren und dicht struktuierten Silizium-auf-Isolator-Struktur
DE4235534C2 (de) Verfahren zum Isolieren von Feldeffekttransistoren
DE19906030B4 (de) Grabenisolationsstruktur eines Halbleiterbauteils und Verfahren zum Herstellen einer Grabenisolationsstruktur mit Polysiliziumkontakt
DE102006062862B4 (de) Verfahren zum Herstellen von Feldeffekttransistoren mit vertikal ausgerichteten Gate-Elektroden
DE4109184C2 (de) Verfahren zum Bilden einer Feldoxidschicht eines Halbleiterbauteils
DE10134484A1 (de) Verfahren zur Verhinderung eines Biegens von Halbleiterschichten und anhand des Verfahrens hergestellte Halbleitervorrichtung
WO2009016134A9 (de) Herstellung von isolationsgraeben mit unterschiedlichen seitenwanddotierungen
DE19911977B4 (de) Verfahren zum Einbringen von Isolationsbereichen in ein Substrat und Feldisolationsstruktur in einem Halbleitersubstrat
DE19654301A1 (de) Substrat mit Silizium auf einem Isolator und Verfahren zu dessen Herstellung
DE10341755A1 (de) Halbleitervorrichtung
US5120675A (en) Method for forming a trench within a semiconductor layer of material
DE2409910B2 (de) Verfahren zum Herstellen einer Halbleiteranordnung
DE19840385C2 (de) Verfahren zm Isolieren von Bereichen eines integrierten Schaltkreises und Halbleiterbaustein mit integriertem Schaltkreis
DE19719272A1 (de) Verfahren zum Bilden von Feldisolationsregionen
DE4341180B4 (de) Verfahren zur Isolation einer Halbleiterschicht auf einem Isolator zur Festlegung eines aktiven Gebiets
DE60216646T2 (de) Verfahren zur Herstellung eines monokristallinen Substrats und integrierter Schaltkreis mit einem solchen Substrat
DE4006158C2 (de)
DE19549155A1 (de) Verfahren zur Herstellung einer Trennung bzw. Isolierung zwischen Halbleitereinrichtungen
DE19856805B4 (de) Grabenisolierstruktur und Verfahren zu ihrer Herstellung
DE19843160A1 (de) Halbleitervorrichtung und Herstellungsverfahren der Halbleitervorrichtung
DE4118471C2 (de) Verfahren zur Herstellung einer Grabentrennstruktur
KR19980027682A (ko) 반도체 기판 및 그 제조 방법

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20140701