DE4118471C2 - Verfahren zur Herstellung einer Grabentrennstruktur - Google Patents

Verfahren zur Herstellung einer Grabentrennstruktur

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Description

Die vorliegende Erfindung bezieht sich auf ein Herstellungs­ verfahren, mit dem eine Grabentrennstruktur zum Isolieren und Trennen von Elementen auf einem Halbleitersubstrat minaturi­ siert werden kann.
Auf dem Gebiet der integrierten Halbleiterschaltungen wurde seit der pn-Übergangsisolation in den Anfangstagen eine Viel­ zahl von Elementtrennverfahren entwickelt und in die Praxis eingeführt. Die Hauptentwicklungsrichtung dieser Verfahren ist gegenwärtig die LOCOS (lokale Oxidation von Silizium)-Iso­ lation und -Trennung. Neben anderen Verfahren sind eine ver­ besserte LOCOS-Isolation zur Verringerung der sogenannten Vogelschnäbel, die bei der LOCOS-Trennstruktur erzeugt wer­ den, und die Grabentrennung zum Isolieren und Trennen durch Vergraben eines Isolators in einen Graben, der in der Ober­ fläche eines Substrates gebildet ist, bekannt. Unter den mit diesen Verfahren erzeugten Isolationsstrukturen ist die Gra­ benisolation am vorteilhaftesten für die Miniaturisierung von Trennstrukturen, da sogenannte Vogelschnäbel nicht erzeugt werden.
Im folgenden wird unter Bezugnahme auf die Fig. 3A bis 3D ein Verfahren zur Herstellung einer Halbleitereinrichtung mit einer herkömmlichen Grabenisolationsstruktur beschrieben. Die Fig. 3A bis 3D sind Querschnittsdarstellungen, die das Her­ stellungsverfahren der herkömmlichen Grabenisolationsstruktur zeigen.
Nach Fig. 3A wird die Oberfläche eines p-Halbleitersubstrates 1 thermisch oxidiert, um eine thermisch oxidierte Schicht 2 zu bilden. Weiter wird ein Resist 3 auf die Oberfläche der thermisch oxidierten Schicht 2 aufgebracht, und der Resist 3 wird unter Verwendung eines lithographischen Verfahrens in eine vorbestimmte Form gemustert. Dann wird die thermische Oxidschicht 2 unter Verwendung des gemusterten Resists 3 als Maske geätzt und die Oberfläche des Halbleitersubstrates 1, die ein Trenngebiet werden soll, freigelegt.
Nun wird, wie Fig. 3B zeigt, nach Entfernung des gemusterten Resists 3 die Oberfläche des Halbleitersubstrates 1 unter Nutzung der thermisch oxidierten Schicht 2 als Maske zur Bil­ dung eines Grabens T1 anisotrop geätzt.
Gemäß Fig. 3C wird, nachdem p-Verunreinigungsionen nur in den Boden des Grabens T1 unter Nutzung der thermischen Oxid­ schicht 2 als Maske implantiert wurden, darauf eine thermi­ sche Behandlung angewandt, um eine p⁺-Kanalstopperschicht 4 auf dem Boden des Grabens T1 zu bilden. Nach Entfernung der thermischen Oxidschicht 2 wird eine Oxidschicht 5 aus bei­ spielsweise TEOS (Tetraethoxysilan : (OC₂H₅)₄Si) o. ä. auf die gesamte Oberfläche des Halbleitersubstrates 1 und in den Gra­ ben T1 unter Nutzung eines Niederdruck-CVD-Verfahrens abge­ schieden.
Gemäß Fig. 3D wird die Oxidschicht 5 unter Nutzung eines Rückätzverfahrens o. ä. dann geätzt, um die Oberfläche des Halbleitersubstrates 1 freizulegen. Die Grabentrennstruktur (Trenchisolationsstruktur), bei der die Oxidschicht 5 in den Graben (die Trench) T1 vergraben ist, wird durch das oben be­ schriebene Verfahren gebildet.
Bei einer nach diesem Verfahren gebildeten Grabentrennstruk­ tur wird die minimale Breite des Trenngrabens durch die Gren­ zen des lithographischen Verfahrens, das beim Mustern des Resists 3 verwendet wird, bestimmt. Nach Fig. 3A wird der Resist 3 auf der Oberfläche des Halbleitersubstrates 1 unter Verwendung einer Belichtungsmaske durch ein lithographisches Verfahren belichtet und entwickelt, um den gemusterten Resist 3 mit einer vorbestimmten Öffnungsbreite W₃ zu bilden. Die Öffnungsbreite W₃ des gemusterten Resists 3 hat eine untere Grenze von beispielsweise 0,8 µm in dem Falle, daß eine Lichtbelichtungseinrichtung verwendet wird. Das Ätzen der thermischen Oxidschicht wird unter Nutzung des gemusterten Resists 3 als Maske ausgeführt. Der Minimalwert der Öffnungs­ breite W₂ der thermischen Oxidschicht 2 wird damit durch die Öffnungsbreite W₃ des gemusterten Resists 3 bestimmt. Die mi­ nimale Öffnungsbreite W₁ des Grabens T1 wird durch die mini­ male Öffnungsbreite W₂ der thermischen Oxidschicht 2 be­ stimmt, da der Graben T1 unter Verwendung der thermischen Oxidschicht 2 mit der Öffnungsbreite W₂ als Maske gebildet wird.
Auf dem Gebiet der Halbleitertechnologie und insbesondere der Speichertechnik werden hohe Integrationsdichten der Elemente benötigt, und damit ist die Miniaturisierung von Element­ trennstrukturen zur Erreichung dieses Ziels eine wesentliche technologische Aufgabe geworden. Es gibt hierbei jedoch das Problem, daß es nicht möglich ist, die Isolationsbreite einer Grabentrennstruktur zur Erreichung der Miniaturisierung und der hochdichten Integration einer Halbleitereinrichtung zu verringern, da die Trennbreite der Grabentrennstruktur durch die Grenzen der Mustertechnik unter Nutzung des lithographi­ schen Verfahrens bestimmt ist, wie oben beschrieben wurde.
Aus der EP 0 154 871 A2 ist ein Verfahren zur Herstellung einer Grabentrennstruktur bekannt. Dabei wird eine Oberfläche eines Substrates durch einen SiO₂-Film bedeckt, der durch das CVD- Verfahren abgeschieden wird. Der Film wird bemustert. Mit Hilfe des Musters als Maske wird der Graben gebildet. Der die Maske bildende SiO₂-Film wird im wesentlichen selbstausgerichtet mit einer vorhandenen LOCOS-Struktur gebildet.
Aus der DE 37 15 092 A1 ist ein Verfahren zur Herstellung einer Grabentrennstruktur zu entnehmen, bei dem der Schritt des Ver­ grabens des Isolators in den Graben die Schritte des Abschei­ dens einer Silizium-Schicht auf der gesamten Oberfläche des Halbleitersubstrates unter Nutzung eines CVD-Verfahrens und des Rückätzens der Siliziumdioxid-Schicht zum Erhalten der Sili­ ziumoxidschicht nur innerhalb des Grabens aufweist. In die Bo­ denfläche des Grabens können Verunreinigungsionen zur Bildung einer Kanalstopperschicht unter Nutzung der thermisch oxidier­ ten Schicht als Maske nach dem Schritt des Bildens des Grabens implantiert werden.
Es ist Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer Grabentrennstruktur mit einer Trennbreite, die kleiner ist als der beim Verfahren zum Mustern des Resists erreichte minimale Grenzwert, vorzusehen.
Diese Aufgabe wird gelöst durch ein Verfahren zur Herstellung einer Grabentrennstruktur mit den Merkmalen des Patentanspru­ ches 1.
Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
Entsprechend dem Verfahren wird auf der Oberfläche des Halb­ leitersubstrates, die ein Elementbildungsbereich werden soll, eine thermische Oxidschicht gebildet, und Vogelschnabelab­ schnitte, die an den Enden der thermisch oxidierten Schicht erzeugt werden, erstrecken sich in die Seite eines Elementiso­ lationsgebietes, das durch ein lithographisches Verfahren be­ stimmt wird, hinein. Beim oben beschriebenen Verfahren ist die Breite eines Gebietes, das ein durch die ther­ mische Oxidschicht umgebenes Elementisolationsgebiet werden soll, im Vergleich mit der durch das lithographische Verfah­ ren bestimmten Breite verringert. Das Siliziumsubstrat im verkleinerten Elementisolationsgebiet wird unter Nutzung der thermischen Oxidschicht mit den Vogelschnäbeln als Maske geätzt, um einen Graben zu bilden, wodurch eine Grabentrenn­ struktur gebildet wird, die eine gegenüber dem mit dem litho­ graphischen Verfahren erreichten Grenzwert verringerte Breite hat. Dieses Verfahren erlaubt die Verringerung der Trenn- (Isolations-)breite der Grabentrennstruktur ohne die Begren­ zung durch die Auflösungsgrenze des lithographischen Verfah­ rens.
Es folgt die Erläuterung eines Ausführungsbeispiels anhand der Figuren. Von den Figuren zeigen:
Fig. 1A bis 1F Querschnittsdarstellungen, die ein Her­ stellungsverfahren für eine Grabentrenn­ struktur nach einer Ausführungsform zei­ gen;
Fig. 2 eine Querschnittsdarstellung, die die Struktur einer Speicherzelle eines DRAM zeigt, in die die Grabentrennstruktur einbezogen ist; und
Fig. 3A bis 3D Querschnittsdarstellungen, die ein Ver­ fahren zur Herstellung einer herkömmli­ chen Grabentrennstruktur zeigen.
Nach Fig. 1A wird die Oberfläche eines p-Halbleitersubstrates thermisch oxidiert, um eine thermisch oxidierte Unterlage­ schicht 6 mit einer Dicke von etwa 50,0 nm zu bilden. Auf die Oberfläche der thermisch oxidierten Unterlageschicht 6 wird unter Nutzung eines Niederdruck-CVD-Verfahrens eine Nitrid­ schicht 7 mit einer Dicke von etwa 100,0 nm abgeschieden. Auf die Oberfläche der Nitridschicht 7 wird ein Resist 8 aufge­ bracht. Der Resist 8 wird durch ein lithographisches Verfah­ ren gemustert, um einen gemusterten Resist 8 zu bilden. Der gemusterte Resist 8 bedeckt ein Gebiet, das das Elementtrenn­ gebiet werden soll, und die Breite W₇ des gemusterten Resists 8 wird unter Berücksichtigung der realen Grabentrennbreite und der Länge der Vogelschnäbel, auf die später zurückzukom­ men ist, bestimmt. Die Nitridschicht 7 wird unter Nutzung des gemusterten Resists als Maske selektiv weggeätzt.
Nach Fig. 1B wird nach Entfernung des gemusterten Resists 8 die Oberfläche des Halbleitersubstrates 1 unter Nutzung der Nitridschicht 7 als Maske thermisch oxidiert, um eine dicke thermisch oxidierte Schicht 9 mit einer Dicke von beispiels­ weise etwa 750,0 nm in einem Oberflächenbereich des Halbleiter­ substrates 1, der ein Elementbildungsbereich werden soll und nicht mit der Nitridschicht 7 bedeckt ist, zu bilden. An bei­ den Enden (Seiten) der thermisch oxidierten Schicht 9 sind sogenannte Vogelschnäbel gebildet, die so gebildet sind, daß sie sich unter die Unterseite der Nitridschicht 7 erstrecken. Die Breite der thermisch oxidierten Unterlageschicht 6, die unter der Unterseite der Nitridschicht 7 liegt, wird um einen Betrag verringert, der gleich der Länge ist, um die sich die Vogelschnäbel hineinerstrecken.
Wie Fig. 1C zeigt, wird nach Entfernung der Nitridschicht 7 nun die thermisch oxidierte Unterlageschicht 6 durch ein Trockenätzverfahren unter Verwendung von CHF₃/O₂-Gas ent­ fernt, um selektiv die Oberfläche des Halbleitersubstrates 1 freizulegen.
Nach Fig. 1D wird die Oberfläche des Halbleitersubstrates 1 mittels eines Trockenätzverfahrens unter Nutzung von HBr/SiF₄/O₂-Gas unter Verwendung der thermisch oxidierten Schicht 9 als Maske geätzt, um einen Graben T2 zu bilden.
Weiter werden nach Fig. 1E p-Verunreinigungsionen in den Bo­ den des Grabens T2 unter Nutzung der thermisch oxidierten Schicht 9 als Maske implantiert, um eine p⁺-Kanalstopper­ schicht 10 zu bilden. Die thermisch oxidierte Schicht 9 wird danach entfernt. Eine Oxidschicht 11 aus TEOS o. ä. wird sowohl in den Graben T2 als auch auf die gesamte Oberfläche des Halbleitersubstrates 1 unter Nutzung eines Niederdruck- CVD-Verfahrens abgeschieden.
Nun wird, wie Fig. 1F zeigt, die Oxidschicht 11 unter Nutzung eines Rückätzverfahrens geätzt, um die Oberfläche des Halb­ leitersubstrates freizulegen, wodurch ein Grabentrenngebiet gebildet wird, bei dem die Oxidschicht 11 das Innere des Gra­ bens T2 auffüllt.
Wie bei der beschriebenen Ausführungsform gezeigt, wird die Breite W₄ des Grabens T₂ der Grabentrennstruktur durch eine Musterbreite W₅ bestimmt, die durch die thermisch oxidierte Schicht 9 in dem Schritt nach Fig. 1B definiert wird. Die Breite W₅ der thermisch oxidierten Unterlageschicht 6 ist um die Länge 21 des Vogelschnabels, der sich beiden Seiten in sie hinein erstreckt, kleiner als die Breite W₆ des Nitrid­ schichtmusters 7. Mit anderen Worten, die Grabenbreite W₄ der Grabentrennstruktur, die praktisch gebildet wird, wird um die Länge 21 der Vogelschnabelabschnitte der thermisch oxidierten Schicht 9, die im Elementbildungsgebiet gebildet wird, klei­ ner als die Musterbreite W₆ der Nitridschicht 7, die in dem in Fig. 1A gezeigten Verfahrensschritt bestimmt wird, oder die Musterbreite W₇ des Resistmusters 8 zur Bildung der Ni­ tridschicht 7 gebildet. Der untere Grenzwert der Breite W₄ des Grabens T2 der Grabentrennstruktur kann damit kleiner ge­ macht werden als der untere Grenzwert, der durch das Verfah­ ren der Musterung des Resists gegeben ist.
Die Länge 1 des beim selektiven Oxidieren der thermisch oxi­ dierten Schicht 9 erzeugten Vogelschnabels kann ohne Begren­ zung durch Einstellung der bei der selektiven Oxidation als Maske benutzten Nitridschicht 7, der bei der thermischen Oxi­ dation angewandten Temperatur oder der resultierenden Dicke der thermischen Oxidschicht 9 eingestellt werden. Je höher die für die thermische Oxidation angewandte Temperatur oder je größer die resultierende Dicke der thermischen Oxidschicht 9 wird, um so größer wird die Länge 1 des sich längs der Ebene des Halbleitersubstrates erstreckenden Vogelschnabels. Mit zunehmender Dicke der Nitridschicht 7 wird die Länge l des Vogelschnabels begrenzt. Die Breite des Grabens T2 der Grabentrennstruktur kann damit durch Einstellung der Länge des Vogelschnabels eingestellt werden.
Obwohl bei der beschriebenen Ausführungsform ein p-Halblei­ tersubstrat mit der p⁺-Kanalstopperschicht 10 auf dem Boden des Grabens benutzt wird, können in den Boden des Grabens bei einem n-Halbleitersubstrat n-Verunreinigungen implantiert werden, um eine n⁺-Kanalstopperschicht zu bilden.
Jetzt wird die Struktur eines DRAM mit einer erfindungsgemä­ ßen miniaturisierten Grabentrennstruktur beschrieben. Nach Fig. 2 sind die Speicherzellen eines DRAM voneinander durch ein miniaturisiertes Grabentrenngebiet 30 isoliert und ge­ trennt. Die Speicherzelle ist aus einem Transfergatetransi­ stor 20 und einem Kondensator 25 gebildet. Der Transfergate­ transistor 20 schließt ein Paar von Source-/Drain-Gebieten 23 und eine auf der Oberfläche des Halbleitersubstrates mit einer dazwischenliegenden Gateelektroden-Isolierschicht 21 gebildete Gateelektrode 22 ein. Der Kondensator 25 enthält eine Isolierschicht 26, die auf der Oberfläche eines Source- /Drain-Gebietes 23 gebildet ist, und eine auf deren Oberflä­ che gebildete Elektrodenschicht 27. Auf der Oberseite des Kondensators 25 sind als Gateelektroden Verbindungsschichten 24 gebildet. Auf der Oberfläche der Speicherzelle ist mit einer dazwischenliegenden ersten Zwischenschichtisolier­ schicht 35 eine leitende Schicht 36 gebildet. Die leitende Schicht 36 ist mit einem Source-/Drain-Gebiet 23 des Trans­ fergatetransistors 20 verbunden. Auf der Oberfläche der leitenden Schicht 36 ist eine Verbindungsschicht 38 mit einer zweiten Zwischenschichtisolierschicht 37 dazwischen gebildet, und auf ihrer Oberfläche ist eine Schutzschicht 39 gebildet. Bei Verwendung einer miniaturisierten Grabentrennstruktur wird ein Elementbildungsgebiet, das durch das Grabentrenn­ gebiet umgeben ist, vergrößert, wodurch die ebene Fläche des Kondensators 25, der unter Nutzung der Oberfläche des Ele­ mentbildungsgebietes gebildet ist, vergrößert wird. Dement­ sprechend kann die Speicherkapazität des Kondensators vergrößert werden. Die oben beschriebene Grabenisolations­ struktur ist nicht auf die Anwendung auf den in Fig. 2 ge­ zeigten DRAM begrenzt, sondern sie kann als Elementisola­ tionsstruktur für eine ganze Anzahl anderer integrierter Schaltungseinrichtungen verwendet werden.
Wie oben beschrieben, reichen beim erfindungsgemäßen Herstel­ lungsverfahren einer Halbleitereinrichtung die Vogelschnabel­ abschnitte einer durch thermische Oxidation gebildeten Oxid­ schicht in die durch eine mittels eines lithographischen Ver­ fahrens gebildete Maske bedeckte Oberfläche des Substrates hinein, wodurch ein Graben gebildet wird, dessen Breite klei­ ner als der durch das lithographische Verfahren erreichbare Grenzwert ist. Durch Vergraben eines Isolators darin wird eine miniaturisierte Isolationsstruktur bereitgestellt, die von der Strukturgrenze des verwendeten lithographischen Ver­ fahrens unabhängig ist.

Claims (4)

1. Verfahren zur Herstellung einer Grabentrennstruktur, bei der ein Isolator (11) in einen in einem vorbestimmten Gebiet auf der Hauptoberfläche eines Halbleitersubstrates (1) gebildeten Graben (T2) vergraben ist, mit den Schritten:
Bildung einer die thermische Oxidation hindernden Schicht (7) mit Strukturabmessungen (W6), die größer als diejenigen (W4) des zu bildenden, den Isolator enthaltenden Grabens (T2) sind, zur Be­ deckung eines Gebietes, das ein Grabenisolationsgebiet werden soll, auf der Hauptoberfläche des Halbleitersubstrates (1), thermisches Oxidieren der Hauptoberfläche des Halbleitersubstra­ tes (1) unter Nutzung der die thermische Oxidation hindernden Schicht (7) als Maske zur Bildung einer thermischen Oxidschicht (9) derart, daß deren Vogelschnabelabschnitte sich so weit unter die Unterseite der die thermische Oxidation hindernden Schicht (7) erstrecken, daß benachbarte Vogelschnabelabschnitte einen Abstand (WS) voneinander haben, der gleich der vorbestimmten Breite (W4) des Grabens (T2) ist,
Ätzen der Oberfläche des Halbleitersubstrates (1) unter Nutzung der thermischen Oxidschicht (9) als Maske zur Bildung des Grabens (T2) im Halbleitersubstrat (1), wobei die Öffnung des Grabens (T2) von der thermischen Oxidschicht (9) umgeben ist, und Vergraben des Isolators (11) in den Graben (T2).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt des Vergrabens des Iso­ lators (11) in den Graben (T2) die Schritte des Abscheidens einer TEOS-Schicht auf die gesamte Oberfläche des Halbleitersubstrates (1) unter Nutzung eines CVD-Verfahrens und des Rückätzens der TEOS-Schicht zum Erhalten der TEOS-Schicht nur innerhalb des Grabens (T2) aufweist.
3. Verfahren nach Anspruch 1 oder 2, gekennzeichnet durch den Schritt des Implantierens von Verunrei­ nigungsionen in die Bodenfläche des Grabens (T2) zur Bildung einer Kanalstopperschicht (10) unter Nutzung der thermischen Oxidschicht (9) als Maske nach dem Schritt der Bildung des Gra­ bens (T2).
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Schritt des Bildens der die Oxidation hindernden Schicht (7) die Schritte des Bildens einer Unterlage-Oxidschicht (6) auf der Hauptoberfläche des Halbleitersubstrates (1),
des Bildens einer Nitridschicht (7) auf der Oberfläche der Unterlage-Oxidschicht (6),
des Bildens eines gemusterten Resists (8) zur Bedeckung der Oberseite des Gebietes, das das Grabentrenngebiet werden soll, unter Nutzung eines lithographischen Verfahrens nach dem Auf­ bringen des Resists (8) auf die Oberfläche der Nitridschicht (7), und des Ätzens der Nitridschicht (7) unter Nutzung des gemuster­ ten Resists (8) als Maske aufweist.
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