TW309647B - - Google Patents

Download PDF

Info

Publication number
TW309647B
TW309647B TW085115678A TW85115678A TW309647B TW 309647 B TW309647 B TW 309647B TW 085115678 A TW085115678 A TW 085115678A TW 85115678 A TW85115678 A TW 85115678A TW 309647 B TW309647 B TW 309647B
Authority
TW
Taiwan
Prior art keywords
substrate
silicon
item
sand
patent application
Prior art date
Application number
TW085115678A
Other languages
English (en)
Original Assignee
Hyundai Electronics Ind
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Ind filed Critical Hyundai Electronics Ind
Application granted granted Critical
Publication of TW309647B publication Critical patent/TW309647B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Description

303647 A7 B7 _ 五、發明说明（乃 <發明之背景> 本發明係為一絕緣强上塗佈砂曆(Si 1 icon-on-insula tor 簡稱SOI)之基板及其製造方法，特別是指一種包括具固定 厚度砂装置箔層之SOI基板及其製造方法。 通常，在製造互補式金氣半導艚（CMOS)霄晶髓之過程 中，需要大面稹之隔離區，Μ便使裝置間隔離及防止CMOS 電晶賊栓鎖（Latch-up),然而大面積之隔離區造成晶片尺 寸縮小及装置整合（integration)降低之問越。 SOI之技術即是針對上述之問題而提出的，SOI基板之 装置間宪全隔離係因在矽處置基板（handl ins substrate) 及砂裝置基板（dev ice substrate)間埋入一曆氧化膜之夾 曆，用K防止CMOS電晶級栓賊及使裝置得以高速搡作《 —種製造SOI基板之方法為植入氧分離法（Separation by implanted oxygen簡稱SIM0X),在習用之SIM0X技術中 ,依照第1A圆所示，有一接入雜質離子之矽基板1,亦即在 基板1植入氧離子；依照第1B圆所示，施行加熟後退火，Μ 便在砂基板1中形成埋入式氣化膜2及矽裝置箔層1Α ;依照 第1C圖所示，ML0C0S使場氣化物3形成於矽裝置萡曆1Α中 ,即形成SOI基板100 〇 然而習用之SIM0X技術之缺點在於當植入氣離子時，砂 萡歷表面極易發生位置錯亂而產生大量漏電流，因此在装 置之製程中很難控制砂活餍之厚度。 另一製造方法為聯結技術，在習用聯結技術中，依照 第2A圖所示，有一矽装置基板10及一矽處置基板11 , Μ熱 一 3 - 本紙張尺度逋用中國國家梯率（匚奶>八4洗格（2丨0><297公釐） ----------^------^------^ (請先《讀背面之注$項再填寫本頁) 經濟部中央揉準局貝工消费合作社印策 經濟部中央梂準局員工消费合作社印製 A7 __;_B7_ 五、發明说明（2 ) 氣化作用使埋入式氧化膜12形成於處置基板11上；依照第 2B圖所示，處置基板11及装置基板10相聯结，埋入式氣化 膜12存在於基板10及11之間，然後，大部分裝置基板10M 輪磨及研光法蝕刻，並且將該輪磨及研光之装置基板10以 化學法及機械法加工至高精密級之光滑度，即形成砂P置 萡曆10A ;依照第2C圓所示，隔雛膜13形成於矽装置箔層10A 中，Μ界定一動作區域，SP形成具有砂装置箔層10A之SOI 基板200 〇 依照習用聯结技術製造矽装置箔靥10A時，在化學法及 機械法加工磨光過程中，很難精密的控制加工磨光之停止 點，因為，矽裝置箔層10A之厚度並非定數，且降低半導雜 装置之產生；此外，習用聯结技術之缺點為製造過程裡雜 ，製埴成本高：習用聯结技術另一項缺點為：在矽装置箔 曆中形成埸氧化物時，需分別附加程序Μ界定動作區域。 〈發明之總論〉 本發明之目的在提供一種S01基板之製造方法，該基板 具有一表面未受損之矽裝置箔曆。 本發明之另一項目的在提供一種SOI基板製造方法之 簡化程序。 本發明之另一項目的在提供一種能同時形成隔離膜及 埋入式氧化膜之SOI基板製造方法。 侬據簧例所示，本發明所提供之SOI基板之製造方法， 包括下列步驟：在矽基板中形成溝權；在矽基板上及溝楢 側壁形成防氧化膜；使用防氣化膜作為遮蔽屬且蝕刻矽基 — ·— 本紙張尺度逋用中國國家梯準（CNS ) Α4規格（210X297公釐） ----------^------iT-------Φ (請先Μ讀背面之注意事項再填寫本頁) A7 B7 >09647 五、發明説明（3) (請先聞讀背面之注$項再填寫本頁) 板而在溝播底部形成凹榷；施行氧化作用以形成氧化膜及 Μ氣化膜隔離之矽裝置箔層；移除防氧化膜；施行平面化 Μ使SOI基板具平面之表面。 此外，亦提供一種包括矽基板之SOI基板；一種形成 於矽基板上作為隔雛矽賤置箔層與基板之矽裝置箔雇、絕 緣箔雇與賤置箔曆為共平面。 <圖式之簡單說明;> 本發明之目的及特徽可參考下列詳綑描述、申臃專利 範園及附圃較易瞭解，其中： 第1A至1C圓為依照習用SIM0X技術製進SOI基板程序之 剖面園。 第2AM2C圓為侬照習用聯鈽技術製造SOI基板程序之 第3A至3F圖為依照本發明實例製造SOI基板程序之剖 面圆。 第4圖為依照本發明另一實例製造SOI基板程序之剖面 圖。 第5圖為依照本發明另一實例製造SOI基板程序之剖面 經濟部中央揉準局貝工消费合作社印製 圆0 <較佳具趣實施例之詳细描述> 如第3A圖所示，依照本發明之實例，在矽基板20之欲 形成隔雛膜苔P分Μ異向性蝕刻法形成溝槽T,矽基板被攆入 雜質離子。 如第3Β圆所示.作為防氣化作用箔曆之氮化矽箔曆21 5 本紙張尺度適用中國國家橾準（CNS ) Α4规格（210X297公釐） 經濟部中央揉準局貝工消費合作社印裝 A7 £7_ 五、發明说明（4) 被沉積在包含溝權T之矽基板20上至預設厚度，Μ沉積抗光 蝕箔曆法形成抗光蝕型樣22 ,然後以習用之光刻法露出存 在於溝槽Τ底部上氮化矽箔層21之部份；因此，氧化垫（未 顯示）可能形成於矽基板20及氮化矽箔曆21之間，Κ降低由 矽基板20與氮化矽箔曆21間熱膨脹糸數差異所造成之壓力 Ο 如第3C_所示，其完成構進以異向性蝕刻，移除抗光 蝕型樣22及氮化矽箔靥21露出部份，g卩露出满槽底部之矽 基板20。 如第3D圓所示，使用氮化矽箔曆21作為遮蔽曆，將已 露出矽基板20M等向蝕刻，在满槽T底部形成凹槽Η ;此夕卜 ,在溝權Τ底部露出之矽基板20被以等向蝕刻法作側邊蝕刻 (side-etchins),蝕刻底部面積寬於原溝榷底部面積，使 得相鄰溝榷T間之距雛變窄。 如第3E圆所示，矽基板20被熱氣化以形成氧化膜23及 被氧化膜23隔雛之矽裝置箔曆20A。 如第3F圓所示，氮化矽箔曆21及矽裝置萡層20A被蝕 刻至氧化膜23之表面露出，亦即移除氮化矽箔層21 ;蝕刻 係Μ化學法及機械法磨光或是逆蝕刻Μ形成具平面表面之 SOI基板300 ,此時，在相鄰矽装置箔層20Α間氧化膜23之留 存部分23A被#為隔離用之埸氧化物，此外，在矽裝置箔— 20A底下之砂基板20中類;化膜23留存部分23B被作為SOI基 板之埋入式氣化物；依據本發明，作為隔雛用之埋入式氣 化物23B及埸氧化物23 A同時形成。 一 6 -
本紙張尺度41用中國國家橾準（CNS ) A4規格（2 l〇X297々H ----------^------1Τ------# (請先閩讀背面之注$項再填寫本頁) 309647 五、創作说明（5 ) 如第4圆所示，依照本發明另一實例，為促進熱氣化作 用Μ形成氧化膜23 ,在圓3D熱氧化作用之前，於满懵T底部 之凹懵Η形成聚砂箔層30 ;若使用聚矽箔曆30作為矽提供 箔層，而使熱氧化作用被施行後，形成足夠厚度之氣化膜 23以接近圖3Ε所示矽基板20之表面〇 如第5圓所示，依照本發明另一實例，在圈3D熟氣化作 用之前·氣離子被植入於矽装置基板之凹榷Η中，Μ促進熱 氧化作用<=> 依照本發明，使用溝槽熱氧化作用，使作為隔維用之 埸氧化物及埋入之氧化物同時形成，然後，矽基板之表面 被回蝕或化學法及機械法磨光，即形成砂基板；因此，除 了簡化製程外，在SΙΜ0Χ中為形成埋入式氧化物而不植入離 子，並未損壞SOI基板。 雖Μ參考霣例加以描述本發明，然而此說明並不欲被 視為一镡範園界限；除本發明之其他實例外，專業人貝可 參考本說明而瞭解所擧證資例之各種修改，因此申請專利 範園將涵躉任何此種修改或本發明實蝾範匯之實例。 ---：II-I ；-I^------ίτ------终 (請先Μ讀背面之注$項再填寫本I ) 濟部中央梂準局貝工消费合作社印笨 -7 - 本紙張尺度逋用中困國家楳準（CNS ) Α4規格（210ΧΜ7公釐）

Claims (1)

  1. 經濟部中央揉準局貝工消费合作社印裝 A8 B8 / C8 D8 六、申請專利範圍 1. 一種SOI基板之製造方法，包括下列步驟： 在砂基板中形成满播； 在前述砂基板上及前述溝榷側邊形成防氧化膜； 使用前述防氣化膜為遮蔽膺，蝕刻前述矽基板，而在 溝榷底部形辟凹播； 施行氣化作用Μ形成氧化腆及用前述氧化膜隔離之矽 装置萡層： 移除前述防氧化膜； 施行平面化以使SOI基板具平面之表面〇 2. 如申練專利範園第1項之方法，其中所述防氧化膜 為氮化砂〇 3. 如申請專利範園第1項之方法，其中形成所述防氣 化膜之步驟為： 在包含溝描之前述矽基板上沉積晁化矽； 形成抗光妯型樣以露出前述满榷底部上之矽基板； 使用所述抗光蝕型樣製作氮化矽型樣，K形成所述防 氧化膜； 移除所述抗光蝕型樣。 4. 如申諫專利範圃第3項之方法，其中在沉積所述氮 化矽步驟之前，所述形成防氧化膜之步驟更包括在含所述 溝權之砂基板上形成斌化墊之步驟 5. 如申謫專利範圍第1項之方法，更包括在所述凹榷 上形成聚砂箔®之步驟，此步驟介於所述艰成凹槽步躲及 氯化作用步驟之間。 一 S _ 本紙铢尺度逋用中國國家橾準( CNS > Μ洗格（2丨0X297公; ---------装---------ir------^ (請先H讀背面之注$項再球寫本頁) A8 B8 C8 D8 >09647 六、申請專利範团 6·如申請專利範園第1項之方法，更包括在凹槽底下 之砂基板内植入氧雛子之步躲，此步驟介於所述形成凹權 步躲及氧化作用步驟之間。 7. 如申請專利範園第1項之方法，其中施行所述平面 化步驟至所述氧化膜之表面露出為止。 8. 如申謫專利範園第1項之方法，其中K化學法及機 械法磨光施行所述平面化步驟。 9. 如申謫專利範園第1項之方法，其中Μ逆触法施行 所述平面化步膝〇 10. 如申請專利戚園第1項之方法，其中形成於所述 溝榷部分之氧化膜作為所述SOI基板之隔離膜〇 11. 如申讅專利範画第1項之方法，其中形成於所述 矽装置箔層底下矽基板郤分之所述氧化膜作為所述SOI基 板之埋入式氧化物。 12. —種SOI基板，包括： 矽基板； 形成於所述矽基板上之砂裝置萡層； 形成於所述矽基板上作為隔雛矽装置箔靥與基板之絕 緣箔曆，所述絕緣范曆與裝置萡曆為共平面； 13. 如申讅專利範園第12項之SOI基板，其中所述絕 緣萡餍為一種氧化膜。 14. 如申讁專利範園第12項之SOI基板，其中所述彤 成於砂箔層兩面部分之絕緣萡曆作為所述SO I基板之隔雛 膜。 -9 本紙張尺度逋用中國國家標準（CNS ) Α4洗格（210Χ：297公釐） ---------装------1T------^. (請先Μ讀背面之注$項再球寫本頁) 經濟部中央標準局只工消費合作社印装 A8 B8 1 C8 D8 六、申請專利範圍 15·如申讁專利範圔第12項之SOI基板，其中所述砂 萡曆底下部分之絕緣箔層作為所述SO I基板之埋入式氧化 物。 - ·* ---------^------ir------A-- (請先Μ讀背面之注項再球寫本頁) 經濟部中央標準局β；工消费合作社印製 -10 - 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐）
TW085115678A 1995-12-30 1996-12-19 TW309647B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR19950069459 1995-12-30

Publications (1)

Publication Number Publication Date
TW309647B true TW309647B (zh) 1997-07-01

Family

ID=19448457

Family Applications (1)

Application Number Title Priority Date Filing Date
TW085115678A TW309647B (zh) 1995-12-30 1996-12-19

Country Status (6)

Country Link
US (1) US5907783A (zh)
JP (1) JP3120275B2 (zh)
CN (1) CN1075242C (zh)
DE (1) DE19654301B4 (zh)
GB (1) GB2309585B (zh)
TW (1) TW309647B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW358236B (en) * 1997-12-19 1999-05-11 Nanya Technology Corp Improved local silicon oxidization method in the manufacture of semiconductor isolation
EP1049155A1 (en) * 1999-04-29 2000-11-02 STMicroelectronics S.r.l. Process for manufacturing a SOI wafer with buried oxide regions without cusps
KR100356577B1 (ko) 2000-03-30 2002-10-18 삼성전자 주식회사 에스오아이 기판과 그 제조방법 및 이를 이용한에스오아이 엠오에스에프이티
US7294536B2 (en) * 2000-07-25 2007-11-13 Stmicroelectronics S.R.L. Process for manufacturing an SOI wafer by annealing and oxidation of buried channels
CN100432721C (zh) * 2001-02-02 2008-11-12 英特尔公司 提供光学质量硅表面的方法
US6818559B2 (en) * 2001-03-21 2004-11-16 Intel Corporation Method of fabrication to sharpen corners of Y-branches in integrated optical components and other micro-devices
US6551937B2 (en) * 2001-08-23 2003-04-22 Institute Of Microelectronics Process for device using partial SOI
KR100545183B1 (ko) * 2003-12-27 2006-01-24 동부아남반도체 주식회사 플래시 셀 내의 자기 정렬 소자 분리막 구조 및 그 형성방법
US7115463B2 (en) * 2004-08-20 2006-10-03 International Business Machines Corporation Patterning SOI with silicon mask to create box at different depths
US7666735B1 (en) * 2005-02-10 2010-02-23 Advanced Micro Devices, Inc. Method for forming semiconductor devices with active silicon height variation
KR100849186B1 (ko) * 2006-04-28 2008-07-30 주식회사 하이닉스반도체 엘에스오아이 공정을 이용한 반도체소자의 제조 방법
IT1397603B1 (it) * 2009-12-21 2013-01-16 St Microelectronics Srl Trincee di isolamento per strati semiconduttori.

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5940291B2 (ja) * 1977-12-16 1984-09-29 松下電器産業株式会社 半導体装置の製造方法
JPS6028387B2 (ja) * 1979-07-12 1985-07-04 松下電器産業株式会社 半導体装置の製造方法
US4361600A (en) * 1981-11-12 1982-11-30 General Electric Company Method of making integrated circuits
US4502913A (en) * 1982-06-30 1985-03-05 International Business Machines Corporation Total dielectric isolation for integrated circuits
JPS59188938A (ja) * 1983-04-12 1984-10-26 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US4604162A (en) * 1983-06-13 1986-08-05 Ncr Corporation Formation and planarization of silicon-on-insulator structures
JPS6068628A (ja) * 1983-09-26 1985-04-19 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US4615746A (en) * 1983-09-29 1986-10-07 Kenji Kawakita Method of forming isolated island regions in a semiconductor substrate by selective etching and oxidation and devices formed therefrom
FR2554638A1 (fr) * 1983-11-04 1985-05-10 Efcis Procede de fabrication de structures integrees de silicium sur ilots isoles du substrat
JPS61125039A (ja) * 1984-11-21 1986-06-12 Nec Corp 半導体装置の製造方法
US4685198A (en) * 1985-07-25 1987-08-11 Matsushita Electric Industrial Co., Ltd. Method of manufacturing isolated semiconductor devices
US4671851A (en) * 1985-10-28 1987-06-09 International Business Machines Corporation Method for removing protuberances at the surface of a semiconductor wafer using a chem-mech polishing technique
US4700454A (en) * 1985-11-04 1987-10-20 Intel Corporation Process for forming MOS transistor with buried oxide regions for insulation
JPH0779133B2 (ja) * 1986-06-12 1995-08-23 松下電器産業株式会社 半導体装置の製造方法
US5343067A (en) * 1987-02-26 1994-08-30 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
JPH0239434A (ja) * 1988-07-28 1990-02-08 Sharp Corp 半導体装置の製造方法
US5212397A (en) * 1990-08-13 1993-05-18 Motorola, Inc. BiCMOS device having an SOI substrate and process for making the same
JPH0775244B2 (ja) * 1990-11-16 1995-08-09 信越半導体株式会社 誘電体分離基板及びその製造方法
EP0525256A1 (en) * 1991-07-25 1993-02-03 Motorola, Inc. Method of fabricating isolated device regions
JPH0536680A (ja) * 1991-07-26 1993-02-12 Ricoh Co Ltd 半導体装置とその製造方法
US5480832A (en) * 1991-10-14 1996-01-02 Nippondenso Co., Ltd. Method for fabrication of semiconductor device
JPH05267661A (ja) * 1992-03-23 1993-10-15 Sharp Corp 半導体装置及びその製造方法
US5382541A (en) * 1992-08-26 1995-01-17 Harris Corporation Method for forming recessed oxide isolation containing deep and shallow trenches
US5270265A (en) * 1992-09-01 1993-12-14 Harris Corporation Stress relief technique of removing oxide from surface of trench-patterned semiconductor-on-insulator structure
EP0603106A2 (en) * 1992-12-16 1994-06-22 International Business Machines Corporation Method to reduce stress from trench structure on SOI wafer
JPH06268054A (ja) * 1993-03-10 1994-09-22 Nippondenso Co Ltd 半導体装置
US5344524A (en) * 1993-06-30 1994-09-06 Honeywell Inc. SOI substrate fabrication
KR100187678B1 (ko) * 1993-11-23 1999-06-01 김영환 반도체 장치의 소자 분리막 형성방법

Also Published As

Publication number Publication date
JP3120275B2 (ja) 2000-12-25
GB2309585B (en) 2000-10-25
DE19654301A1 (de) 1997-07-03
GB9626976D0 (en) 1997-02-12
US5907783A (en) 1999-05-25
CN1162835A (zh) 1997-10-22
JPH1027894A (ja) 1998-01-27
GB2309585A (en) 1997-07-30
DE19654301B4 (de) 2005-03-03
CN1075242C (zh) 2001-11-21

Similar Documents

Publication Publication Date Title
US6228727B1 (en) Method to form shallow trench isolations with rounded corners and reduced trench oxide recess
TW309647B (zh)
JPH09199688A (ja) 拡張トランジスタをもたらす埋込みストラップ・トレンチ・メモリ・セル
JP4977842B2 (ja) 半導体素子
US5989975A (en) Method for manufacturing shallow trench isolation
CN100449729C (zh) 浅沟槽隔离结构的形成方法
US6689664B2 (en) Transistor fabrication method
TWI234228B (en) Method of fabricating a shallow trench isolation
JP2006135067A (ja) 半導体装置およびその製造方法
US6180492B1 (en) Method of forming a liner for shallow trench isolation
US6391739B1 (en) Process of eliminating a shallow trench isolation divot
TW379407B (en) Manufacturing trench isolation by reverse mask
TW412838B (en) Method of forming shallow trench isolation
TW396518B (en) A method of forming a trench isolation in a semiconductor device
JP2722518B2 (ja) 半導体装置の製造方法
JP2000306989A (ja) 半導体装置の製造方法
JP3154057B2 (ja) 半導体デバイスの素子隔離層形成方法
JPH03270254A (ja) 半導体装置の製造方法
JP3160928B2 (ja) 素子分離形成方法
KR100792709B1 (ko) 반도체소자의 제조방법
TW406355B (en) A structure of combining the shallow trench isolation and silicon on insulator and the method for manufacturing the same
TW512482B (en) An integrated circuit and a process for manufacturing the integrated circuit
KR100396792B1 (ko) 반도체소자의 격리영역 화학기계적 연마방법
JP3005557B1 (ja) 半導体装置の製造方法
TW421847B (en) Method for removing divot of shallow trench isolation (STI)

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees