DE1764336A1 - Monolithische integrierte Halbleiterstruktur und Verfahren zu ihrer Herstellung - Google Patents

Monolithische integrierte Halbleiterstruktur und Verfahren zu ihrer Herstellung

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DE1764336A1
DE1764336A1 DE19681764336 DE1764336A DE1764336A1 DE 1764336 A1 DE1764336 A1 DE 1764336A1 DE 19681764336 DE19681764336 DE 19681764336 DE 1764336 A DE1764336 A DE 1764336A DE 1764336 A1 DE1764336 A1 DE 1764336A1
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Description

Böblingen, 16. Mai 1968 si-ha
Anmelderin : International Busineee Machines
Corporation, Armonk, N. Y. 10 504
Amtliches Aktenzeichen : Neuanmeldung
Aktenzeichen der Anmelderin : Docket FI 9-67-065
Monolithische integrierte Halbleiterstruktur und Verfahren zu ihrer Herstellung Die Erfindung bezieht sich auf monolithisch integrierte Halbleiterstrukturen und ihr Herstellungsverfahren und im besonderen auf monolithisch integrierte Schaltungen, die zur Verwendung in Maschinen, wie Rechnern, usw. leicht auf Moduln montiert werden können.
Bei der Produktion von elektronischen Geräten, die billige integrierte Schalteinrichtungen erfordern, wurde in jüngster Zeit die Fabrikation von monolithisch μ integrierten Halbieiterschaltungen, vorzugsweise aus Silizium, immer wichtiger. Bei der Herstellung von integrierten Einheiten bevorzugt man gegenwärtig die sogenannte "Planartechnik11, in der alle Diffusionen auf einer Oberfläche der
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Halblciteretruktur ausgeführt werden. Bei der Herstellung von integrierten Einheiten in der " Planartechnik" wurde das Konzept der "Hauptschablone" von Bedeutung, da es die Herstellung von integrierten Schaltungen vieler Arten aus einer "Hauptschabloue" gestattet, Probleme traten auf bei der Auswahl der richtigen Anordnung auf der Hauptschablone, die die zur Erstellung mehrerer gewünschter elektronischer Schaltungen erforderliche Flexibilität gewährleistet. Die richtige Lage der Bauteile wurde zu einem wichtigen Gesichtspunkt. Ausserdem benötigte man eine Herstellungstechnik, die eine entsprechende Kennzeichnung sowohl des integrierten Chips als auch des fertigen Arbeiteganges bei der Herstellung der integrierten Chips und die Teilung der integrierten Chips usw. gestattet.
FI 9-67-065 -2-
2ÜÜ8 1 3/ 1 373
BAD ORIGINAL
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Halbleiter struktur der genannten Art zu schaffen, bei der mehrere aktive und passive Schaltungselemente in einem Halblei t er chip so angeordnet sind, daß sie durch aufzubringende elektrisch leitende Verbindungen sich zu wenigstens einer ausgewählten Schaltung zusammenfassen lassen, wobei die Anordnung der Elemente auf dem Chip so getroffen werden soll, daß die Leitungsführung der Verbindungen für die vorkommenden Schaltungen möglichst einfach wird.
Die Erfindung soll nachfolgend anhand der Zeichnungen im einzelnen beispielsweise erläutert werden.
FI 9-67-065 -3-
: Ί98 1 3/1 373 BAD ORIGINAL
Fig. 1 zeigt schematisch die einzelnen Schritte bei der Herstellung der monolithisch integrierten Schaltungen·
.Fig. 2 ist eine elektrische schematische Darstellung einer «durch das Verfahren gemä'ss der Darstellung in Fig. 1 hergestellten Schaltung, die in der integrierten Struktur der Fig. 5 benützt wird.
Fig. 2A ist ein Blockschaltbild der in Fig. 2 dargestellten Schaltung.
Fig. 3 ist eine elektrische schematische Daretellung einer anderen Schaltung, die in der integrierten Struktur der Fig. ό benützt wird.
Fig. 3A ist ein Blockschaltbild der Schaltung in Fig. 3.
Fig. 4 ist eine Draufsicht einer Ausführung des Hauptchips, die die Lage jedes Bauteiles zeigt.
Fig. 5-ist eine Draufsicht eines metallisierten Musters mit einer Verbindungsmöglichkeit für die Bauteile des Hauptchipe der Fig. 4 zur Erstellung der schematisch in Fig.* 3A dargestellten integrierten Schaltungsstruktur. .
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BAD ORIGINAL
. Fig· 6 ist eine Draufsicht eines metallisierten Musters, die eine andere Verbindungsmöglichkeit für die Bauteile des in Fig. 5 dargestellten Hauptchips zeigt, .um damit die echematisch in Fig. dargestellte integrierte Schaltung zu erstellen.
Fig. 7 bis 16 sind Ansichten der bei der Herstellung der in Fig. wiedergegebenen.monolithisch integrierten Schaltung verwendeten Masken.
Fig. 17 ist eine auseinandergezogene perspektivische Ansicht aller Maeken der Fig. 7 bis 16 in überlappter Darstellung.
Fig. 18 ist eine Aufsicht eines Zusammenbaus aus zwei monolithisch integrierten Chips des in Fig.. 6 gezeigten Typs, befestigt und elektrisch verbunden mit dem auf der Oberfläche einer dielektrischen Unterlage befindlichen Muster gedruckter Schaltungen.
Fig. 19 ist eine Vorderansicht, teilweise im Schnitt, die die Verbindung zwischen einem monolithisch integrierten Chip und dem Leitungsmueter auf der dielektrischen Unterlage zeigt.
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1 BAD ORIGINAL
Fig. 20 ist eine Draufsicht einer anderen Ausführung des Hauptchips, die die Lage jedes Bauteiles zeigt.
Fig. 21 ist eine Draufsicht auf ein metallisiertes Muster, das eine Verbindungsmöglichkeit der Bauteile des in Fig. 20 gezeigten Haupt chips darstellt, um die in Fig. 3 dargestellte integrierte Schaltung zu erstellen. '
Fig. 22 ist ein Schaltbild der metallisierten Leitungsanordnung des Hauptchips aus Fig. 21 und
Fig. 23 ist eine Ansicht eines Zusammenbaus des monolithisch integrierten Chips der Fig. 21 mit den gedruckten Leitungsmustern der Oberfläche einer dielektrischen Unterlage.
Herstellungsverfahren
Das nachfolgend dargelegte Verfahren soll am Beispiel der Ausführung der in Fig. 2 und 3 dargestellten Schaltungen, beschrieben werden, die in Fig. 2A resp. 3A. als Blockschaltbilder dargestellt sind. Obwohl die Schaltungen von Fig. 2 und 3 dieselben Bestandteile aufweisen, sind sie doch verschieden in ihrer Funktion. Auf die Arbeitsweise der Schaltungen braucht in diesem Zusammenhang
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FI 9-»67-065 -6-
BAD ORIGHNAL
nicht im einzelnen eingegangen zu werden.
In Fig. 1 ist im Diagramm das Herstellungsverfahren für Halbleiter gezeigt. Dabei ist die in der. Transistortechnik übliche Terminologie ■ benutzt. Dieses Diagramm ist für die nachfolgende Beschreibung wesentlich.
Obwohl der Beschreibung eine Halbleiteranordnung zugrunde gelegt wird, in der P-Substrat verwendet wird und'die Halbleiterbereiche der zusammengesetzten Halbleiterstruktur die beschriebenen Leitfähigkeitsarten aufweisen, können natürlich dieselben Bereiche, sowie das Substrat auch die entgegengesetzte Art haben.und ausserdem können einige der als Diffusion beschriebenen Operationen durch epitaktisches Aufwachsen ersetzt werden, und epitaktis'ch aufgewachsene Bereiche können durch Diffusionstechnik hergestellt werden.
Als Ausgangsmaterial wird ein Plättchen mit P-Leitfähigkeit benutzt, das vorzugsweise einen Widerstand von 10 - 20 Ohm cm und eine Dicke von ungefähr 0, 25 mm hat. Dieses Substrat besteht vorzugsweise aus monokristallinem Silizium. Die kristallographische Orientierung des Substrate weicht vorzugsweise ungefähr 2,5° aus der 111-Ebene in Richtung der 110-Ebene ab, um eine Verschiebung des Mueters oder ein Verwaschen nach dem epitaxialen Aufwachsen eo " ■
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BAD ORIGINAL
klein wie möglich zu halten. Darauf wird ein Oxydüberzug von ungefahr 6000° A Dicke erzeugt.
Nun wird eine nicht dargestellte Photolackechicht auf der Oxydschicht aufgebracht. Nach Abbildung eines entsprechenden Musters, z.B. der in Fig. 7 dargestellten Maske A, dient die Photowiderstandsschicht als Maske, um Bereiche auf der Oberfläche des Substrats durch Aetzen der gewünschten Teile der Siliziumdioxydschicht mit einer gepufferten HF-Lösung freizulegen. Die Photowiderstandsschicht wird dann für die weitere Verarbeitung entfernt.
In dem jetzt folgenden Diffusionsgang werden in die freigelegten Teile des Substrates N +-Bereiche mit einer Majoritätsträger-Konzentration von 2x10 cm" diffundiert. Der Flächenwiderstand der N+-Bcreiche ist ungefähr 9 Ohmy und die Tiefe jedee diffundierten Bereiches beträgt ungefähr 2, 3 um. Eine andere Möglichkeit iet die Herstellung der N+-Bereiche durch Aueätzen der Bereiche im P-Substrat und nachfolgendes epitaxiales Aufwachsen von N+-Material.
Nach dieeer Nf-Diffusion erfolgt eine neue Oxydation, wodurch die N+- Bereiche mit'Oxyd bedeckt werden. Da diese Bereiche vorher geätzt wurden, bilden sie jetzt in der oxydierten Oberfläche Vertiefungen,
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BAD ORIGINAL
wodurch eine nachfolgende Kennzeichnung ermöglicht wird.
Die auf der ganzen Oberfläche des Substrates befindliche Oxydschicht wird dann mit einer gepufferten HF-Lösung entfernt. Ein Bereich mit N-Leitfähigkeit mit einem spezifischen Widerstand von 0, 09 Ohm cm wird epitaxial auf die Oberfläche und die vertieften N+-Oberfiachen-
bereiche aufgewachsen. Der epitaxiale Bereich ist eine Arsen- A
dotierte Schicht von ungefähr 5,5 u Stärke.. Die die Lage der N !■-Bereiche kennzeichnenden Vertiefungen liegen jetzt an der Oberfläche der epitaxia-len Schicht. Die jetzt abgedeckten Arsenik-Verunreinigungen in den N+-Bereichen diffundieren bei der Fabrikation ungefähr ein Micron aus.
Auf der Oberfläche des epitaxial gewachsenen Bereiches wird wieder
eine Oxydschicht von ungefähr O1 4 u Dicke gebildet. μ
Durch die üblichen photoiithographischen Maskierungs- und Aetztechniken werden nun in der Oxydschicht Isolationsmuster von Kanälen gebildet. Dazu wird die in Fig. 8 dargestellte Maske Ii verwendet.
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BAD ORIGINAL
Die Struktur ist jetzt fertig für die nachfolgende Isolationsdiffusion. Unter vorzugsweiser Verwendung von Bor wird eine P+-Diffusion durch· geführt, um die isolierenden Pf-Bereiche und den P+-Unterführungsbereich in dem epitaktisch gewachsenen N-Bereich zu bilden. Die P+-Bereiche haben eine Oberflächenkonzentration von Z1Z χ lü cm und einen Flächenwiderstand von 2, 5 Ohm. Es ist klar, dass die diffundierten P+-Bereiche einen Bereich mit niedrigem spezifischem Widerstand haben, der sich von der Oberfläche der Halbleiterstruktur in die Tiefe erstreckt, wobei jeder P+-Bereich sich kontinuierlich vom P-Bereich der Unterlage zur Oberfläche.der Halbleiterstruktur hin fortsetzt. Die Tiefe jedes P-Bereiches beträgt ungefähr 8 um,
Als nächster Arbeitsgang folgt wieder eine Oxydation mit den üblichen photolithographischen Maskierungs- und Aetztechniken. Zur Herstellung von Oeffnungen in der Oxydschicht wird die in Fig. 9 gezeigte Maske C verwendet. Die nachfolgende P-Diffusion erfolgt über die •freigelegten Teile der Halbleiteroberfläche zur Bildung der P-Basis-Bereiche für die Transistoren T, der P-Widerstandsbereiche tür <iu· IR-Wider stände und der Pi+-Bereiche für die Leitungsunteriuhrui.^en U. Als P-Verunreinigung zur Ausbildung der Bereiche mit einer Koiuen-
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tration von 1 χ 10 Fremdatomen per.cm , einem Flächenwii.leröt,uul von 150 Ohm und einer Tiefe von ungefähr Üiim wird vorzugsweise Hur verwendet. .
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Nach der P-Diffusion folgt pine neue Oxydation. Während dieses Vorganges werden gleichzeitig die P-Träger tiefer in das Material eingetrieben. Dadurch werd-en die Bor-Verunreinigungen neu verteilt, die Uebergangstiefe nimmt zu und die Konzentration nimmt ab. Gleichzeitig wird eine neue·Oxydschicht auf der Oberfläche erzeugt.
Unter Verwendung der in Fig. 10 gezeigten Maske D werden durch Photoätzung Oeffnungen in der Oxydschicht angebracht, um in einem nachfolgenden Diffusionsgang die N+-Emitterbereiche für die Transistoren T, * zwei Nf-Kontaktbereiche für die Kollektoren und N+- Kontaktbereiche für die Widerstände 2R und 3R zu bilden. Die beiden N-f-Kontaktbereiche für den Kollektor der Transistoren T reduzieren den Reihenwiderstand des Kollektors. Die N+-Emitterbereiche werden in'der P-Basisregion der Transistoren ^ausgebildet.
Für die N+-Bereiche wird vorzugsweise Phosphor als Verunreinigung verwendet. Die N+-Kontaktbereiche für die 2R-Widerstände sind in Bezug auf die eng abgemessenen Teile der darunter abgedeckten N+- Kollektorbereiche rechtwinklig verschoben. Die Konzentration beträgt Z, 5 χ 10 Fremdatome per cm ,der Flächenwiderstand 3,5 Ohm und die Tiefe ungefähr I1 8 um. Durch "die Phosphordiffusion wird auf der Oberfläche de· Substrates eine Phoiphoreilizium-Glaeschicht ge-
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bildet. Da der Basisbereich durch Bildung des diffundierten Emitterbereiches verschoben wird, ist die Breite des Basiskanales der Traneistoren T ungefähr 0,4 lim. Die Emitter- und Basisbereiche der Transistoren T werden über dem abgedeckten N+-Bereich gebildet, so dass dieser Bereich als Subkollektor mit niedrigem Widerstand dienen kann.
Um einen hohen Wert vonß für den Transistor T zu erhalten, erfolgt jetzt eine Nachdiffusion in einer nicht oxydierenden Atmosphäre, z. B. Stickstoff. Auf Wunsch kann eine weitere Glasschicht aufgesprüht werden, um die dünne Phosphorsiliziüm-Glasschicht zu schützen, die für Stabilitätszwecke gebraucht wird, wie dies in der Patentschrift 428.009 beschrieben wird. '
In gewissen Bereichen der Oxydschicht werden unter Verwendung von zwei Photowiderstandsschichten und zwei aufeinander folgende
photolithographischen Maskier- und Aetzverfahren Kontaktlöcher geöffnet, wobei die in Fig. 11 gezeigte Maske El und die in Fig. gezeigte Maske E2 verwendet werden.
Eine Schicht aus Aluminium oder einem anderen geeigneten Metall, wie Molybdän, wird über die ganze Oberfläche des Plättchens ge-
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dampft und Teile dieser Schicht weggeätzt, um d,u> gcwuiun lit ι* Verbinduiigsmuster zu erzeugen. Eine aufgedampfte Alurninium-
υ schicht mit einer Dicke von mehreren Tausend A ermöglicht die
Ausbildung von Verbindungswegen zwischen einzelnen liauti-ih-n für die gewünschte integrierte Schaltung. Die Aluminiumverbindungen werden unter Verwendung der in Fig. 13 gezeigten M.iüke F mit
einer erwärmten Lösung von H3OP4 und HNO3 in H^O geätzt. M
Die Plättchen werden in einer Stirkstoffatmosphäre bei einer Temperatur von ungefähr 450 C 15 Minuten lang gesintert, damit das Aluminium einen guten Anschluss für die Halbleiterbereiche darstellt.
Anschliessend wird eine Isolierschicht von SiO^ oder -einem anderen Glasmaterial auf der gesamten Oberfläche des Plättchens auj'gespruht oder anderweitig niedergeschlagen. Diese abkapselnde Schicht wird -
auf der ganzen Oberfläche gebildet, nachdem das Aluminiuinwntöter aufgebracht ist. Für die Anschlüsse P werden mit der in Fig. 14 gezeigten Maske G Oefinungen geätzt.
Die nachfolgenden Schichten aue Chrom, Kupfer und Gold wunini in und am Urnfang der Oeffnungen niedergeschlagen, die mit der in 1Λ;, gezeigten Maske H für die Anschlueskontakte geätzt wurden.
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Anschliesseiid wird auf der Goldschicht jedes Anschlussiocheu ein Blei-Zinnlot niedergeschlagen und durch Erwärmung und /,uciummenfliessen ein Lotbällchen auf dem das Gold begrenzenden Muster gebildet. Dies ist möglich, weil das Lot nicht an der Oberfläche der aufgesprühten Isolierschicht haftet oder diese befeuchtet. Zum Niederschlagen des Blei-Zinnlotes wird die in Fig. 16 gezeigte Maske I verwendet. So werden die Anschlüsse P der Hauptscheibe hergestellt und fe gestatten eine elektrische Verbindung zwischen den Einheiten iiber die
Muster zum Modul. Die Anschlüsse P auf der Haupt»cheibe der Fig. 4 sind von Pl ... Pl2, die auf der Hauptscheibe der Fig. 20 von Pl ... Pl6 fortlaufend nummiert. Ausserdem gestatten die Anschlüsse P die elektrische Trennung zwischen Chip und Modul.
Das Plättchen ist jetzt zur Prüfung fertig. Es kann auch in Chips geschnitten werden, die dann einzeln elektrisch geprüft werden. Die ^ Chips für integrierte Schaltungen werden auf ein Modul mit gedruckten
Schaltmustern befestigt. Die Leitungsmuster auf dem Modul sind vorzugsweise mit einem Blei-Zinn-Lot überzogen, um die Verbindung zwischen jedem Chip und dem Modul zu erleichtern.
Das Verfahren zur Verbindung der Chips mit dem Modul jmvie weitere Aufgaben über die Herstellung derartiger integrierter Einheiten sind in der Literatur zu finden.
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Weitere Angaben über die Herstellung derartiger integrierter Einheiten linden sich in der Patentschrift (Anmeldung 4004/07).
Haupt chip
Der in der Fig. 4 gezeigte Hauptchip zeigt die Lage einer Anzahl der mit T, IR1 2R, 3R und U bezeichneten Bauteile auf einem Haibleiterplättchen. Die Anordnung der Bauteile" gestattet optimale Verbindungen zur Erstellung der gewünschten Schaltung, wovon in der Fig. 5 und ό Beispiele gezeigt sind. Aus der Anordnung des Hauptchips geht klar hervor, dass die Widerstände IR leicht mit der negativen Spannungsquelle, dem Anschluss 9, zu verbinden sind, der in der Mitte an einer Kante des Hauptchips liegt. Dicht am Minus-Anschluss P9 ist eine Anzahl von Unterführungen angeordnet, um eine Verdrahtung der integrierten Schaltung zu erleichtern. Ausserdem gewährt die in Fig. 4 auf dem Hauptchip dargestellte Lage der Widerstände IR sehr viel Freiheit zur Verbindung der einzelnen Elemente untereinandei*. Mit dem in Fig. 4 darbesteiiten Hauptchip können mindestens 18 verschiedene Schaltungen erstellt werden. Durch die gewählte Anordnung der Bauteile wird die Anzahl der in einer bestimmten Schaltung nicht benutzten Bauteile sehr klein gehalten.
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In ähnlicher Weiee ist der in den Fig. 4, 5, und 6 gezeigte Anschluss P3 entweder mit Erdpotential oder mit einem positiven Potential verbunden und liegt in der Mitte an einer Seite der Hauptscheibe. Im Falle der in den Fig. 5 und 6 gezeigten Ausführung sind die Anschlüsse P9 und P3 zentral angeordnet und liegen einander gegenüber, so dass das negative Potential an den Anschluss P9 und das positive, respektive Erdpotential an den Anschluss P3 gelegt werden kann. Die mit dem Anschluss P3 für positives oder Erdpotential zu verbindenden Bauteile liegen dicht bei diesem und erleichtern so einerseits die Verbindung,'halten andererseits aber unerwünschte elektrische Erscheinungen auf einem Minimum.
Bei der Herstellung der monolithisch integrierten Schaltungen ist die Anordnung der Widerstände IRA und IRB der Schaltungen, wie in den Fig. 2, 3, 5, 6, 21 und 22 dargestellt iet, in der Nähe des Erdanschlusses P3 in Fig. 5 und 6 und Pll in Fig. 21 von Bedeutung. Dies sind die kritischen Widerstände zur Bestimmung des Ausgangpegels der logischen Schaltung und infolgedessen müssen innerhalb der Leitung unerwünschte Spannungsabfälle vermieden werden. Joder der Widerstände IRA und IRB in jeder Schaltung muss seinen eigenen Stromweg oder seine eigene Leitungsverbindung zum +V-Anschluss haben, weil jeder Reihenwideretand zwieclien IRA und IRB zu uner-
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wünschten Spannungeabfällen führt und dadurch den Spannungspegel am Ausgang der Emitterfolgeschaltung ändert. In integrierten Schaltungen mit mehr als einer Schaltung auf einem Chip haben die metallisierten Dünnfilmmuster einen beträchtlichen Reihenwiderstand. Dem ist jedoch Rechnung getragen, wenn getrennte Bauteile auf die vorgeschlagene Art verdrahtet werden.
In den Fig. 4, 5 und 6 sind Testelemente gezeigt, die aussen am Rand des Hauptchips liegen. Diese Elemente gestatten das Prüfen der Bauteile, ohne Störung der integrierten Schaltung. Ein weiteres Merkmal des Hauptchips ist die Verwendung von Maskenkennzeichen auf dem linken Teil des Chips, die die optische Erkennung des Arbeitsganges bei der Herstellung der monolithisch integrierten Struktur gestatten. Ein Buchstabe A zeigt z. B. an, dass eine photolithographische Maskierung und eine Aetzung ausgeführt wurde. Eine entsprechende Bedeutung haben die Buchstaben B, C1 D, El und EZ. Auf diese Weise kann jeder ^
fertige Schritt dee Fabrikationsverfahrens erkannt werden, da jedes Zeichen am Ende des jeweiligen Arbeitsganges entsteht. Infolgedessen kann auch bei'der Wiederholung eines bereite ausgeführten und durch den entsprechenden Buchstaben gekennzeichneten Schrittes kein Fehler auftreten. Selbstverständlich können für die Kennzeichen auch andere Buchetaben oder Zeichen verwendet werden.
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Bei der Herstellung der in den Fig. 5 und 6 gezeigten Metallisierungen werden aussen an den vier Ecken des Hauptchips Markierungen angebracht, die ein genaues Teilen gestatten. Diese Markierungen sind sagezahnförmig angeordnet, wobei die Zähne verschieden lang sind, so dass Schneidefehler leicht zu erkennen und nach ihrer Grosse zu bestimmen sind. Für das in den Fig. 5 und 6 dargestellte metallisierte Muster wurde die Maske F verwendet. Mit den Zeichen IX, Fig. 5 und 2X1 Fig. 6 wird die hergestellte Schaltung gekennzeichnet. Durch diese Kennzeichnungsart werden Fehler bei der Montage von integrierten Einheiten auf einem Modul vermieden. Ausserdem gestattet diese Kennzeichnung aufgrund der optischen Markierung auch ungeübten Leuten die fehlerfreie Ausführung verschiedener Operationen.
Ein weiteres nützliches Auerichtungssymbol sind die an einem oder mehreren Eckanschlüssen angebrachtenMarkierungen. Sie erleichtern die photolithographische Maskierung und Aetzung, die mit der zur Erstellung von Oeffnungen in der aufgesprühten Glasschicht verwendeten Maske G ausgeführt werden, um die Anschlussmetalle zur Bildung der Anschlüsse Pl bis Pl2 niederschlagen zu können. Diese Markierungen dienen ebenfalls der Ausrichtung der Metallmasken H und I zur Herstellung der Anschlusskontakte. Der Grad der Fehlaus-
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richtung der Masken wird durch die Form der Marke angezeigt, die ähnlich funktioniert wie die Sägezahnmarkierung beim Zerschneiden. Ohne diese Ausrichtungsmarkierungen an den Eckanschlüssen P5, P7, Pll, Fig. 6, können die Anschlüsse nur schwer ausgerichtet werden.
Wie aus den Fig. 4 und 20 zu ersehen ist, weist jeder Hauptchip Kontaktbereiche auf, die voneinander den gleichen Abstand haben, mit Ausnahme eines längeren Abstandes zwischen zwei Kontakten. Durch diese Anordnung wird die mechanische Handhabung erleichtert, denn so können die ganzen integrierten Chips leicht richtig auf den Modul gesetzt werden.
Masken
Die Fig. 7 bis 16 zeigen die .bei der Herstellung monolithisch integrierter Strukturen verwendeten Masken. Fig. 17 zeigt die Ausrichtung der Masken während der verschiedenen photolithographischen Maskierungen.
Fig. 7 ist eine vergrösserte Darstellung der hauptsächlich für Subkollektordiffusionen für aktive und paseive Einheiten verwendeten Maske A. Die dunklen Stellen in den Glasmasken (Fig. 7 bis 13) hindern das Licht an einer Einwirkung auf die auf das Plättchen
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aufgetragene photoempfindliche Emulsion. Infolgedessen wird eine Polymerisation der durch die dunklen Stellen abgedeckten Bereiche auf der Maske verhindert und diese während der Entwicklung entfernt. Die vom Licht getroffenen photoempfindlichen Bereiche der Photowiderstandsschicht werden nicht entfernt und dienen so als Maske zur Verhinderung der nachfolgenden chemischen Aetzung des Oxyds. Die schwarzen Kästen CT stellen die diffundierten Subkollektorbereiche für die beschriebenen Transistoren dar. Die mit C2R gekennzeichneten schwarzen Marken stellen die Subkollektorbereiche für die beschriebenen Widerstände 2R dar. Die Ausrichtungsmarke 7OA neben der Maskenbezeichnung A bezeichnet eine auf allen Masken zur Prüfung der Massgenauigkeit jeder Maske verwendete Normlinie. Für die Ausrichtung der Masken werden zwei mit AS gekennzeichnete Quadrate verwendet. Eines dieser Quadrate ist immer grosser als das andere, damit die nächste Maske richtig ausgerichtet werden kann. Bei der nächsten Maske sind die Grossen der Ausrichtungsquadrate immer umgekehrt als bei der jeweils vorhergehenden Maske. Der Subkollektor für die Basisbreiten-Teststruktur ist mit CTS gekennzeichnet, der Subkollektor für den grossen Testtraneistor mit CTT.
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Fig. 8 zeigt die Maske B zur Isolationsdiffusion, wobei der schwarze Bereich die P+-Isolationsdiffusion bezeichnet. Aus dieser Maske ist zu ersehen, dass alle IR-Widerstände einen gemeinsamen N-Bereich mit der Bezeichnung NlR haben.
Fig. 9 zeigt die Maske C für die P-Basisdiffusion. Die mit der Nummer IOC bezeichneten schwarzen Rechtecke stellen die zur Herstellung des Widerstandes IR verwendete P-Diffusion dar.
Die mit der Nummer 12C gekennzeichneten schwarzen Rechtecke begrenzen die für die Transistoren benutzte Basisdiffusion. Die Nummern 14C bzw. 16C kennzeichnen die in der Teststruktur bzw.
dem Testtransistor gebildeten Basisbereiche. Die Nummer 18C kennzeichnet einen auf den Isolationsbereichen des Te"sttransistors aufgebrachten diffundierten Bereich, um zur leichteren Bildung des Kontaktloches die Oxyddicke auf diesem Bereich genauso gross
zu halten, wie die auf dem Basisbereich. Die Nummern 2OC kenn- ™
zeichnen eine Diffusion, die die P-Isolierung mit der negativen Spannungequelle verbindet. Die Nummer 22C kennzeichnet den diffundierten P++-Bereich der Unterführung.
In der Maske D in Fig. 10 bezeichnen die Nummern IOD die Emitterbereiche für den Transistor. Die Nummern 12D stellen die beiden
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Kollektorkontaktbereichc für jeden Transistor dar und die Nummern 14D und 15D die beiden Diffusionsbereiche für die elektrische Verbindung zu dem epitaxialen N-Bereich jedes 2R-Widerstandes. Die Nummern 16D kennzeichnen die beiden N+-Kontaktbereiche für den R3-Widerstand und die Nummern 18D die N+-Verbindung zu dem gemeinsamen epitaxialen N-Bereich aller 1R-Widerstände. Die Nummern 2OD kennzeichnen den Emitterbereich der Teststruktur und die Nummern 22D und 24D Emitter- und Kollektorkontaktbereich des Testtransistors.
Die in Fig. 11 gezeigte Maske El wird zur Bildung der Kontaktlöcher benutzt. Die Nummer 10El zeigt den Bereich auf der Maske, der zur Bildung des Isolierkontaktloches gebraucht wird. .Die Nummern 12El zeigen die dunklen Bereiche auf der Maske, die zur Bildung der beiden Kontaktlöcher für die Basisbereiche jedes Transistors gebraucht werden. Die Nummern 13El zeigen die dunklen Bereiche auf der Maske fUr die beiden Kontaktlöcher für die Kollektorbereiche jedes Transistors und die Nummern 14El die dunklen Bereiche auf der Maske für die Kontaktlöcher für den Emitterteil jedes Transistors. Die Nummern 16El zeigen die dunklen Bereiche auf der Maske für die Kontaktlöcher für den Widerstand R3yund die Nummern 18El die dunklen Bereiche auf der Maske für die Kontaktlöcher für den
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Emitterteil dee PrüftraneietorBi Die Nummer 20El zeigt die dunklen Bereiche auf der Maske für die Bildung der Kontaktlöcher zum Kollektorteil des Prüftransistors und die Nummern 22El die dunklen Bereiche auf der Maske für die Bildung der Kontaktlöcher für den Basisteil des Prüftransistors. Die Nummer 24El bezeichnet das Kontaktloch für den Isolierbereich des Prüftransistors und die Nummer 26El die dunklen Bereiche auf der Maske für die Bildung der Kontaktlöcher in der Prüfstruktur. Die Nummern 28El bezeichnen beide die dunklen Bereiche auf der Maske für die Bildung der Kontaktlöcher zu den Widerständen 2R und die Nummer 30El die Kontaktlöcher für die Unterführung U. Die Nummern 32E bezeichnen die dunklen Bereiche auf der Maske, die für die Bildung der Kontaktlöcher für die Widerstände IR gebraucht werden.
In Fig. 12 sind blockförmige Bereiche zur Erleichterung des Ausrichtens der Maske E2 gezeigt. Die die Transistorbereiche ausschliessenden schwarzen Kästen stellen einmal kontinuierliche Oxydfilme sicher und erleichtern zum andern die Ausrichtmig der beiden Ε-Masken. Die Markierung E2 auf dieser Maske ist zulässig wegen des schwarzen Kastens direkt neben der Markierung El auf der Maske El in Fig. 11.
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In Fig. 13 ist die Maeke F für metallische Verbindungen gezeigt. Die dunklen Bereiche in der Maske dienen der Bildung eines Aluminium-Leitungsmueters. Das. Leitungsmuster verbindet die verschiedenen Teile der Struktur und dient ausserdem der Kontaktgabe zur Prüfung. Die sägezahnförmigen Trennmarken, die die Bau teile gemäss der Darstellung in Fig. 6 verbinden, werden ebenfalls durch diese F-Maske gebildet.
In Fig. 14 ist die Maske G für die Bildung der Anschlusslöcher in der aufgesprühten Glas-.respektive Siliziumdioxydschicht gezeigt, die auf dem Aluminium-Leitungsmuster gebildet wird. Die Nummern 140 G bezeichnen die dunklen Bereiche auf der Maske für die Bildung der Löcher zu den Anschlussbereichen. Alle in den Fig. 7-14 wiedergegebenen Masken sind aus Glas hergestellt, das dunkle und durchscheinende Bereiche trägt.
In Fig. 15 ist eine Metallmaske H zur Bildung der Cr-Cu-Au-Begrenzungsmuster mit Hilfe der Oeffnungen 150H gezeigt. Wie aus der Fig. 15 im Zusammenhang mit Fig. 14 zu ersehen ist, werden diese Begrenzungsmuster für den Chip über den Anschlusslöchcrn gebildet, die in der aufgesprühten Glasschicht angebracht wurden.
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In Fig. 16 ist die letzte Metallmaske I zur Bildung der monolithisch integrierten Struktur gezeigt. Diese Maske gestattet die Bildung der Pb-Sn-AnschLüsse. Die Nummern 160 I bezeichnen die Löcher in der Maske für die Bildung der Pb-Sn-Anschlüsse über den auf dem Chip gebildeten Cr-Cu-Au-Begrenzungsmustern. Aus den Fig. 16 und 15 geht hervor, dass die Löcher 160 I in der Fig. 16 einen wesentlich grösseren Durchmesser haben als die Löcher 150H in der Fig. 15, was für die im Abschnitt "Herstellungsverfahren" beschriebenen Fliessoperation für die Blei-Zinn-Anschlüsse erforderlich ist.
Die in Fig. 17 gezeigte überlappte Ansicht der einzelnen Masken zeigt Ausschnitte eines Eckteiles aller in den Fig. 7-16 vollständig dargestellten Masken. Die Fig. 17 zeigt, wie die Masken gegeneinander ausgerichtet sind, wodurch der Aufbau der in Fig. gezeigten Struktur verständlich wird. In ähnlicher Weise können ™
entsprechend konstruierte Masken die metallischen Strukturen der Fig. 5 und 21 aus den Hauptchips der Fig. 4 -bzw. 20 erstellen.
Zusammenbau
Der Zusammenbau der in Fig. 6· gezeigten Ausführung des monolithisch integrierten Chips ist in den Fig. 18 und 19 gezeigt. Die
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einzelnen Chips werden auf einem Leitungemuster zusammengebaut, das vorzugsweise auf einer keramischen Unterlage hergestellt wird.
In Fig. 18 sind zwei monolithische integrierte Chips 180 und 182 auf ein gedrucktes Muster gelegt, das den Anschlusspoaitionen auf dem Chip entspricht. Das gedruckte Leitungsmuster befindet sich auf der Oberfläche 184 des Keramikmoduls 185. Glaswälle 188 werden
auf den Spitzen der gedruckten Leitungsmuster gebildet. Die Herschweizerischen stellung dieser Muster und Glaswälle ist in der/Patentschrift 428. beschrieben. Die Finger 189 der Muster auf der Keramikoberfiäche 184 dienen zur elektrischen Verbindung mit den Blei- Zinnanschlüsaen jedes Chips. Die Leitungsmuster 190 und 191 verbinden die Anschlüsse P9 der beiden Chips 182 bzw. 180 mit dem gemeinsamen iuisseren Anschluss A auf der Oberfläche 184 des Moduls 185, der am Stift liegt. Zahlreiche äussere Anschlüsse auf der Oberfläche 184 des Keramikmoduls 185 sind elektrisch mit Stiften verbunden, die sich durch den Keramikmodul erstrecken und auf Wunsch eine Verbindung mit einer externen gedruckten Schaltkarte gestatten. PZ, P5 und P8 sind nicht mit Stiften verbunden.
In Fig. 19 ist die Lage des monolithisch integrierten Chips 182 auf dem Keramikmodul 185 dargestellt. Wie aus dieser Figur klar zn
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ersehen ist, hat der Chip 18Z durch die Anschlüsse einen gewissen Abstand von der Oberfläche des Moduls 185. In dieser Figur ist auch der Glaswall 188 gezeigt.
Der in Fig. 23 gezeigte Zusammenbau, der für den integrierten Chip der Fig. Zl ein Modul 230 darstellt, der dem Modul 185 der Fig. 18 entspricht, wird für die elektrische Verbindung zwischen dem Chip und der gedruckten "Tochter" - oder "Mutter"-Schaltkarte verwendet, die eine Anzahl derartiger Moduln enthält. Die Spalten 1 bis 4 und die Zeilen A bis D kennzeichnen die mit den Anschlüssen des Chips oben verbundenen Stifte. Auf dem Modul gibt es nur jeweils einen Stift, der mit einem Anschluss auf dem Chip verbunden ist. Die Anschlüsse Pl bis P16 des Chips sind mit den auf dem Modul befindlichen Stiften verbunden.'
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Claims (16)

PATENTANSPRÜCHE
1. Monolithisch integrierte Halbleiter struktur, bei der mehrere aktive und passive Schaltungselemente in einem Halbleiter chip so angeordnet sind, daß sie durch aufzubringende elektrisch leitende Verbindungen sich zu wenigstens einer ausgewählten Schaltung zusammenfassen lassen, wobei die Anordnung der Elemente auf dem Chip so getroffen ist, daß die Leitungsführung
^ der Verbindungen für die vorkommenden Schaltungen möglichst
einfach wird.
2. Halbleiter struktur nach Patentanspruch 1, dadurch gekennzeichnet, daß die Schaltungselemente wenigstens Transistoren, Widerstände, Leitungsunterführungen und Anschlüsse umfassen.
3. Halbleiter struktur nach Patentanspruch 2, dadurch gekennzeichnet, daß gewisse Leitungeunterführungen als Widerstände, resp. gewisse Widerstände als Leitungsunterführungen ausgebildet sind.
4. Halbleiterstruktur nach Patentanspruch 1, die eine Anzahl von Anschlüssen für nach aussen führende elektrische Leitungen aufweist, dadurch gekennzeichnet, daß zwei entlang einer Kante eines Chips angeordnete Anschlüsse einen anderen gegenseitigen Abstand aufweisen, als die übrigen Anschlüsse, insbesondere als die entlang
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den übrigen Kanten des Chips angeordneten Anschlüsse.
5. Halbleiteranordnung nach Patentanspruch 1, dadurch gekennzeichnet,
daß Anschlüsse, die mehreren auf einem Chip angeordneten Schaltungsstufen gemeinsam dienen (P3, P9, PlO, Fig. 5), zentral angeordnet sind.
6. Halbleiteranordnung nach Patentanspruch 1, dadurch gekennzeichnet, V daß passive Elemente (IR, Fig. 5), die in verschiedenen auf einem Chip befindlichen Schaltungs stufen verwendet sind, in unmittelbarer Nähe des Stromversorgungsanschlusses (P9) angeordnet sind.
7. Halbleiteranordnung nach Patentanspruch I, dadurch gekennzeichnet, daß mehrere passive Schaltungselemente (TlR, Fig. 20) eine Halbleiterzone gemeinsam haben. Λ
8. Halbleiteranordnung nach Patentanspruch 1, dadurch gekennzeichnet, daß in den Schaltungen nicht verwendete Testelemente aktiver und passiver Art in den Randzonen der Chips angeordnet sind, die beim Zerschneiden des Substrates wenigstens teilweise wegfallen.
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9. Halbleiteranordnung nach Patentanspruch 1, dadurch
gekennzeichnet, daß auf dem Halbleitersubstrat an den Ecken der einzelnen Chips Richtmarken für das Zerschneiden angebracht sind, die eine eägezahnartige Form aufweisen, um die Beurteilung etwaiger Schneidefehler zu erleichtern (Fig. 6).
10. Halbleiteranordnung nach Patentanspruch 1, dadurch gekennzeichnet, daß wenigstens ein nahe der Ecke eines Chips liegender Anschluss als Richtmarke ausgebildet ist (P5,P7, Pll, Fig. 6).
11. Halbleiteranordnung nach Patentanspruch 1,. dadurch gekennzeichnet, daß bei den als aktive Elemente verwendeten Transistoren die Basis- und Kollektorelektroden doppelt ausgeführt sind und dementsprechend durch die elektrisch leitenden Verbindungen doppelt angeschlossen sind (Tl, T2, T3, Fig. 22).
12. Verfahren zur Herstellung einer monolithisch integrierten Halbleiter struktur nach Patentanspruch 1, durch aufeinanderfolgende, durch Masken gesteuerte Ätz-, Diffusions-, Epitaxie-, Metallisierungs-etc. operationen, dadurch gekennzeichnet, daß
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bei der Ausführung jeder Operation ein diese anzeigendes Symbol auf jedem Chip erzeugt wird (A, B, C, etc. Fig. 4).
13. Verfahren nach Patentanspruch 12, dadurch gekennzeichnet, daß beim Erzeugen der die ausgewählte Schaltung bestimmenden elektrisch leitenden Verbindungen ein die ausgewählte Schaltung kennzeichnendes Symbol (IX, 2X, Fig. 5-6) erzeugt wird.
14. Verfahren nach Patentanspruch 12, dadurch gekennzeichnet, daß mit jeder Maske fortlaufend veränderte Justiermarken erzeugt werden, die das Justieren der nächstfolgenden Maske erleichtern (Fig. 4).
15. Verwendung der monolithisch integrierten Halbleiter struktur nach Patentanspruch 1, dadurch gekennzeichnet, daß wenigstens ein fertiggestellter Chip auf eine elektrisch isolierende Platte, die ein mit den Anschlüssen des Chips zu verbindendejLeitungssystem trägt, montiert wird (Fig. 18 und 19).
16. Verwendung nach Patentanspruch 14, dadurch gekennzeichnet, daß der Chip zwecks günstigerer Leitungsführung so auf die Platte montiert wird, daß seine Kanten schräg in Bezug auf die Kanten der Platte verlaufen (Fig. 23).
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