DE112006001705T5 - Integrierter Komplementär-Metalloxid-Halbleiter-Schaltkreis unter Verwendung eines erhöhten Source-Drains und eines Ersatz-Metall-Gates - Google Patents

Integrierter Komplementär-Metalloxid-Halbleiter-Schaltkreis unter Verwendung eines erhöhten Source-Drains und eines Ersatz-Metall-Gates Download PDF

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Abstract

Verfahren, das Folgendes umfasst:
Ausbilden eines Ersatz-Metall-Gates und
Ausbilden eines erhöhten p-Typ-Source-Drains.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Diese Erfindung betrifft im Allgemeinen die Herstellung integrierter Schaltkreise.
  • Um die Leistung von NMOS- und PMOS-Transistoren im tiefen Submikronbereich in der CMOS-Technologie zu steigern, setzt Technologie des aktuellen Standes der Technik Druckspannung im Kanal der PMOS-Transistoren und Zugspannung im Fall von NMOS-Transistoren ein.
  • Bestehende Technologien, die stark beanspruchte Kanäle verwenden, unterliegen einer Reihe von Einschränkungen. Zum Beispiel kann in den PMOS-Vorrichtungen eine Polysiliziumverarmung auftreten. Darüber hinaus kann in den PMOS-Vorrichtungen Zugspannung entstehen. Verbleibende Zugspannung verschlechtert die Lochmobilität in den PMOS-Vorrichtungen.
  • Folglich besteht Bedarf an einem besseren Komplementär-Metalloxid-Halbleiter-Verfahren und insbesondere für ein Verfahren, das die Leistung von PMOS-Vorrichtungen verbessert.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine vergrößerte Schnittansicht eines PMOS-Transistors in einer frühen Herstellungsstufe;
  • 2 ist eine vergrößerte Schnittansicht eines PMOS-Transistors in einer folgenden Herstellungsstufe;
  • 3 ist eine vergrößerte Schnittansicht in einer Stufe, die auf die in 2 gezeigte Stufe folgt, gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 4 ist eine vergrößerte Schnittansicht in einer Stufe, die auf die in 3 gezeigte Stufe folgt, gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 5 ist eine vergrößerte Schnittansicht in einer Stufe, die auf die in 4 gezeigte Stufe folgt, gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 6 ist eine vergrößerte Schnittansicht in einer Stufe, die auf die in 5 gezeigte Stufe folgt, gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 7 ist eine vergrößerte Schnittansicht in einer Stufe, die auf die in 6 gezeigte Stufe folgt, gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 8 ist eine vergrößerte Schnittansicht in einer Stufe, die auf die in 7 gezeigte Stufe folgt, gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 9 ist eine vergrößerte Schnittansicht in einer Stufe, die auf die in 8 gezeigte Stufe folgt, gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 10 ist eine vergrößerte Schnittansicht in einer Stufe, die auf die in 9 gezeigte Stufe folgt, gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 11 ist eine vergrößerte Schnittansicht in einer Stufe, die auf die in 10 gezeigte Stufe folgt, gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 12 ist eine vergrößerte Schnittansicht in einer Stufe, die auf die in 11 gezeigte Stufe folgt, gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 13 ist eine vergrößerte Schnittansicht in einer Stufe, die auf die in 12 gezeigte Stufe folgt, gemäß einer Ausführungsform der vorliegenden Erfindung; und
  • 14 ist eine Darstellung einer Ausführungsform eines NMOS-Transistors zur Verwendung mit dem in 13 gezeigten PMOS-Transistor gemäß einer Ausführungsform der vorliegenden Erfindung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die Herstellung des PMOS-Transistors eines komplementären Paars läuft wie in den 113 gezeigt ab. Auf sowohl der NMOS- als auch der PMOS-Seite kann in einer Ausführungsform ein Siliziumdioxid-Gateoxid 105 abgeschieden werden. Das Gateoxid 105 kann mit einem Gatematerial 104, wie Polysilizium, bedeckt werden, das wiederum mit einer Hartmaske 130 zum Strukturieren bedeckt wird. Dann werden das Gatematerial 104 und das Gatedielektrikum 105, wie ein Oxid, strukturiert, um die Struktur von 1 auf der PMOS-Seite 10a zu erzeugen. Das Gatedielektrikum kann etwa 15 Ångström dick sein und kann in einer Ausführungsform thermisch gewachsen sein.
  • Das Substrat 100 kann eine Bulksilizium- oder Silizium-auf-Isolator-Unterstruktur umfassen. Alternativ kann das Substrat 100 andere Materialien umfassen – die mit Silizium kombiniert sein können oder auch nicht –, wie: Germanium, Indiumantimonid, Bleitellurid, Indiumarsenid, Indiumphosphid, Galliumarsenid oder Galliumantimonid. Obwohl ein paar Beispiele von Materialien, aus denen das Substrat 100 ausgebildet werden kann, hier beschrieben sind, fällt jedes Material, das als eine Basis dienen kann, auf der eine Halbleitervorrichtung aufgebaut werden kann, in den Sinn und Schutzumfang der vorliegenden Erfindung. Der STI-Bereich (STI = shallow trench isolation, flacher Isolationsgraben) 20 kann Siliziumdioxid oder andere Materialien, die die aktiven Bereiche des Transistors voneinander trennen, umfassen.
  • Das Gatematerial 104 kann Polysilizium umfassen und kann beispielsweise zwischen etwa 100 und etwa 2000 Ångström dick sein und in einer Ausführungsform zwischen etwa 500 und etwa 1600 Ångström dick sein. Die Hartmaske 130 kann Siliziumnitrid umfassen und kann beispielsweise zwischen etwa 100 und etwa 500 Ångström dick sein und in einer Ausführungsform zwischen etwa 200 und etwa 350 Ångström dick sein.
  • Ein Spitzen- oder leicht dotiertes Source-Drain 60 kann unter Verwendung der Gatestruktur als einer Maske ausgebildet werden. Ionenimplantation kann dazu eingesetzt werden, das Source-Drain 60 auszubilden.
  • Wenn das Gatematerial 104 Polysilizium umfasst und die Hartmaske 130 Siliziumnitrid umfasst, kann die Struktur von 1 auf die folgende Art und Weise hergestellt werden. Eine Dummy-Dielektrikumsschicht, die Siliziumdioxid umfassen kann, wird auf dem Substrat 100 ausgebildet (z. B. mittels eines herkömmlichen thermischen Wachstumsvorgangs), worauf das Ausbilden einer Polysiliziumschicht auf der Dielektrikumsschicht folgt (z. B. mittels eines herkömmlichen Abscheidungsverfahrens). Unter Anwendung herkömmlicher Abscheidungsverfahren wird auf der Polysiliziumschicht eine Siliziumnitridschicht ausgebildet. Die Silziumnitrid-, die Polysilizium- und die Dummy-Dielektrikumsschicht werden dann strukturiert, um eine strukturierte Siliziumnitridschicht, eine strukturierte Polysiliziumschicht und eine strukturierte Dielektrikumsschicht auszubilden. Wenn die Dielektrikumsschicht Siliziumdioxid umfasst, können Routineätzverfahren angewendet werden, um die Polysilizium- und die Dummy-Dielektrikumsschicht zu strukturieren.
  • Ein Nitridspacermaterial 134 kann abgeschieden werden (2) und anisotrop geätzt werden, um Seitenwandspacer 108, 109 auszubilden, die in 3 gezeigt sind. Die Spacer 108, 109 kann eine Dicke in der Größenordnung von 1000 Ångström aufweisen.
  • Ein Graben 24 wird in dem Substrat 100 ausgebildet, wie in 4 gezeigt. Der Graben 24 kann mittels reaktiven Ionenätzens unter Verwendung von SF6-Chemie ausgebildet werden. Das Ätzen wird auf einer Seite von der Isolation 20 begrenzt und hinterschneidet in einer Ausführungsform die Gatestruktur auf der anderen Seite nicht auf isotrope Weise. Infolgedessen kann ein isotropes Ätzprofil auf den Innenkanten des Grabens 24 erzielt werden, wie in 4 gezeigt, während ein Teil des leicht dotierten Source-Drains 60 belassen wird. Während dieses Schritts kann die NMOS-Seite 10b mit einer Oxidmaske (nicht gezeigt) bedeckt werden.
  • Dann kann ein epitaktisches Silizium-Germanium-Source-Drain 40 gewachsen werden, das den Graben 24 füllt und sich darüber hinaus erstreckt, wie in 5 angedeutet. Der Graben 24 kann unter Verwendung von Silizium-Germanium mit 10–40 Atomprozent Germanium gefüllt werden. Die Source-Drain-Dotierung kann mittels In-situ-Dotierung unter Verwendung einer Diboran-Quelle durchgeführt werden. Das epitaktische Source-Drain 40 wächst nur in dem Graben 24, da alle anderen Materialien maskiert oder bedeckt sind. Das Source-Drain 40 wird erhöht und wächst weiter, bis die Facetten aufeinander treffen. In manchen Ausführungsformen kann danach eine Source-Drain-Implantation verwendet werden.
  • Wie in 6 gezeigt ist, kann die Struktur von 3, nachdem die Maskierung der NMOS-Seite entfernt wurde, mit einer Isolierschicht 112, wie einem Material mit niedriger relativer Dielektrizitätskonstante wie Oxid, und einer Nitrid-Ätzstoppschicht (NÄSL) 120 bedeckt werden.
  • Die Schicht 112 kann mit Phosphor, Bor oder anderen Materialien dotiert sein und kann mittels Abscheidung mit Plasma hoher Dichte ausgebildet werden. Die Schicht 112 kann dann auf die Oberfläche des Gatematerials 104 hinunter planarisiert werden, wodurch die Hartmaske 130 und die NÄSL 120 entfernt werden, wie in 7 gezeigt. Die Schicht 120 kann aus Nitrid sein. Es hilft der NMOS-Seite, als eine Ätzstopp- und eine Zugschicht zu fungieren, kann jedoch die PMOS-Seite 10a durch Erzeugen eines Strains verschlechtert werden. Somit kann das Entfernen der NÄSL 120 auf der PMOS-Seite 10a die Leistung verbessern.
  • Wie in 8 gezeigt ist, kann das Gatematerial 104 entfernt werden, um einen Graben 113 über dem verbleibenden Gateoxid 105 auszubilden. Eine Entfernung des Gatematerials 104 kann beispielsweise mittels einer beliebigen einer Vielfalt von Techniken vorgenommen werden, einschließlich selektiven Ätzens des Gatematerials 104 bezüglich des Gatematerials des NMOS-Transistors oder Abschirmen des NMOS-Transistors während des in 8 gezeigten Verfahrens.
  • Das Gatematerial 104 wird entfernt, um den Graben 113 zu erzeugen, der zwischen den Seitenwandspacern 108, 109 angeordnet ist – wodurch die in 8 gezeigte Struktur produziert wird. In einer Ausführungsform kann ein Nassätzverfahren, das für das Material 104 gegenüber dem entsprechenden Material des NMOS-Transistors (nicht gezeigt) selektiv ist, angewendet werden, um das Material 104 zu entfernen, ohne wesentliche Teile des NMOS-Materials zu entfernen.
  • Die Schicht 104 kann in manchen Ausfünhrungsformen selektiv entfernt werden. In einer Ausführungsform wird die Schicht 104 für eine ausreichende Zeitspanne bei einer ausreichenden Temperatur (z. B. zwischen etwa 60 °C und etwa 90 °C) einer Lösung, die zwischen etwa 20 und etwa 30 Volumenprozent Tetramethylammoniumhydroxid (TMAH) in entionisiertem Wasser umfasst, ausgesetzt, während Schallenergie angewendet wird, um die gesamte Schicht 106 zu entfernen, ohne wesentliche Teile jeglicher NMOS-Transistorstruktur (nicht gezeigt) zu entfernen.
  • Alternativ kann ein Trockenätzverfahren angewendet werden, um die Schicht 104 selektiv zu entfernen. Wenn die Gateschicht 104 p-Typ-dotiert (z. B. mit Bor) ist, kann ein solches Trockenätzverfahren das Aussetzen der Opfer-Gate-Elektrodenschicht 104 einem Plasma, das von Schwefelhexafluorid („SF6"), Wasserstoffbromid („HBr"), Wasserstoffiodid („HI"), Chlor, Argon und/oder Helium abgeleitet ist, umfassen. Ein solches selektives Trockenätzverfahren kann in einem Parallelplattenreaktor oder in einer Elektronenzyklotronresonanz-Ätzvorrichtung stattfinden.
  • Nach Entfernen des Materials 104 wird die Dielektrikumsschicht 105 entfernt. Wenn die Dielektrikumsschicht 105 Siliziumdioxid umfasst, kann sie unter Anwendung eines Ätzverfahrens entfernt werden, das für Siliziumdioxid selektiv ist, um die Struktur von 9 zu erzeugen. Solche Ätzverfahren beinhalten Folgendes: Aussetzen der Schicht 105 einer Lösung, die etwa 1 Prozent Flusssäure (HF) in entionisiertem Wasser enthält, oder Anwenden eines Trockenätzverfahrens, das ein auf Fluorkohlenstoff basierendes Plasma einsetzt. Die Schicht 105 kann eine begrenzte Zeitspanne lang der Lösung ausgesetzt werden, da das Ätzverfahren zum Entfernen der Schicht 105 auch einen Teil der Dielektrikumsschicht 112 entfernen kann. Mit Blick darauf kann, wenn eine auf 1 Prozent HF basierende Lösung zum Entfernen der Schicht 105 verwendet wird, die Vorrichtung dieser Lösung weniger als etwa 60 Sekunden, beispielsweise etwa 30 Sekunden oder weniger, ausgesetzt werden. Es kann möglich sein, die Schicht 105 zu entfernen, ohne eine wesentliche Menge der Dielektrikumsschicht 112 zu entfernen, wenn die Schicht 105 bei anfänglicher Abscheidung weniger als etwa 30 Ångström dick ist.
  • Als Nächstes kann ein neues Gatedielektrikum 114 abgeschieden und planarisiert werden, so dass es eine U-Form aufweist und die Öffnung 113 auskleidet, wie in 10 gezeigt. Obwohl die Gatedielektrikumsschicht 114 ein beliebiges Material umfassen kann, das als ein Gatedielektrikum für einen PMOS-Transistor dienen kann, der eine Metall-Gate-Elektrode enthält, kann die Gatedielektrikumsschicht 114 ein Metalloxid-Dielektrikumsmaterial mit hoher Dielektrizitätskonstante (k) umfassen, das eine Dielektrizitätskonstante aufweist, die größer als zehn ist. Zu einigen der Materialien, die zum Herstellen des Gatedielektrikums mit hoher k 114 verwendet werden können, zählen: Hafniumoxid, Hafniumsiliziumoxid, Lanthanoxid, Zirkonoxid, Zirkonsiliziumoxid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid und Bleizinkniobat. Zu besonders geeigneten Metalloxiden zählen Hafniumoxid, Zirkonoxid und Aluminiumoxid. Obwohl manche Beispiele von Metalloxiden, die zum Ausbilden der Gatedielektrikumsschicht mit hoher k 114 verwendet werden können, hier beschrieben werden, kann diese Schicht auch aus anderen Metalloxiden hergestellt werden.
  • Die Gatedielektrikumsschicht mit hoher k 114 kann unter Anwendung eines herkömmlichen Abscheidungsverfahrens, z. B. eines herkömmlichen „CVD"- (CVD = chemical vapor deposition, chemische Abscheidung aus der Gasphase), Niederdruck-CVD-Verfahrens oder „PVD"-Verfahrens (PVD = physical vapor deposition, physikalische Abscheidung aus der Gasphase) auf dem Substrat 100 ausgebildet werden. Vorzugsweise wird ein herkömmliches Atomschicht-CVD-Verfahren angewendet. In einem solchen Verfahren können ein Metalloxidvorläufer (z. B. ein Metallchlorid) und Dampf in gewählten Durchflussgeschwindigkeiten einem CVD-Reaktor zugeführt werden, der dann bei einer gewählten Temperatur und einem gewählten Druck betrieben wird, um eine atomar glatte Grenzfläche zwischen dem Substrat 100 und der Gatedielektrikumsschicht mit hohem k 114 zu erzeugen. Der CVD-Reaktor sollte lang genug betrieben werden, um eine Schicht mit der gewünschten Dicke auszubilden. In den meisten Anwendungen kann die Gatedielektrikumsschicht mit hohem k 114 beispielsweise weniger als etwa 60 Ångström dick sein und in einer Ausführungsform zwischen etwa 5 Ångström und etwa 40 Ångström dick sein.
  • Wenn ein Atomschicht-CVD-Verfahren verwendet wird, um die Gatedielektrikumsschicht mit hohem k 114 auszubilden, wird diese Schicht sich auf den vertikalen Seiten des Grabens 113 ausbilden, zusätzlich zur Ausbildung auf dem Boden dieses Grabens. Wenn die Gatedielektrikumsschicht mit hohem k 114 ein Oxid umfasst, kann sie an zufälligen Oberflächenstellen Sauerstoffleerstellen und inakzeptable Verunreinigungsniveaus offenbaren, je nach dem Verfahren, das zum Herstellen dieser verwendet wurde. Es kann wünschenswert sein, Verunreinigungen aus der Schicht 114 zu entfernen und sie zu oxidieren, um eine Schicht mit einer nahezu idealisierten Metall: Sauerstoff-Stöchiometrie zu erzeugen, nachdem die Schicht 114 abgeschieden wurde.
  • Um Verunreinigungen aus dieser Schicht zu entfernen und den Sauerstoffgehalt dieser Schicht zu erhöhen, kann auf die Gatedielektrikumsschicht mit hohem k 114 eine Nasschemiebehandlung angewendet werden. Eine solche Nasschemiebehandlung kann das Aussetzen der Gatedielektrikumsschicht mit hohem k 114 einer Lösung, die Wasserstoffperoxid umfasst, bei einer ausreichenden Temperatur für eine ausreichende Zeitspanne, um Verunreinigungen aus der Gatedielektrikumsschicht mit hohem k 114 zu entfernen und den Sauerstoffgehalt der Gatedielektrikumsschicht mit hohem k 114 zu erhöhen, umfassen. Die adäquate Zeit und Temperatur, bei der die Gatedielektrikumsschicht mit hohem k 114 der Lösung ausgesetzt wird, kann von der gewünschten Dicke und anderen Eigenschaften für die Gatedielektrikumsschicht mit hohem k 114 abhängen.
  • Wenn die Gatedielektrikumsschicht mit hohem k 114 einer auf Wasserstoffperoxid basierenden Lösung ausgesetzt wird, kann eine wässrige Lösung, die zwischen etwa 2 Vol.-% und etwa 30 Vol.-% Wasserstoffperoxid enthält, verwendet werden. Dieser Aussetzungsschritt kann bei zwischen etwa 15 °C und etwa 40 °C für mindestens etwa eine Minute stattfinden. In einer besonders bevorzugten Ausführungsform wird die Gatedielektrikumsschicht mit hohem k 114 etwa 10 Minuten bei einer Temperatur von etwa 25 °C einer wässrigen Lösung, die etwa 6,7 Vol.-% H2O2 enthält, ausgesetzt. Während des Aussetzungsschritts kann es wünschenswert sein, Schallenergie mit einer Frequenz von zwischen etwa 10 KHz und etwa 2000 KHz anzuwenden, während bei zwischen etwa 1 und etwa 10 Watt/cm2 dissipiert wird. In einer Ausführungsform kann Schallenergie mit einer Frequenz von etwa 1000 KHz angewendet werden, während bei etwa 5 Watt/cm2 dissipiert wird.
  • Ein Gatemetall 115 kann in dem Graben 113 abgeschieden werden, das das Isoliermaterial 112 überlappt, wie in 11 gezeigt. Das Gatemetall kann planarisiert werden, um eine in 12 gezeigte Metall-Gate-Elektrode 115 auszubilden.
  • Die p-Typ-Metallschicht 115 kann den Graben 113 zum Erzeugen füllen. Die p-Typ-Metallschicht 115 kann ein beliebiges leitfähiges p-Typ-Material umfassen, aus dem eine Metall-PMOS-Gate-Elektrode abgeleitet werden kann und die den Kanal dazu unter Strain setzt. Die p-Typ-Metallschicht kann eine Schicht mit einem höheren Wärmeausdehnungskoeffizienten als dem des Substrats 100 sein, bei dem es sich um Silizium handeln kann. Zu Beispielen geeigneter Metalle zählen Borcarbid, Wolfram, Molybdän, Rhodium, Vanadium, Platin, Ruthenium, Beryllium, Palladium, Kobalt, Titan, Nickel, Kupfer, Zinn, Aluminium, Blei, Zink, Legierungen und Silicide dieser Materialien. In einer Ausführungsform ist die Verwendung eines Materials mit einem Wärmeausdehnungskoeffizienten, der höher als der von Wolfram (0,4 × 10–5 Zoll/°C) ist, von Vorteil. Eine verhältnismäßig hohe Abscheidungstemperatur, wie 400 °C, kann in manchen Ausführungsformen verwendet werden, wodurch in dem Kanal Druckspannung erzeugt und die Mobilität verbessert wird. Die p-Typ-Metallschicht 115 weist vorzugsweise Wärmebeständigkeitseigenschaften auf, die sie dafür geeignet machen, eine Metall-PMOS-Gate-Elektrode für eine Halbleitervorrichtung herzustellen.
  • Zu Materialien, die zum Ausbilden der p-Typ-Metallschicht 115 verwendet werden können, zählen: Ruthenium, Palladium, Platin, Kobalt, Nickel und leitfähige Metalloxide, z. B. Rutheniumoxid. Das Metall der Schicht 115 kann mit der Metallkomponente der Metalloxid-Dielektrikumsschicht 105 identisch oder von dieser verschieden sein. Die p-Typ-Metallschicht 115 kann unter Anwendung wohl bekannter PVD- oder CVD-Verfahren, z. B. herkömmliche Aufsputter- oder Atomschicht-CVD-Verfahren, auf der Gatedielektrikumsschicht 105 ausgebildet werden. Die p-Typ-Metallschicht 115 wird entfernt, außer dort, wo sie den Graben 113 füllt. Die Schicht 115 kann von anderen Teilen der Vorrichtung mittels eines Nass- oder Trockenätzverfahrens oder eines adäquaten CMP-Vorgangs entfernt werden, wobei das Dielektrikum 112 als ein Ätz- oder Polierstopp dient.
  • Die p-Typ-Metallschicht 115 kann eine Schwellenspannungsverschiebung aufgrund des erhöhten Silzium-Germanium-Source-Drains 40 ausgleichen. Die Austrittsarbeit der Metallschicht 115 kann derart eingestellt oder gewählt werden, dass sie die Schwellenspannungsverschiebung ausgleicht, die notwendigerweise aus der Verwendung des erhöhten Source-Drains 40 resultiert. Im Allgemeinen bewirkt das erhöhte Source-Drain 40, dass die Valenz ansteigt und die Schwellenspannung sinkt. Folglich kann erwünscht sein, ein Mittel-Gap-Metall als die Schicht 115 zu verwenden, deren Austrittsarbeit die Schwellenspannungsverschiebung ausgleichen kann.
  • Die p-Typ-Metallschicht 115 kann als eine Metall-PMOS-Gate-Elektrode mit einer Austrittsarbeit, die zwischen etwa 4,9 eV und etwa 5,2 eV liegt, dienen und die beispielsweise zwischen etwa 10 Ångström und etwa 2000 Ångström dick sein kann und in einer Ausführungsform zwischen etwa 500 Ångström und etwa 1600 Ångström dick ist.
  • Die in 13 gezeigte Struktur kann dann vervollständigt werden, indem Silicidkontakte 46 und die Nitrid-Ätzstoppschicht 42 ausgebildet werden. Die Nitrid-Ätzstoppschicht 42 kann vorgesehen werden, nachdem die Kontakte 46 ausgebildet wurden.
  • In manchen Ausführungsformen der vorliegenden Erfindung setzen die erhöhten epitaktischen Silizium-Germanium-Source-Drains 40 den PMOS-Kanal unter Druckspannung, um die Mobilität zu verbessern und den externen Widerstand zu reduzieren. Dies kann in manchen Ausführungsformen mittels In-situ-Bordotierung der Source-Drain-Bereiche 40 erzielt werden, wodurch die Schottky-Energiebarriere für Lochinjektion gesenkt wird, wodurch der Kontaktwiderstand verbessert wird.
  • Das Ersatz-Metall-Gate-Verfahren kann die Polysiliziumverarmung verringern, während die Zugspannung in der PMOS-Vorrichtung während des Polysilizium öffnenden Schleifens (7) und/oder des Ätzens der Nitrid-Ätzstoppschicht 42, das beim Ausbilden der Kontakte eingesetzt wird, synergistisch abgebaut wird. Die PMOS-Vorrichtung kann von dem Verringern der Zugspannung, die die Lochmobilität verschlechtert, profitieren.
  • Die Ersatz-Metall-Gate-Elektrode 115 kann mit oder ohne Verwendung von Dielektriken mit hoher relativer Dielektrizitätskonstante (mehr als 10) oder des Gatedielektrikums 114 auf den PMOS-Transistor abgestimmt werden, um die Polysiliziumverarmung zu eliminieren und den Gate-Streuverlust zu verringern. Ein Schleifen und/oder Entfernen der unter Zugspannung stehenden NÄSL 120 über der PMOS-Vorrichtung 10a während des Ersatz-Metall-Gate-Flusses kann die PMOS-Mobilität verbessern.
  • Die Herstellung des NMOS-Transistors 10b, der in 14 gezeigt ist, läuft gemäß einer herkömmlichen Technologie ab.
  • Zum Beispiel kann der NMOS-Transistor 10b eine abgestufte Sperrschichtfläche aufweisen, die ein flaches Spitzen-Source-Drain 39 und ein tiefes Source-Drain 22 enthält, die mittels Innenimplantation hergestellt worden sein können. In manchen Ausführungsformen kann Strain eingeführt werden oder auch nicht. In manchen Ausführungsformen ist das Gate 37 ein Ersatz-Metall-Gate und in anderen Ausführungsformen kann ein herkömmliches Polysilizium-Gate eingesetzt werden. Das Gate 37 kann von dem Silicidkontakt 38 bedeckt sein. Die NÄSL 120 kann auf der NMOS-Seite 10b beibehalten werden.
  • Während die vorliegende Erfindung im Hinblick auf eine begrenzte Anzahl von Ausführungsformen beschrieben wurde, werden Fachleute sich zahlreicher Abänderungen und Variationen dieser bewusst sein. Es ist beabsichtigt, dass die beigefügten Ansprüche alle derartigen Abänderungen und Variationen abdecken, so wie sie in den rechtmäßigen Sinn und Schutzumfang dieser vorliegenden Erfindung fallen.
  • ZUSAMMENFASSUNG
  • Ein integrierter Komplementär-Metalloxid-Halbleiter-Schaltkreis kann mit einem PMOS-Bauelement, das unter Verwendung eines Ersatz-Metall-Gate und eines erhöhten Source-Drains ausgebildet wurde, ausgebildet werden. Das erhöhte Source-Drain kann aus epitaktisch abgeschiedenem Silizium-Germanium-Material, das p-Typ-dotiert ist, ausgebildet werden. Das Ersatz-Metall-Gate-Verfahren resultiert in einer Metall-Gate-Elektrode und kann das Entfernen einer Nitrid-Ätzstoppschicht einschließen.

Claims (20)

  1. Verfahren, das Folgendes umfasst: Ausbilden eines Ersatz-Metall-Gates und Ausbilden eines erhöhten p-Typ-Source-Drains.
  2. Verfahren nach Anspruch 1, das das Ausbilden eines Gatedielektrikums mit einer Dielektrizitätskonstante von mehr als 10 beinhaltet.
  3. Verfahren nach Anspruch 1, das das Ausbilden einer Dummy-Polysilizium-Gate-Elektrode, das selektive Entfernen der Dummy-Polysilizium-Gate-Elektrode und das Ersetzen der Dummy-Polysilizium-Gate-Elektrode durch eine Metall-Gate-Elektrode umfaßt.
  4. Verfahren nach Anspruch 1, das das Ausbilden einer Nitrid-Ätzstoppschicht über der Dummy-Polysilizium-Gate-Elektrode umfaßt.
  5. Verfahren nach Anspruch 4, das das Entfernen der Nitrid-Ätzstoppschicht über der PMOS-Seite einer Komplementärstruktur umfaßt.
  6. Verfahren nach Anspruch 5, das das Ausbilden eines U-förmigen Gatedielektrikums umfaßt.
  7. Halbleiterstruktur, die Folgendes umfasst: ein Substrat mit einem erhöhten p-Typ-Source-Drain und eine Metall-Gate-Elektrode.
  8. Struktur nach Anspruch 7, wobei das erhöhte Source-Drain aus Silizium und Germanium ausgebildet ist.
  9. Struktur nach Anspruch 7, die eine U-förmige Gate-Elektrode umfaßt.
  10. Struktur nach Anspruch 7, die eine Gate-Elektrode mit einer relativen Dielektrizitätskonstante von mehr als 10 umfaßt.
  11. Verfahren, das Folgendes umfasst: Ausbilden einer Dummy-Gate-Elektrode; Bedecken der Dummy-Gate-Elektrode mit einer Nitrid-Ätzstoppschicht; Entfernen der Nitrid-Ätzstoppschicht; Entfernen der Dummy-Elektrode und Ersetzen der Dummy-Elektrode durch eine Metall-Gate-Elektrode und Ausbilden eines epitaktischen p-Typ-Source-Drains.
  12. Verfahren nach Anspruch 11, das das Ausbilden eines erhöhten Source-Drains beinhaltet.
  13. Verfahren nach Anspruch 11, das das Ausbilden eines Gatedielektrikums mit einer Dielektrizitätskonstante von mehr als 10 beinhaltet.
  14. Verfahren nach Anspruch 11, das ein U-förmiges Gatedielektrikum beinhaltet.
  15. Verfahren nach Anspruch 11, das das Ausbilden des erhöhten Source-Drains aus p-Typdotiertem Silizium-Germanium beinhaltet.
  16. Verfahren nach Anspruch 11, das das Ausbilden der Nitrid-Ätzstoppschicht über einer Hartmaske beinhaltet.
  17. Verfahren nach Anspruch 11, das das Ausbilden der Dummy-Gate-Elektrode aus Polysilizium beinhaltet.
  18. Verfahren nach Anspruch 11, das das Ausbilden eines integrierten Komplementär-Metalloxid-Halbleiter-Schaltkreises beinhaltet.
  19. Verfahren nach Anspruch 11, das das Ätzen in ein Halbleitersubstrat unter Verwendung der Metall-Gate-Elektrode als einer Maske und das Abscheiden eines epitaktischen bordotierten Silizium-Germanium-Materials zum Ausbilden des p-Typ-Source-Drains beinhaltet.
  20. Verfahren nach Anspruch 11, das das Entfernen von nur einer Nitrid-Ätzstoppschicht von einer PMOS-Struktur, während die Nitrid-Ätzstoppschicht auf einer NMOS-Struktur belassen wird, beinhaltet.
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