DE112006001705T5 - Integrierter Komplementär-Metalloxid-Halbleiter-Schaltkreis unter Verwendung eines erhöhten Source-Drains und eines Ersatz-Metall-Gates - Google Patents

Integrierter Komplementär-Metalloxid-Halbleiter-Schaltkreis unter Verwendung eines erhöhten Source-Drains und eines Ersatz-Metall-Gates Download PDF

Info

Publication number
DE112006001705T5
DE112006001705T5 DE112006001705T DE112006001705T DE112006001705T5 DE 112006001705 T5 DE112006001705 T5 DE 112006001705T5 DE 112006001705 T DE112006001705 T DE 112006001705T DE 112006001705 T DE112006001705 T DE 112006001705T DE 112006001705 T5 DE112006001705 T5 DE 112006001705T5
Authority
DE
Germany
Prior art keywords
gate electrode
source drain
comprises forming
dummy
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE112006001705T
Other languages
English (en)
Other versions
DE112006001705B4 (de
Inventor
Jack Portland Kavalieros
Annalisa Portland Cappellani
Justin Portland Brask
Suman Beaverton Datta
Mark Beaverton Dozcy
Matthew Hillsboro Metz
Chris Portland Barns
Robert Beaverton Chau
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Google LLC
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE112006001705T5 publication Critical patent/DE112006001705T5/de
Application granted granted Critical
Publication of DE112006001705B4 publication Critical patent/DE112006001705B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Verfahren, das Folgendes umfasst:
Ausbilden eines Ersatz-Metall-Gates und
Ausbilden eines erhöhten p-Typ-Source-Drains.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Diese Erfindung betrifft im Allgemeinen die Herstellung integrierter Schaltkreise.
  • Um die Leistung von NMOS- und PMOS-Transistoren im tiefen Submikronbereich in der CMOS-Technologie zu steigern, setzt Technologie des aktuellen Standes der Technik Druckspannung im Kanal der PMOS-Transistoren und Zugspannung im Fall von NMOS-Transistoren ein.
  • Bestehende Technologien, die stark beanspruchte Kanäle verwenden, unterliegen einer Reihe von Einschränkungen. Zum Beispiel kann in den PMOS-Vorrichtungen eine Polysiliziumverarmung auftreten. Darüber hinaus kann in den PMOS-Vorrichtungen Zugspannung entstehen. Verbleibende Zugspannung verschlechtert die Lochmobilität in den PMOS-Vorrichtungen.
  • Folglich besteht Bedarf an einem besseren Komplementär-Metalloxid-Halbleiter-Verfahren und insbesondere für ein Verfahren, das die Leistung von PMOS-Vorrichtungen verbessert.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine vergrößerte Schnittansicht eines PMOS-Transistors in einer frühen Herstellungsstufe;
  • 2 ist eine vergrößerte Schnittansicht eines PMOS-Transistors in einer folgenden Herstellungsstufe;
  • 3 ist eine vergrößerte Schnittansicht in einer Stufe, die auf die in 2 gezeigte Stufe folgt, gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 4 ist eine vergrößerte Schnittansicht in einer Stufe, die auf die in 3 gezeigte Stufe folgt, gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 5 ist eine vergrößerte Schnittansicht in einer Stufe, die auf die in 4 gezeigte Stufe folgt, gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 6 ist eine vergrößerte Schnittansicht in einer Stufe, die auf die in 5 gezeigte Stufe folgt, gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 7 ist eine vergrößerte Schnittansicht in einer Stufe, die auf die in 6 gezeigte Stufe folgt, gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 8 ist eine vergrößerte Schnittansicht in einer Stufe, die auf die in 7 gezeigte Stufe folgt, gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 9 ist eine vergrößerte Schnittansicht in einer Stufe, die auf die in 8 gezeigte Stufe folgt, gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 10 ist eine vergrößerte Schnittansicht in einer Stufe, die auf die in 9 gezeigte Stufe folgt, gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 11 ist eine vergrößerte Schnittansicht in einer Stufe, die auf die in 10 gezeigte Stufe folgt, gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 12 ist eine vergrößerte Schnittansicht in einer Stufe, die auf die in 11 gezeigte Stufe folgt, gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 13 ist eine vergrößerte Schnittansicht in einer Stufe, die auf die in 12 gezeigte Stufe folgt, gemäß einer Ausführungsform der vorliegenden Erfindung; und
  • 14 ist eine Darstellung einer Ausführungsform eines NMOS-Transistors zur Verwendung mit dem in 13 gezeigten PMOS-Transistor gemäß einer Ausführungsform der vorliegenden Erfindung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die Herstellung des PMOS-Transistors eines komplementären Paars läuft wie in den 1–13 gezeigt ab. Auf sowohl der NMOS- als auch der PMOS-Seite kann in einer Ausführungsform ein Siliziumdioxid-Gateoxid 105 abgeschieden werden. Das Gateoxid 105 kann mit einem Gatematerial 104, wie Polysilizium, bedeckt werden, das wiederum mit einer Hartmaske 130 zum Strukturieren bedeckt wird. Dann werden das Gatematerial 104 und das Gatedielektrikum 105, wie ein Oxid, strukturiert, um die Struktur von 1 auf der PMOS-Seite 10a zu erzeugen. Das Gatedielektrikum kann etwa 15 Ångström dick sein und kann in einer Ausführungsform thermisch gewachsen sein.
  • Das Substrat 100 kann eine Bulksilizium- oder Silizium-auf-Isolator-Unterstruktur umfassen. Alternativ kann das Substrat 100 andere Materialien umfassen – die mit Silizium kombiniert sein können oder auch nicht –, wie: Germanium, Indiumantimonid, Bleitellurid, Indiumarsenid, Indiumphosphid, Galliumarsenid oder Galliumantimonid. Obwohl ein paar Beispiele von Materialien, aus denen das Substrat 100 ausgebildet werden kann, hier beschrieben sind, fällt jedes Material, das als eine Basis dienen kann, auf der eine Halbleitervorrichtung aufgebaut werden kann, in den Sinn und Schutzumfang der vorliegenden Erfindung. Der STI-Bereich (STI = shallow trench isolation, flacher Isolationsgraben) 20 kann Siliziumdioxid oder andere Materialien, die die aktiven Bereiche des Transistors voneinander trennen, umfassen.
  • Das Gatematerial 104 kann Polysilizium umfassen und kann beispielsweise zwischen etwa 100 und etwa 2000 Ångström dick sein und in einer Ausführungsform zwischen etwa 500 und etwa 1600 Ångström dick sein. Die Hartmaske 130 kann Siliziumnitrid umfassen und kann beispielsweise zwischen etwa 100 und etwa 500 Ångström dick sein und in einer Ausführungsform zwischen etwa 200 und etwa 350 Ångström dick sein.
  • Ein Spitzen- oder leicht dotiertes Source-Drain 60 kann unter Verwendung der Gatestruktur als einer Maske ausgebildet werden. Ionenimplantation kann dazu eingesetzt werden, das Source-Drain 60 auszubilden.
  • Wenn das Gatematerial 104 Polysilizium umfasst und die Hartmaske 130 Siliziumnitrid umfasst, kann die Struktur von 1 auf die folgende Art und Weise hergestellt werden. Eine Dummy-Dielektrikumsschicht, die Siliziumdioxid umfassen kann, wird auf dem Substrat 100 ausgebildet (z. B. mittels eines herkömmlichen thermischen Wachstumsvorgangs), worauf das Ausbilden einer Polysiliziumschicht auf der Dielektrikumsschicht folgt (z. B. mittels eines herkömmlichen Abscheidungsverfahrens). Unter Anwendung herkömmlicher Abscheidungsverfahren wird auf der Polysiliziumschicht eine Siliziumnitridschicht ausgebildet. Die Silziumnitrid-, die Polysilizium- und die Dummy-Dielektrikumsschicht werden dann strukturiert, um eine strukturierte Siliziumnitridschicht, eine strukturierte Polysiliziumschicht und eine strukturierte Dielektrikumsschicht auszubilden. Wenn die Dielektrikumsschicht Siliziumdioxid umfasst, können Routineätzverfahren angewendet werden, um die Polysilizium- und die Dummy-Dielektrikumsschicht zu strukturieren.
  • Ein Nitridspacermaterial 134 kann abgeschieden werden (2) und anisotrop geätzt werden, um Seitenwandspacer 108, 109 auszubilden, die in 3 gezeigt sind. Die Spacer 108, 109 kann eine Dicke in der Größenordnung von 1000 Ångström aufweisen.
  • Ein Graben 24 wird in dem Substrat 100 ausgebildet, wie in 4 gezeigt. Der Graben 24 kann mittels reaktiven Ionenätzens unter Verwendung von SF6-Chemie ausgebildet werden. Das Ätzen wird auf einer Seite von der Isolation 20 begrenzt und hinterschneidet in einer Ausführungsform die Gatestruktur auf der anderen Seite nicht auf isotrope Weise. Infolgedessen kann ein isotropes Ätzprofil auf den Innenkanten des Grabens 24 erzielt werden, wie in 4 gezeigt, während ein Teil des leicht dotierten Source-Drains 60 belassen wird. Während dieses Schritts kann die NMOS-Seite 10b mit einer Oxidmaske (nicht gezeigt) bedeckt werden.
  • Dann kann ein epitaktisches Silizium-Germanium-Source-Drain 40 gewachsen werden, das den Graben 24 füllt und sich darüber hinaus erstreckt, wie in 5 angedeutet. Der Graben 24 kann unter Verwendung von Silizium-Germanium mit 10–40 Atomprozent Germanium gefüllt werden. Die Source-Drain-Dotierung kann mittels In-situ-Dotierung unter Verwendung einer Diboran-Quelle durchgeführt werden. Das epitaktische Source-Drain 40 wächst nur in dem Graben 24, da alle anderen Materialien maskiert oder bedeckt sind. Das Source-Drain 40 wird erhöht und wächst weiter, bis die Facetten aufeinander treffen. In manchen Ausführungsformen kann danach eine Source-Drain-Implantation verwendet werden.
  • Wie in 6 gezeigt ist, kann die Struktur von 3, nachdem die Maskierung der NMOS-Seite entfernt wurde, mit einer Isolierschicht 112, wie einem Material mit niedriger relativer Dielektrizitätskonstante wie Oxid, und einer Nitrid-Ätzstoppschicht (NÄSL) 120 bedeckt werden.
  • Die Schicht 112 kann mit Phosphor, Bor oder anderen Materialien dotiert sein und kann mittels Abscheidung mit Plasma hoher Dichte ausgebildet werden. Die Schicht 112 kann dann auf die Oberfläche des Gatematerials 104 hinunter planarisiert werden, wodurch die Hartmaske 130 und die NÄSL 120 entfernt werden, wie in 7 gezeigt. Die Schicht 120 kann aus Nitrid sein. Es hilft der NMOS-Seite, als eine Ätzstopp- und eine Zugschicht zu fungieren, kann jedoch die PMOS-Seite 10a durch Erzeugen eines Strains verschlechtert werden. Somit kann das Entfernen der NÄSL 120 auf der PMOS-Seite 10a die Leistung verbessern.
  • Wie in 8 gezeigt ist, kann das Gatematerial 104 entfernt werden, um einen Graben 113 über dem verbleibenden Gateoxid 105 auszubilden. Eine Entfernung des Gatematerials 104 kann beispielsweise mittels einer beliebigen einer Vielfalt von Techniken vorgenommen werden, einschließlich selektiven Ätzens des Gatematerials 104 bezüglich des Gatematerials des NMOS-Transistors oder Abschirmen des NMOS-Transistors während des in 8 gezeigten Verfahrens.
  • Das Gatematerial 104 wird entfernt, um den Graben 113 zu erzeugen, der zwischen den Seitenwandspacern 108, 109 angeordnet ist – wodurch die in 8 gezeigte Struktur produziert wird. In einer Ausführungsform kann ein Nassätzverfahren, das für das Material 104 gegenüber dem entsprechenden Material des NMOS-Transistors (nicht gezeigt) selektiv ist, angewendet werden, um das Material 104 zu entfernen, ohne wesentliche Teile des NMOS-Materials zu entfernen.
  • Die Schicht 104 kann in manchen Ausfünhrungsformen selektiv entfernt werden. In einer Ausführungsform wird die Schicht 104 für eine ausreichende Zeitspanne bei einer ausreichenden Temperatur (z. B. zwischen etwa 60 °C und etwa 90 °C) einer Lösung, die zwischen etwa 20 und etwa 30 Volumenprozent Tetramethylammoniumhydroxid (TMAH) in entionisiertem Wasser umfasst, ausgesetzt, während Schallenergie angewendet wird, um die gesamte Schicht 106 zu entfernen, ohne wesentliche Teile jeglicher NMOS-Transistorstruktur (nicht gezeigt) zu entfernen.
  • Alternativ kann ein Trockenätzverfahren angewendet werden, um die Schicht 104 selektiv zu entfernen. Wenn die Gateschicht 104 p-Typ-dotiert (z. B. mit Bor) ist, kann ein solches Trockenätzverfahren das Aussetzen der Opfer-Gate-Elektrodenschicht 104 einem Plasma, das von Schwefelhexafluorid („SF6"), Wasserstoffbromid („HBr"), Wasserstoffiodid („HI"), Chlor, Argon und/oder Helium abgeleitet ist, umfassen. Ein solches selektives Trockenätzverfahren kann in einem Parallelplattenreaktor oder in einer Elektronenzyklotronresonanz-Ätzvorrichtung stattfinden.
  • Nach Entfernen des Materials 104 wird die Dielektrikumsschicht 105 entfernt. Wenn die Dielektrikumsschicht 105 Siliziumdioxid umfasst, kann sie unter Anwendung eines Ätzverfahrens entfernt werden, das für Siliziumdioxid selektiv ist, um die Struktur von 9 zu erzeugen. Solche Ätzverfahren beinhalten Folgendes: Aussetzen der Schicht 105 einer Lösung, die etwa 1 Prozent Flusssäure (HF) in entionisiertem Wasser enthält, oder Anwenden eines Trockenätzverfahrens, das ein auf Fluorkohlenstoff basierendes Plasma einsetzt. Die Schicht 105 kann eine begrenzte Zeitspanne lang der Lösung ausgesetzt werden, da das Ätzverfahren zum Entfernen der Schicht 105 auch einen Teil der Dielektrikumsschicht 112 entfernen kann. Mit Blick darauf kann, wenn eine auf 1 Prozent HF basierende Lösung zum Entfernen der Schicht 105 verwendet wird, die Vorrichtung dieser Lösung weniger als etwa 60 Sekunden, beispielsweise etwa 30 Sekunden oder weniger, ausgesetzt werden. Es kann möglich sein, die Schicht 105 zu entfernen, ohne eine wesentliche Menge der Dielektrikumsschicht 112 zu entfernen, wenn die Schicht 105 bei anfänglicher Abscheidung weniger als etwa 30 Ångström dick ist.
  • Als Nächstes kann ein neues Gatedielektrikum 114 abgeschieden und planarisiert werden, so dass es eine U-Form aufweist und die Öffnung 113 auskleidet, wie in 10 gezeigt. Obwohl die Gatedielektrikumsschicht 114 ein beliebiges Material umfassen kann, das als ein Gatedielektrikum für einen PMOS-Transistor dienen kann, der eine Metall-Gate-Elektrode enthält, kann die Gatedielektrikumsschicht 114 ein Metalloxid-Dielektrikumsmaterial mit hoher Dielektrizitätskonstante (k) umfassen, das eine Dielektrizitätskonstante aufweist, die größer als zehn ist. Zu einigen der Materialien, die zum Herstellen des Gatedielektrikums mit hoher k 114 verwendet werden können, zählen: Hafniumoxid, Hafniumsiliziumoxid, Lanthanoxid, Zirkonoxid, Zirkonsiliziumoxid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid und Bleizinkniobat. Zu besonders geeigneten Metalloxiden zählen Hafniumoxid, Zirkonoxid und Aluminiumoxid. Obwohl manche Beispiele von Metalloxiden, die zum Ausbilden der Gatedielektrikumsschicht mit hoher k 114 verwendet werden können, hier beschrieben werden, kann diese Schicht auch aus anderen Metalloxiden hergestellt werden.
  • Die Gatedielektrikumsschicht mit hoher k 114 kann unter Anwendung eines herkömmlichen Abscheidungsverfahrens, z. B. eines herkömmlichen „CVD"- (CVD = chemical vapor deposition, chemische Abscheidung aus der Gasphase), Niederdruck-CVD-Verfahrens oder „PVD"-Verfahrens (PVD = physical vapor deposition, physikalische Abscheidung aus der Gasphase) auf dem Substrat 100 ausgebildet werden. Vorzugsweise wird ein herkömmliches Atomschicht-CVD-Verfahren angewendet. In einem solchen Verfahren können ein Metalloxidvorläufer (z. B. ein Metallchlorid) und Dampf in gewählten Durchflussgeschwindigkeiten einem CVD-Reaktor zugeführt werden, der dann bei einer gewählten Temperatur und einem gewählten Druck betrieben wird, um eine atomar glatte Grenzfläche zwischen dem Substrat 100 und der Gatedielektrikumsschicht mit hohem k 114 zu erzeugen. Der CVD-Reaktor sollte lang genug betrieben werden, um eine Schicht mit der gewünschten Dicke auszubilden. In den meisten Anwendungen kann die Gatedielektrikumsschicht mit hohem k 114 beispielsweise weniger als etwa 60 Ångström dick sein und in einer Ausführungsform zwischen etwa 5 Ångström und etwa 40 Ångström dick sein.
  • Wenn ein Atomschicht-CVD-Verfahren verwendet wird, um die Gatedielektrikumsschicht mit hohem k 114 auszubilden, wird diese Schicht sich auf den vertikalen Seiten des Grabens 113 ausbilden, zusätzlich zur Ausbildung auf dem Boden dieses Grabens. Wenn die Gatedielektrikumsschicht mit hohem k 114 ein Oxid umfasst, kann sie an zufälligen Oberflächenstellen Sauerstoffleerstellen und inakzeptable Verunreinigungsniveaus offenbaren, je nach dem Verfahren, das zum Herstellen dieser verwendet wurde. Es kann wünschenswert sein, Verunreinigungen aus der Schicht 114 zu entfernen und sie zu oxidieren, um eine Schicht mit einer nahezu idealisierten Metall: Sauerstoff-Stöchiometrie zu erzeugen, nachdem die Schicht 114 abgeschieden wurde.
  • Um Verunreinigungen aus dieser Schicht zu entfernen und den Sauerstoffgehalt dieser Schicht zu erhöhen, kann auf die Gatedielektrikumsschicht mit hohem k 114 eine Nasschemiebehandlung angewendet werden. Eine solche Nasschemiebehandlung kann das Aussetzen der Gatedielektrikumsschicht mit hohem k 114 einer Lösung, die Wasserstoffperoxid umfasst, bei einer ausreichenden Temperatur für eine ausreichende Zeitspanne, um Verunreinigungen aus der Gatedielektrikumsschicht mit hohem k 114 zu entfernen und den Sauerstoffgehalt der Gatedielektrikumsschicht mit hohem k 114 zu erhöhen, umfassen. Die adäquate Zeit und Temperatur, bei der die Gatedielektrikumsschicht mit hohem k 114 der Lösung ausgesetzt wird, kann von der gewünschten Dicke und anderen Eigenschaften für die Gatedielektrikumsschicht mit hohem k 114 abhängen.
  • Wenn die Gatedielektrikumsschicht mit hohem k 114 einer auf Wasserstoffperoxid basierenden Lösung ausgesetzt wird, kann eine wässrige Lösung, die zwischen etwa 2 Vol.-% und etwa 30 Vol.-% Wasserstoffperoxid enthält, verwendet werden. Dieser Aussetzungsschritt kann bei zwischen etwa 15 °C und etwa 40 °C für mindestens etwa eine Minute stattfinden. In einer besonders bevorzugten Ausführungsform wird die Gatedielektrikumsschicht mit hohem k 114 etwa 10 Minuten bei einer Temperatur von etwa 25 °C einer wässrigen Lösung, die etwa 6,7 Vol.-% H2O2 enthält, ausgesetzt. Während des Aussetzungsschritts kann es wünschenswert sein, Schallenergie mit einer Frequenz von zwischen etwa 10 KHz und etwa 2000 KHz anzuwenden, während bei zwischen etwa 1 und etwa 10 Watt/cm2 dissipiert wird. In einer Ausführungsform kann Schallenergie mit einer Frequenz von etwa 1000 KHz angewendet werden, während bei etwa 5 Watt/cm2 dissipiert wird.
  • Ein Gatemetall 115 kann in dem Graben 113 abgeschieden werden, das das Isoliermaterial 112 überlappt, wie in 11 gezeigt. Das Gatemetall kann planarisiert werden, um eine in 12 gezeigte Metall-Gate-Elektrode 115 auszubilden.
  • Die p-Typ-Metallschicht 115 kann den Graben 113 zum Erzeugen füllen. Die p-Typ-Metallschicht 115 kann ein beliebiges leitfähiges p-Typ-Material umfassen, aus dem eine Metall-PMOS-Gate-Elektrode abgeleitet werden kann und die den Kanal dazu unter Strain setzt. Die p-Typ-Metallschicht kann eine Schicht mit einem höheren Wärmeausdehnungskoeffizienten als dem des Substrats 100 sein, bei dem es sich um Silizium handeln kann. Zu Beispielen geeigneter Metalle zählen Borcarbid, Wolfram, Molybdän, Rhodium, Vanadium, Platin, Ruthenium, Beryllium, Palladium, Kobalt, Titan, Nickel, Kupfer, Zinn, Aluminium, Blei, Zink, Legierungen und Silicide dieser Materialien. In einer Ausführungsform ist die Verwendung eines Materials mit einem Wärmeausdehnungskoeffizienten, der höher als der von Wolfram (0,4 × 10–5 Zoll/°C) ist, von Vorteil. Eine verhältnismäßig hohe Abscheidungstemperatur, wie 400 °C, kann in manchen Ausführungsformen verwendet werden, wodurch in dem Kanal Druckspannung erzeugt und die Mobilität verbessert wird. Die p-Typ-Metallschicht 115 weist vorzugsweise Wärmebeständigkeitseigenschaften auf, die sie dafür geeignet machen, eine Metall-PMOS-Gate-Elektrode für eine Halbleitervorrichtung herzustellen.
  • Zu Materialien, die zum Ausbilden der p-Typ-Metallschicht 115 verwendet werden können, zählen: Ruthenium, Palladium, Platin, Kobalt, Nickel und leitfähige Metalloxide, z. B. Rutheniumoxid. Das Metall der Schicht 115 kann mit der Metallkomponente der Metalloxid-Dielektrikumsschicht 105 identisch oder von dieser verschieden sein. Die p-Typ-Metallschicht 115 kann unter Anwendung wohl bekannter PVD- oder CVD-Verfahren, z. B. herkömmliche Aufsputter- oder Atomschicht-CVD-Verfahren, auf der Gatedielektrikumsschicht 105 ausgebildet werden. Die p-Typ-Metallschicht 115 wird entfernt, außer dort, wo sie den Graben 113 füllt. Die Schicht 115 kann von anderen Teilen der Vorrichtung mittels eines Nass- oder Trockenätzverfahrens oder eines adäquaten CMP-Vorgangs entfernt werden, wobei das Dielektrikum 112 als ein Ätz- oder Polierstopp dient.
  • Die p-Typ-Metallschicht 115 kann eine Schwellenspannungsverschiebung aufgrund des erhöhten Silzium-Germanium-Source-Drains 40 ausgleichen. Die Austrittsarbeit der Metallschicht 115 kann derart eingestellt oder gewählt werden, dass sie die Schwellenspannungsverschiebung ausgleicht, die notwendigerweise aus der Verwendung des erhöhten Source-Drains 40 resultiert. Im Allgemeinen bewirkt das erhöhte Source-Drain 40, dass die Valenz ansteigt und die Schwellenspannung sinkt. Folglich kann erwünscht sein, ein Mittel-Gap-Metall als die Schicht 115 zu verwenden, deren Austrittsarbeit die Schwellenspannungsverschiebung ausgleichen kann.
  • Die p-Typ-Metallschicht 115 kann als eine Metall-PMOS-Gate-Elektrode mit einer Austrittsarbeit, die zwischen etwa 4,9 eV und etwa 5,2 eV liegt, dienen und die beispielsweise zwischen etwa 10 Ångström und etwa 2000 Ångström dick sein kann und in einer Ausführungsform zwischen etwa 500 Ångström und etwa 1600 Ångström dick ist.
  • Die in 13 gezeigte Struktur kann dann vervollständigt werden, indem Silicidkontakte 46 und die Nitrid-Ätzstoppschicht 42 ausgebildet werden. Die Nitrid-Ätzstoppschicht 42 kann vorgesehen werden, nachdem die Kontakte 46 ausgebildet wurden.
  • In manchen Ausführungsformen der vorliegenden Erfindung setzen die erhöhten epitaktischen Silizium-Germanium-Source-Drains 40 den PMOS-Kanal unter Druckspannung, um die Mobilität zu verbessern und den externen Widerstand zu reduzieren. Dies kann in manchen Ausführungsformen mittels In-situ-Bordotierung der Source-Drain-Bereiche 40 erzielt werden, wodurch die Schottky-Energiebarriere für Lochinjektion gesenkt wird, wodurch der Kontaktwiderstand verbessert wird.
  • Das Ersatz-Metall-Gate-Verfahren kann die Polysiliziumverarmung verringern, während die Zugspannung in der PMOS-Vorrichtung während des Polysilizium öffnenden Schleifens (7) und/oder des Ätzens der Nitrid-Ätzstoppschicht 42, das beim Ausbilden der Kontakte eingesetzt wird, synergistisch abgebaut wird. Die PMOS-Vorrichtung kann von dem Verringern der Zugspannung, die die Lochmobilität verschlechtert, profitieren.
  • Die Ersatz-Metall-Gate-Elektrode 115 kann mit oder ohne Verwendung von Dielektriken mit hoher relativer Dielektrizitätskonstante (mehr als 10) oder des Gatedielektrikums 114 auf den PMOS-Transistor abgestimmt werden, um die Polysiliziumverarmung zu eliminieren und den Gate-Streuverlust zu verringern. Ein Schleifen und/oder Entfernen der unter Zugspannung stehenden NÄSL 120 über der PMOS-Vorrichtung 10a während des Ersatz-Metall-Gate-Flusses kann die PMOS-Mobilität verbessern.
  • Die Herstellung des NMOS-Transistors 10b, der in 14 gezeigt ist, läuft gemäß einer herkömmlichen Technologie ab.
  • Zum Beispiel kann der NMOS-Transistor 10b eine abgestufte Sperrschichtfläche aufweisen, die ein flaches Spitzen-Source-Drain 39 und ein tiefes Source-Drain 22 enthält, die mittels Innenimplantation hergestellt worden sein können. In manchen Ausführungsformen kann Strain eingeführt werden oder auch nicht. In manchen Ausführungsformen ist das Gate 37 ein Ersatz-Metall-Gate und in anderen Ausführungsformen kann ein herkömmliches Polysilizium-Gate eingesetzt werden. Das Gate 37 kann von dem Silicidkontakt 38 bedeckt sein. Die NÄSL 120 kann auf der NMOS-Seite 10b beibehalten werden.
  • Während die vorliegende Erfindung im Hinblick auf eine begrenzte Anzahl von Ausführungsformen beschrieben wurde, werden Fachleute sich zahlreicher Abänderungen und Variationen dieser bewusst sein. Es ist beabsichtigt, dass die beigefügten Ansprüche alle derartigen Abänderungen und Variationen abdecken, so wie sie in den rechtmäßigen Sinn und Schutzumfang dieser vorliegenden Erfindung fallen.
  • ZUSAMMENFASSUNG
  • Ein integrierter Komplementär-Metalloxid-Halbleiter-Schaltkreis kann mit einem PMOS-Bauelement, das unter Verwendung eines Ersatz-Metall-Gate und eines erhöhten Source-Drains ausgebildet wurde, ausgebildet werden. Das erhöhte Source-Drain kann aus epitaktisch abgeschiedenem Silizium-Germanium-Material, das p-Typ-dotiert ist, ausgebildet werden. Das Ersatz-Metall-Gate-Verfahren resultiert in einer Metall-Gate-Elektrode und kann das Entfernen einer Nitrid-Ätzstoppschicht einschließen.

Claims (20)

  1. Verfahren, das Folgendes umfasst: Ausbilden eines Ersatz-Metall-Gates und Ausbilden eines erhöhten p-Typ-Source-Drains.
  2. Verfahren nach Anspruch 1, das das Ausbilden eines Gatedielektrikums mit einer Dielektrizitätskonstante von mehr als 10 beinhaltet.
  3. Verfahren nach Anspruch 1, das das Ausbilden einer Dummy-Polysilizium-Gate-Elektrode, das selektive Entfernen der Dummy-Polysilizium-Gate-Elektrode und das Ersetzen der Dummy-Polysilizium-Gate-Elektrode durch eine Metall-Gate-Elektrode umfaßt.
  4. Verfahren nach Anspruch 1, das das Ausbilden einer Nitrid-Ätzstoppschicht über der Dummy-Polysilizium-Gate-Elektrode umfaßt.
  5. Verfahren nach Anspruch 4, das das Entfernen der Nitrid-Ätzstoppschicht über der PMOS-Seite einer Komplementärstruktur umfaßt.
  6. Verfahren nach Anspruch 5, das das Ausbilden eines U-förmigen Gatedielektrikums umfaßt.
  7. Halbleiterstruktur, die Folgendes umfasst: ein Substrat mit einem erhöhten p-Typ-Source-Drain und eine Metall-Gate-Elektrode.
  8. Struktur nach Anspruch 7, wobei das erhöhte Source-Drain aus Silizium und Germanium ausgebildet ist.
  9. Struktur nach Anspruch 7, die eine U-förmige Gate-Elektrode umfaßt.
  10. Struktur nach Anspruch 7, die eine Gate-Elektrode mit einer relativen Dielektrizitätskonstante von mehr als 10 umfaßt.
  11. Verfahren, das Folgendes umfasst: Ausbilden einer Dummy-Gate-Elektrode; Bedecken der Dummy-Gate-Elektrode mit einer Nitrid-Ätzstoppschicht; Entfernen der Nitrid-Ätzstoppschicht; Entfernen der Dummy-Elektrode und Ersetzen der Dummy-Elektrode durch eine Metall-Gate-Elektrode und Ausbilden eines epitaktischen p-Typ-Source-Drains.
  12. Verfahren nach Anspruch 11, das das Ausbilden eines erhöhten Source-Drains beinhaltet.
  13. Verfahren nach Anspruch 11, das das Ausbilden eines Gatedielektrikums mit einer Dielektrizitätskonstante von mehr als 10 beinhaltet.
  14. Verfahren nach Anspruch 11, das ein U-förmiges Gatedielektrikum beinhaltet.
  15. Verfahren nach Anspruch 11, das das Ausbilden des erhöhten Source-Drains aus p-Typdotiertem Silizium-Germanium beinhaltet.
  16. Verfahren nach Anspruch 11, das das Ausbilden der Nitrid-Ätzstoppschicht über einer Hartmaske beinhaltet.
  17. Verfahren nach Anspruch 11, das das Ausbilden der Dummy-Gate-Elektrode aus Polysilizium beinhaltet.
  18. Verfahren nach Anspruch 11, das das Ausbilden eines integrierten Komplementär-Metalloxid-Halbleiter-Schaltkreises beinhaltet.
  19. Verfahren nach Anspruch 11, das das Ätzen in ein Halbleitersubstrat unter Verwendung der Metall-Gate-Elektrode als einer Maske und das Abscheiden eines epitaktischen bordotierten Silizium-Germanium-Materials zum Ausbilden des p-Typ-Source-Drains beinhaltet.
  20. Verfahren nach Anspruch 11, das das Entfernen von nur einer Nitrid-Ätzstoppschicht von einer PMOS-Struktur, während die Nitrid-Ätzstoppschicht auf einer NMOS-Struktur belassen wird, beinhaltet.
DE112006001705T 2005-06-21 2006-06-21 Verfahren zur Herstellung eines Integrierten Komplementär-Metalloxid-Halbleiter-Schaltkreises unter Verwendung eines erhöhten Source-Drains und eines Ersatz-Metall-Gates Active DE112006001705B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/159,430 US7569443B2 (en) 2005-06-21 2005-06-21 Complementary metal oxide semiconductor integrated circuit using raised source drain and replacement metal gate
US11/159,430 2005-06-21
PCT/US2006/024517 WO2007002427A1 (en) 2005-06-21 2006-06-21 Complementary metal oxide semiconductor integrated circuit using raised source drain and replacement metal gate

Publications (2)

Publication Number Publication Date
DE112006001705T5 true DE112006001705T5 (de) 2008-05-08
DE112006001705B4 DE112006001705B4 (de) 2009-07-02

Family

ID=37177886

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112006001705T Active DE112006001705B4 (de) 2005-06-21 2006-06-21 Verfahren zur Herstellung eines Integrierten Komplementär-Metalloxid-Halbleiter-Schaltkreises unter Verwendung eines erhöhten Source-Drains und eines Ersatz-Metall-Gates

Country Status (4)

Country Link
US (2) US7569443B2 (de)
CN (1) CN101203947B (de)
DE (1) DE112006001705B4 (de)
WO (1) WO2007002427A1 (de)

Families Citing this family (155)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7902008B2 (en) * 2005-08-03 2011-03-08 Globalfoundries Inc. Methods for fabricating a stressed MOS device
US8101485B2 (en) * 2005-12-16 2012-01-24 Intel Corporation Replacement gates to enhance transistor strain
US7439120B2 (en) * 2006-08-11 2008-10-21 Advanced Micro Devices, Inc. Method for fabricating stress enhanced MOS circuits
US7416931B2 (en) * 2006-08-22 2008-08-26 Advanced Micro Devices, Inc. Methods for fabricating a stress enhanced MOS circuit
US20080050879A1 (en) * 2006-08-23 2008-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming metal-containing gate structures
US7442601B2 (en) * 2006-09-18 2008-10-28 Advanced Micro Devices, Inc. Stress enhanced CMOS circuits and methods for their fabrication
US8304342B2 (en) * 2006-10-31 2012-11-06 Texas Instruments Incorporated Sacrificial CMP etch stop layer
US20080124874A1 (en) * 2006-11-03 2008-05-29 Samsung Electronics Co., Ltd. Methods of Forming Field Effect Transistors Having Silicon-Germanium Source and Drain Regions
JP5380827B2 (ja) 2006-12-11 2014-01-08 ソニー株式会社 半導体装置の製造方法
KR100825809B1 (ko) * 2007-02-27 2008-04-29 삼성전자주식회사 스트레인층을 갖는 반도체 소자의 구조 및 그 제조 방법
US7642603B2 (en) * 2007-06-29 2010-01-05 Intel Corporation Semiconductor device with reduced fringe capacitance
JP5165954B2 (ja) * 2007-07-27 2013-03-21 セイコーインスツル株式会社 半導体装置
DE102007041207B4 (de) * 2007-08-31 2015-05-21 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung
DE102007046849B4 (de) * 2007-09-29 2014-11-06 Advanced Micro Devices, Inc. Verfahren zur Herstellung von Gateelektrodenstrukturen mit großem ε nach der Transistorherstellung
US7955909B2 (en) * 2008-03-28 2011-06-07 International Business Machines Corporation Strained ultra-thin SOI transistor formed by replacement gate
US7838366B2 (en) * 2008-04-11 2010-11-23 United Microelectronics Corp. Method for fabricating a metal gate structure
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US8008145B2 (en) 2008-09-10 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. High-K metal gate structure fabrication method including hard mask
US7994014B2 (en) * 2008-10-10 2011-08-09 Advanced Micro Devices, Inc. Semiconductor devices having faceted silicide contacts, and related fabrication methods
US7768074B2 (en) * 2008-12-31 2010-08-03 Intel Corporation Dual salicide integration for salicide through trench contacts and structures formed thereby
US7985690B2 (en) * 2009-06-04 2011-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for a gate last process
JP5668277B2 (ja) * 2009-06-12 2015-02-12 ソニー株式会社 半導体装置
DE102009039521B4 (de) * 2009-08-31 2018-02-15 Globalfoundries Dresden Module One Llc & Co. Kg Verbesserte Füllbedingungen in einem Austauschgateverfahren unter Anwendung einer zugverspannten Deckschicht
US20110140229A1 (en) * 2009-12-16 2011-06-16 Willy Rachmady Techniques for forming shallow trench isolation
US8283653B2 (en) 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
US8211772B2 (en) 2009-12-23 2012-07-03 Intel Corporation Two-dimensional condensation for uniaxially strained semiconductor fins
US8368052B2 (en) 2009-12-23 2013-02-05 Intel Corporation Techniques for forming contacts to quantum well transistors
US20110149667A1 (en) * 2009-12-23 2011-06-23 Fatih Hamzaoglu Reduced area memory array by using sense amplifier as write driver
DE102009055392B4 (de) * 2009-12-30 2014-05-22 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement und Verfahren zur Herstellung des Halbleiterbauelements
TWI487070B (zh) * 2010-07-05 2015-06-01 United Microelectronics Corp 互補式金氧半導體元件的製造方法
CN102376769B (zh) * 2010-08-18 2013-06-26 中国科学院微电子研究所 超薄体晶体管及其制作方法
KR20120019214A (ko) * 2010-08-25 2012-03-06 삼성전자주식회사 반도체 집적 회로 장치
US8558279B2 (en) 2010-09-23 2013-10-15 Intel Corporation Non-planar device having uniaxially strained semiconductor body and method of making same
CN102420139B (zh) * 2010-09-25 2014-04-02 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其制作方法
CN102479693B (zh) * 2010-11-30 2013-11-06 中芯国际集成电路制造(北京)有限公司 形成栅极的方法
US8629426B2 (en) * 2010-12-03 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain stressor having enhanced carrier mobility manufacturing same
US8647952B2 (en) * 2010-12-21 2014-02-11 Globalfoundries Inc. Encapsulation of closely spaced gate electrode structures
DE102011004322B4 (de) * 2011-02-17 2012-12-06 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Herstellung eines Halbleiterbauelements mit selbstjustierten Kontaktelementen und einer Austauschgateelektrodenstruktur
US8574990B2 (en) 2011-02-24 2013-11-05 United Microelectronics Corp. Method of manufacturing semiconductor device having metal gate
US8361854B2 (en) 2011-03-21 2013-01-29 United Microelectronics Corp. Fin field-effect transistor structure and manufacturing process thereof
US8519487B2 (en) 2011-03-21 2013-08-27 United Microelectronics Corp. Semiconductor device
US8802524B2 (en) 2011-03-22 2014-08-12 United Microelectronics Corp. Method of manufacturing semiconductor device having metal gates
US8614152B2 (en) 2011-05-25 2013-12-24 United Microelectronics Corp. Gate structure and a method for forming the same
US8772860B2 (en) 2011-05-26 2014-07-08 United Microelectronics Corp. FINFET transistor structure and method for making the same
US8432002B2 (en) * 2011-06-28 2013-04-30 International Business Machines Corporation Method and structure for low resistive source and drain regions in a replacement metal gate process flow
CN102856178B (zh) * 2011-06-29 2016-04-20 中芯国际集成电路制造(上海)有限公司 金属栅极和mos晶体管的形成方法
CN102856180B (zh) * 2011-06-30 2016-05-25 中国科学院微电子研究所 一种半导体器件的替代栅集成方法
US8383485B2 (en) * 2011-07-13 2013-02-26 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial process for forming semiconductor devices
US9184100B2 (en) 2011-08-10 2015-11-10 United Microelectronics Corp. Semiconductor device having strained fin structure and method of making the same
US9105660B2 (en) 2011-08-17 2015-08-11 United Microelectronics Corp. Fin-FET and method of forming the same
US8853013B2 (en) 2011-08-19 2014-10-07 United Microelectronics Corp. Method for fabricating field effect transistor with fin structure
US8674433B2 (en) 2011-08-24 2014-03-18 United Microelectronics Corp. Semiconductor process
US8691651B2 (en) 2011-08-25 2014-04-08 United Microelectronics Corp. Method of forming non-planar FET
US8441072B2 (en) 2011-09-02 2013-05-14 United Microelectronics Corp. Non-planar semiconductor structure and fabrication method thereof
CN103000522B (zh) * 2011-09-13 2015-04-01 中芯国际集成电路制造(上海)有限公司 Nmos晶体管的制造方法
US8426277B2 (en) 2011-09-23 2013-04-23 United Microelectronics Corp. Semiconductor process
US8497198B2 (en) 2011-09-23 2013-07-30 United Microelectronics Corp. Semiconductor process
US8877614B2 (en) * 2011-10-13 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer for semiconductor structure contact
DE112011105751B4 (de) 2011-10-18 2024-05-08 Intel Corporation Antifuse-Element unter Verwendung von nicht-planarer Topologie
US8722501B2 (en) 2011-10-18 2014-05-13 United Microelectronics Corp. Method for manufacturing multi-gate transistor device
US8575708B2 (en) 2011-10-26 2013-11-05 United Microelectronics Corp. Structure of field effect transistor with fin structure
US8871575B2 (en) 2011-10-31 2014-10-28 United Microelectronics Corp. Method of fabricating field effect transistor with fin structure
US8278184B1 (en) 2011-11-02 2012-10-02 United Microelectronics Corp. Fabrication method of a non-planar transistor
US8426283B1 (en) 2011-11-10 2013-04-23 United Microelectronics Corp. Method of fabricating a double-gate transistor and a tri-gate transistor on a common substrate
US8440511B1 (en) 2011-11-16 2013-05-14 United Microelectronics Corp. Method for manufacturing multi-gate transistor device
US8604548B2 (en) 2011-11-23 2013-12-10 United Microelectronics Corp. Semiconductor device having ESD device
CN103137488B (zh) * 2011-12-01 2015-09-30 中国科学院微电子研究所 半导体器件及其制造方法
US8803247B2 (en) 2011-12-15 2014-08-12 United Microelectronics Corporation Fin-type field effect transistor
CN103187285B (zh) * 2011-12-29 2015-06-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US8698199B2 (en) 2012-01-11 2014-04-15 United Microelectronics Corp. FinFET structure
US9698229B2 (en) 2012-01-17 2017-07-04 United Microelectronics Corp. Semiconductor structure and process thereof
US20130181265A1 (en) 2012-01-18 2013-07-18 Globalfoundries Inc. Methods of Forming a Gate Cap Layer Above a Replacement Gate Structure and a Semiconductor Device That Includes Such a Gate Structure and Cap Layer
US8946031B2 (en) 2012-01-18 2015-02-03 United Microelectronics Corp. Method for fabricating MOS device
US8664060B2 (en) 2012-02-07 2014-03-04 United Microelectronics Corp. Semiconductor structure and method of fabricating the same
US8822284B2 (en) 2012-02-09 2014-09-02 United Microelectronics Corp. Method for fabricating FinFETs and semiconductor structure fabricated using the method
US9159809B2 (en) 2012-02-29 2015-10-13 United Microelectronics Corp. Multi-gate transistor device
US9006107B2 (en) 2012-03-11 2015-04-14 United Microelectronics Corp. Patterned structure of semiconductor device and fabricating method thereof
US9159626B2 (en) 2012-03-13 2015-10-13 United Microelectronics Corp. FinFET and fabricating method thereof
US8946078B2 (en) 2012-03-22 2015-02-03 United Microelectronics Corp. Method of forming trench in semiconductor substrate
US9559189B2 (en) 2012-04-16 2017-01-31 United Microelectronics Corp. Non-planar FET
US9142649B2 (en) 2012-04-23 2015-09-22 United Microelectronics Corp. Semiconductor structure with metal gate and method of fabricating the same
US8766319B2 (en) 2012-04-26 2014-07-01 United Microelectronics Corp. Semiconductor device with ultra thin silicide layer
US8709910B2 (en) 2012-04-30 2014-04-29 United Microelectronics Corp. Semiconductor process
US8691652B2 (en) 2012-05-03 2014-04-08 United Microelectronics Corp. Semiconductor process
US8877623B2 (en) * 2012-05-14 2014-11-04 United Microelectronics Corp. Method of forming semiconductor device
US8470714B1 (en) 2012-05-22 2013-06-25 United Microelectronics Corp. Method of forming fin structures in integrated circuits
US9012975B2 (en) 2012-06-14 2015-04-21 United Microelectronics Corp. Field effect transistor and manufacturing method thereof
US8796695B2 (en) 2012-06-22 2014-08-05 United Microelectronics Corp. Multi-gate field-effect transistor and process thereof
US8969163B2 (en) * 2012-07-24 2015-03-03 International Business Machines Corporation Forming facet-less epitaxy with self-aligned isolation
US8872280B2 (en) 2012-07-31 2014-10-28 United Microelectronics Corp. Non-planar FET and manufacturing method thereof
JP2014038738A (ja) * 2012-08-13 2014-02-27 Sumitomo Heavy Ind Ltd サイクロトロン
US9281359B2 (en) * 2012-08-20 2016-03-08 Infineon Technologies Ag Semiconductor device comprising contact trenches
US8962407B2 (en) * 2012-08-28 2015-02-24 Globalfoundries Inc. Method and device to achieve self-stop and precise gate height
US9318567B2 (en) 2012-09-05 2016-04-19 United Microelectronics Corp. Fabrication method for semiconductor devices
US9159831B2 (en) 2012-10-29 2015-10-13 United Microelectronics Corp. Multigate field effect transistor and process thereof
US8835237B2 (en) 2012-11-07 2014-09-16 International Business Machines Corporation Robust replacement gate integration
CN103811339B (zh) 2012-11-09 2016-12-21 中国科学院微电子研究所 半导体器件及其制造方法
US9029208B2 (en) 2012-11-30 2015-05-12 International Business Machines Corporation Semiconductor device with replacement metal gate and method for selective deposition of material for replacement metal gate
US8877604B2 (en) * 2012-12-17 2014-11-04 International Business Machines Corporation Device structure with increased contact area and reduced gate capacitance
CN103915385B (zh) 2013-01-08 2016-12-28 中芯国际集成电路制造(上海)有限公司 Cmos晶体管及其形成方法、鳍式场效应晶体管及其形成方法
US9536792B2 (en) 2013-01-10 2017-01-03 United Microelectronics Corp. Complementary metal oxide semiconductor field effect transistor, metal oxide semiconductor field effect transistor and manufacturing method thereof
US9076870B2 (en) 2013-02-21 2015-07-07 United Microelectronics Corp. Method for forming fin-shaped structure
US8841197B1 (en) 2013-03-06 2014-09-23 United Microelectronics Corp. Method for forming fin-shaped structures
US9059217B2 (en) 2013-03-28 2015-06-16 International Business Machines Corporation FET semiconductor device with low resistance and enhanced metal fill
US9196500B2 (en) 2013-04-09 2015-11-24 United Microelectronics Corp. Method for manufacturing semiconductor structures
US9711368B2 (en) 2013-04-15 2017-07-18 United Microelectronics Corp. Sidewall image transfer process
US8853015B1 (en) 2013-04-16 2014-10-07 United Microelectronics Corp. Method of forming a FinFET structure
US8709901B1 (en) 2013-04-17 2014-04-29 United Microelectronics Corp. Method of forming an isolation structure
US9147747B2 (en) 2013-05-02 2015-09-29 United Microelectronics Corp. Semiconductor structure with hard mask disposed on the gate structure
US9000483B2 (en) 2013-05-16 2015-04-07 United Microelectronics Corp. Semiconductor device with fin structure and fabrication method thereof
US9263287B2 (en) 2013-05-27 2016-02-16 United Microelectronics Corp. Method of forming fin-shaped structure
US8802521B1 (en) 2013-06-04 2014-08-12 United Microelectronics Corp. Semiconductor fin-shaped structure and manufacturing process thereof
US9006804B2 (en) 2013-06-06 2015-04-14 United Microelectronics Corp. Semiconductor device and fabrication method thereof
US9070710B2 (en) 2013-06-07 2015-06-30 United Microelectronics Corp. Semiconductor process
US8993384B2 (en) 2013-06-09 2015-03-31 United Microelectronics Corp. Semiconductor device and fabrication method thereof
US9401429B2 (en) 2013-06-13 2016-07-26 United Microelectronics Corp. Semiconductor structure and process thereof
US9263282B2 (en) 2013-06-13 2016-02-16 United Microelectronics Corporation Method of fabricating semiconductor patterns
US9048246B2 (en) 2013-06-18 2015-06-02 United Microelectronics Corp. Die seal ring and method of forming the same
US9123810B2 (en) 2013-06-18 2015-09-01 United Microelectronics Corp. Semiconductor integrated device including FinFET device and protecting structure
US9190291B2 (en) 2013-07-03 2015-11-17 United Microelectronics Corp. Fin-shaped structure forming process
US9105685B2 (en) 2013-07-12 2015-08-11 United Microelectronics Corp. Method of forming shallow trench isolation structure
US9093565B2 (en) 2013-07-15 2015-07-28 United Microelectronics Corp. Fin diode structure
US9019672B2 (en) 2013-07-17 2015-04-28 United Microelectronics Corporation Chip with electrostatic discharge protection function
US8981487B2 (en) 2013-07-31 2015-03-17 United Microelectronics Corp. Fin-shaped field-effect transistor (FinFET)
US9006805B2 (en) 2013-08-07 2015-04-14 United Microelectronics Corp. Semiconductor device
US9105582B2 (en) 2013-08-15 2015-08-11 United Microelectronics Corporation Spatial semiconductor structure and method of fabricating the same
US9385048B2 (en) 2013-09-05 2016-07-05 United Microelectronics Corp. Method of forming Fin-FET
US9373719B2 (en) 2013-09-16 2016-06-21 United Microelectronics Corp. Semiconductor device
US9166024B2 (en) 2013-09-30 2015-10-20 United Microelectronics Corp. FinFET structure with cavities and semiconductor compound portions extending laterally over sidewall spacers
US9018066B2 (en) 2013-09-30 2015-04-28 United Microelectronics Corp. Method of fabricating semiconductor device structure
US9306032B2 (en) 2013-10-25 2016-04-05 United Microelectronics Corp. Method of forming self-aligned metal gate structure in a replacement gate process using tapered interlayer dielectric
US8980701B1 (en) 2013-11-05 2015-03-17 United Microelectronics Corp. Method of forming semiconductor device
US9299843B2 (en) 2013-11-13 2016-03-29 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
US8951884B1 (en) 2013-11-14 2015-02-10 United Microelectronics Corp. Method for forming a FinFET structure
US9397177B2 (en) 2013-11-25 2016-07-19 Globalfoundries Inc. Variable length multi-channel replacement metal gate including silicon hard mask
CN104752215B (zh) * 2013-12-30 2017-12-29 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN104752185B (zh) * 2013-12-31 2018-06-01 中芯国际集成电路制造(上海)有限公司 金属栅极的形成方法
US9224814B2 (en) 2014-01-16 2015-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Process design to improve transistor variations and performance
US9425099B2 (en) 2014-01-16 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial channel with a counter-halo implant to improve analog gain
US9419136B2 (en) * 2014-04-14 2016-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Dislocation stress memorization technique (DSMT) on epitaxial channel devices
US9812323B2 (en) * 2014-09-08 2017-11-07 Internaitonal Business Machines Corporation Low external resistance channels in III-V semiconductor devices
US9397003B1 (en) * 2015-05-27 2016-07-19 Globalfoundries Inc. Method for forming source/drain contacts during CMOS integration using confined epitaxial growth techniques
US9484255B1 (en) 2015-11-03 2016-11-01 International Business Machines Corporation Hybrid source and drain contact formation using metal liner and metal insulator semiconductor contacts
US9741577B2 (en) 2015-12-02 2017-08-22 International Business Machines Corporation Metal reflow for middle of line contacts
FR3048816B1 (fr) * 2016-03-09 2018-04-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un dispositif avec transistor nmos contraint en tension et transistor pmos contraint en compression uni-axiale
US9806170B1 (en) 2016-05-11 2017-10-31 Globalfoundries Inc. Differential SG/EG spacer integration with equivalent NFET/PFET spacer widths and dual raised source drain expitaxial silicon and triple-nitride spacer integration enabling high-voltage EG device on FDSOI
US10269714B2 (en) 2016-09-06 2019-04-23 International Business Machines Corporation Low resistance contacts including intermetallic alloy of nickel, platinum, titanium, aluminum and type IV semiconductor elements
US9960078B1 (en) 2017-03-23 2018-05-01 International Business Machines Corporation Reflow interconnect using Ru
KR102414182B1 (ko) * 2017-06-29 2022-06-28 삼성전자주식회사 반도체 소자
US10672649B2 (en) 2017-11-08 2020-06-02 International Business Machines Corporation Advanced BEOL interconnect architecture
US10541199B2 (en) 2017-11-29 2020-01-21 International Business Machines Corporation BEOL integration with advanced interconnects
US11948981B2 (en) * 2021-07-15 2024-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Seam-filling of metal gates with Si-containing layers

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376578A (en) * 1993-12-17 1994-12-27 International Business Machines Corporation Method of fabricating a semiconductor device with raised diffusions and isolation
US6638829B1 (en) * 1998-11-25 2003-10-28 Advanced Micro Devices, Inc. Semiconductor structure having a metal gate electrode and elevated salicided source/drain regions and a method for manufacture
US6737716B1 (en) * 1999-01-29 2004-05-18 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
KR100307636B1 (ko) * 1999-10-07 2001-11-02 윤종용 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터 및 그 제조방법
KR100333372B1 (ko) * 2000-06-21 2002-04-19 박종섭 금속 게이트 모스팻 소자의 제조방법
JP2002026310A (ja) * 2000-06-30 2002-01-25 Toshiba Corp 半導体装置及びその製造方法
US6787424B1 (en) * 2001-02-09 2004-09-07 Advanced Micro Devices, Inc. Fully depleted SOI transistor with elevated source and drain
US6770521B2 (en) * 2001-11-30 2004-08-03 Texas Instruments Incorporated Method of making multiple work function gates by implanting metals with metallic alloying additives
US6504214B1 (en) * 2002-01-11 2003-01-07 Advanced Micro Devices, Inc. MOSFET device having high-K dielectric layer
US6620664B2 (en) * 2002-02-07 2003-09-16 Sharp Laboratories Of America, Inc. Silicon-germanium MOSFET with deposited gate dielectric and metal gate electrode and method for making the same
JP3654285B2 (ja) * 2002-10-04 2005-06-02 セイコーエプソン株式会社 半導体装置の製造方法
US6908850B2 (en) * 2003-09-10 2005-06-21 International Business Machines Corporation Structure and method for silicided metal gate transistors
US6939751B2 (en) * 2003-10-22 2005-09-06 International Business Machines Corporation Method and manufacture of thin silicon on insulator (SOI) with recessed channel
KR100514166B1 (ko) * 2004-01-20 2005-09-13 삼성전자주식회사 상보형 반도체 소자 형성방법
US7413957B2 (en) * 2004-06-24 2008-08-19 Applied Materials, Inc. Methods for forming a transistor
US7479684B2 (en) * 2004-11-02 2009-01-20 International Business Machines Corporation Field effect transistor including damascene gate with an internal spacer structure

Also Published As

Publication number Publication date
WO2007002427A1 (en) 2007-01-04
US20060286729A1 (en) 2006-12-21
US20090261391A1 (en) 2009-10-22
US7569443B2 (en) 2009-08-04
US8148786B2 (en) 2012-04-03
DE112006001705B4 (de) 2009-07-02
CN101203947A (zh) 2008-06-18
CN101203947B (zh) 2010-10-06

Similar Documents

Publication Publication Date Title
DE112006001705B4 (de) Verfahren zur Herstellung eines Integrierten Komplementär-Metalloxid-Halbleiter-Schaltkreises unter Verwendung eines erhöhten Source-Drains und eines Ersatz-Metall-Gates
DE102017119616B4 (de) Abstandshalter für Nanodraht-basierte integrierte Schaltungsvorrichtung und Herstellungsverfahren
DE102009055392B4 (de) Halbleiterbauelement und Verfahren zur Herstellung des Halbleiterbauelements
DE102005020133B4 (de) Verfahren zur Herstellung eines Transistorelements mit Technik zur Herstellung einer Kontaktisolationsschicht mit verbesserter Spannungsübertragungseffizienz
DE102008046400B4 (de) Verfahren zur Herstellung eines CMOS-Bauelements mit MOS-Transistoren mit abgesenkten Drain- und Sourcebereichen und einem Si/Ge-Material in den Drain- und Sourcebereichen des PMOS-Transistors
DE112008000638B4 (de) Verfahren zur Herstellung einer Halbleitereinheit mit selbstausgerichteten epitaxialen Verlängerungen von Quellen und Senken
DE112005000729B4 (de) Transistor und Verfahren zum Bilden desselben
DE102006009225B4 (de) Herstellung von Silizidoberflächen für Silizium/Kohlenstoff-Source/Drain-Gebiete
DE112005002158B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung, die eine dielektrische Gateschicht mit hohem K und eine Gateelektrode aus Metall aufweist
DE102010063781B4 (de) Unterschiedliche Schwellwertspannungseinstellung in PMOS-Transistoren durch unterschiedliche Herstellung eines Kanalhalbleitermaterials
DE10255849B4 (de) Verbesserte Drain/Source-Erweiterungsstruktur eines Feldeffekttransistors mit dotierten Seitenwandabstandselementen mit hoher Permittivität und Verfahren zu deren Herstellung
DE112007003116B4 (de) Verfahren zur Herstellung eines verspannten Transistors und Transistor
DE10355575B4 (de) Verfahren zur Herstellung von Seitenwandabstandselementen für ein Schaltungselement durch Erhöhen einer Ätzselektivität
DE112005003119T5 (de) Verfahren zur Herstellung einer Halbleitereinrichtung mit einem Gate-Dielektrikum mit hohem k und einer Metall-Gateelektrode
DE102005009976A1 (de) Transistor mit Dotierstoff tragendem Metall im Source- und Drainbereich
DE102007052053B4 (de) Eine Zugverformungsquelle unter Anwendung von Silizium/Germanium-Material in global verformtem Silizium
DE102009021489A1 (de) Erhöhen der Abscheidegleichmäßigkeit für eine Halbleiterlegierung durch einen in-situ-Ätzprozess
DE102019112394A1 (de) Selektive Ätzung zum Verbessern der Schwellenspannungsverteilung
DE102010063907B4 (de) Verfahren mit Deckschichtentfernung von Gateelektrodenstrukturen nach selektivem Bilden eines verformungsinduzierenden Halbleitermaterials
DE102009055393A1 (de) Besserer Einschluss von empfindlichen Materialien einer Metallgateelektrodenstruktur mit großem ε
DE102008063402A1 (de) Verringerung der Schwellwertspannungsfluktuation in Transistoren mit einer Kanalhalbleiterlegierung durch Verringern der Abscheideungleichmäßigkeiten
DE102010028459B4 (de) Reduzierte STI-Topographie in Metallgatetransistoren mit großem ε durch Verwendung einer Maske nach Abscheidung einer Kanalhalbleiterlegierung
DE102012213825A1 (de) Verhinderung eines ILD-Verlustes in Austauschgatetechnologien durch Oberflächenbehandlung
DE102008044983B4 (de) Verfahren zum Herstellen eines strukturierten verformten Substrats, insbesondere zur Herstellung verformter Transistoren mit geringerer Dicke der aktiven Schicht
DE102008011813A1 (de) Halbleiterbauelement mit einem Metallgatestapel mit reduzierter Höhe und Verfahren zur Herstellung des Bauelements

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R081 Change of applicant/patentee

Owner name: GOOGLE LLC, MOUNTAIN VIEW, US

Free format text: FORMER OWNER: INTEL CORPORATION, SANTA CLARA, CALIF., US

R082 Change of representative

Representative=s name: BETTEN & RESCH PATENT- UND RECHTSANWAELTE PART, DE