DE112006000647T5 - Verfahren zum Bilden selbst-passivierender Interconnects und resultierender Vorrichtungen - Google Patents

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Abstract

Verfahren, welches umfaßt
Bilden einer Bond-Struktur auf einem ersten Substrat, wobei die Bond-Struktur des ersten Substrats ein leitendes Metall und ein Element umfaßt;
Bilden einer Bond-Struktur auf einem zweiten Substrat, wobei die Bond-Struktur des zweiten Substrats das leitende Metall und das Element umfaßt; und
Bonden der Bond-Struktur des ersten Substrats an die Bond-Struktur des zweiten Substrats, um einen Interconnect zwischen dem ersten und zweiten Substrat zu bilden, wobei das Element zu freien Oberflächen der Bond-Strukturen wandert, um eine Passivierungsschicht auf dem Interconnect zu bilden.

Description

  • Gebiet der Erfindung
  • Die offenbarten Ausführungsformen beziehen sich allgemein auf das Bilden von Interconnects für integrierte Schaltungsvorrichtungen und, spezieller, auf das Bilden selbstpassivierender Interconnect-Strukturen.
  • Hintergrund der Erfindung
  • Dreidimensionales Wafer-Bonden, oder Wafer-Stapeln (wafer stacking) ist das Aneinander-Bonden zweier oder mehrerer Halbleiter-Wafer, worauf integrierte Schaltungen gebildet worden sind. Der Wafer-Stapel (wafer stack), der gebildet wird, wird nachfolgend in separate Stapel-Chips (stacked die) vereinzelt, wobei jeder Stapel-Chip mehrere Schichten integrierter Schaltungen aufweist. Das Wafer-Stapeln kann eine Anzahl potentieller Vorteile bieten. Beispielsweise können integrierte Schaltungs-(IC-)Vorrichtungen, welche durch Wafer-Stapeln gebildet worden sind, eine verbesserte Leistung und Funktionalität bei gleichzeitig möglicherweise geringeren Kosten und verbesserten Formfaktoren bereitstellen. System-on-Chip (SOC) Architekturen, welche durch Wafer-Stapeln gebildet worden sind, können Konnektivität mit hoher Bandbreite zwischen Stapel-Chips mit ungleichen Technologien ermöglichen – beispielsweise Logik-Schaltungen und Direktzugriffsspeicher (DRAM) – welche ansonsten inkompatible Prozeßabläufe aufweisen. Ebenfalls können durch Verwenden dreidimensionalen Wafer-Bondens geringere Chipabmessungen erzielt werden, was Interconnect-Verzögerungen verringern kann. Für die Wafer-Stacking-Technologie gibt es viele potentielle Anwendungen, einschließlich Hochleistungsverarbeitungsvorrichtungen, Video- und Graphik-Prozessoren, Speicherchips mit hoher Dichte und hoher Bandbreite, die zuvor genannten SOC-Lösungen und anderer.
  • Ein Verfahren für dreidimensionales Wafer-Bonden ist metallisches Bonden. Beim metallischen Wafer-Bonden werden zwei Wafer durch Bonden von Metall-Bond-Strukturen, die auf einem der Wafer gebildet sind, mit entsprechenden Metall-Bond-Strukturen, welche auf dem anderen Wafer gebildet sind, aneinandergefügt. Beispielsweise können eine Anzahl an Kupfer-Bond-Pads auf einem ersten Wafer und eine entsprechende Anzahl an Kupfer-Bond-Pads auf einem zweiten Wafer gebildet werden. Der erste und zweite Wafer werden ausgerichtet und zusammengebracht, so daß jedes der Kupfer-Pads auf dem ersten Wafer mit einem entsprechenden Kupfer-Pad auf dem zweiten Wafer zusammenpaßt. Dann wird ein Bonding-Prozeß durchgeführt (beispielsweise durch Ausübung von Druck und/oder Anwendung erhöhter Temperatur), um die zusammenpassenden Bond-Flächen aneinander zu fügen, wodurch eine Anzahl an Interconnects zwischen dem ersten und zweiten Wafer, die nun einen Wafer-Stapel bilden, gebildet wird. Der erste und der zweite Wafer umfassen jeweils integrierte Schaltungen für mehrere Chips, und der Wafer-Stapel wird in eine Anzahl an Stapel-Chips aufgetrennt. Jeder Stapel-Chip umfaßt einen Chip (die) von dem ersten Wafer und einen weiteren Chip von dem zweiten Wafer, wobei diese Chips mechanisch und elektrisch durch einige der zuvor gebildeten Interconnects gekoppelt sind.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist ein schematisches Diagramm, welches eine Ausführungsform eines Verfahrens zum Bilden selbst-passivierender Interconnects darstellt.
  • 2A bis 2D sind schematische Diagramme, welche Ausführungsformen des Verfahrens nach 1 darstellen.
  • 3A bis 3C sind schematische Diagramme, welche verschiedene Ausführungsformen von Bond-Strukturen darstellen, die zum Bilden selbst-passivierender Interconnects verwendet werden können.
  • 4 ist ein schematisches Diagramm, welches eine Ausführungsform des Ausrichtens und Bondens zweier Bond-Strukturen, wie in 2C gezeigt, darstellt.
  • 5A ist ein schematisches Diagramm, welches eine Ausführungsform eines Wafer-Stapels darstellt, welcher selbst-passivierende Interconnects umfassen kann.
  • 5B ist ein schematisches Diagramm, welches eine Querschnittsansicht des Wafer-Stapels nach 5A entlang der Linie B-B aus 5A darstellt.
  • 6 ist ein schematisches Diagramm, welches eine Ausführungsform eines Computersystems darstellt, welches eine Komponente umfassen kann, die gemäß der offenbarten Ausführungsformen gebildet ist.
  • Detaillierte Beschreibung der Erfindung
  • In 1 ist eine Ausführungsform eines Verfahrens zum Bilden selbst-passivierender Interconnects dargestellt. Ausführungsformen des Verfahrens nach 1 sind ferner in den 2A bis 2D und den 3A bis 3C und der 4 dargestellt, und diese Figuren sollten jeweils, wie im nachfolgenden Text angesprochen, herangezogen werden.
  • Unter Bezugnahme auf Block 110 in 1 wird/werden eine oder mehrere Bond-Strukturen auf einem ersten Substrat gebildet, wobei jede dieser Bond-Strukturen wenigstens zum Teil ein erstes Metall und ein zweites Metall (oder anderes Element) umfaßt. Dies ist in 2A dargestellt, welche ein erstes Substrat 210 mit einer Oberfläche 211 zeigt, worauf eine Anzahl an Bond-Strukturen 213 gebildet worden sind. Jede der Bond-Strukturen 213 kann mit einem in dem Substrat 210 gebildeten Leiter elektrisch gekoppelt sein. In einer Ausführungsform umfaßt das Substrat 210 einen Halbleiter-Wafer, auf welchem integrierte Schaltungen für eine Anzahl an Chips gebildet worden sind. Eine Schicht aus dielektrischem Material 217 kann ebenfalls auf der Oberfläche 211 des ersten Substrats 210 angeordnet sein. Die dielektrische Schicht 217 kann jedes geeignete dielektrische Material umfassen, beispielsweise SiO2, Si3N4, Kohlenstoff-dotiertes Oxid (CDO), SiOF, oder ein aufgeschleudertes Material (beispielsweise ein aufgeschleudertes Glas oder Polymer). In einer Ausführungsform erstrecken sich die Bond-Strukturen 213 über eine äußere Oberfläche der dielektrischen Schicht 217 hinaus (wie es beispielsweise durch Polieren oder Zurückätzen der dielektrischen Schicht erzielt werden kann).
  • Wie zuvor angemerkt worden ist, umfassen die Bond-Strukturen 213 zumindest zum Teil eine Legierung aus einem ersten Metall und einem zweiten Metall (oder anderen Elements). Das erste Metall umfaßt ein elektrisch leitendes Metall, welches letztendlich Teil eines elektrisch leitenden Interconnects bilden wird. In einer Ausführungsform umfaßt das erste Metall Kupfer. Jedoch kann das erste Metall jedes geeignete elektrisch leitfähige Metall (beispielsweise Aluminium, Gold, Silber, etc.) oder jede leitfähige Metall-Legierung umfassen. Ebenso kann, wie vorstehend vorgeschlagen wurde, nur ein Teil jeder Bond-Struktur 213 eine Legierung aus dem ersten Metall und zweiten Metall umfassen, wohingegen andere Teile der Bond-Strukturen im wesentlichen das erste Metall umfassen können, wie es nachfolgend in größerem Detail bezüglich der 3A bis 3C erklärt werden wird.
  • Das zweite Metall oder Element umfaßt jedes Metall (oder andere Material) mit der Fähigkeit, eine Passivierungsschicht über dem zu bildenden Interconnect zu bilden. In einer Ausführungsform umfaßt das zweite Metall eine Substanz, die durch das erste Metall derart diffundieren kann, daß das zweite Metall zu freien Oberflächen der Interconnect-Struktur wandern kann, um die Passivierungsschicht zu bilden. Metalle, die als für das zweite Metall geeignet angesehen werden, umfassen, sind aber nicht beschränkt auf, Aluminium, Kobalt, Zinn, Magnesium und Titan. In einer Ausführungsform umfaßt das zweite Element ein Nicht-Metall. Gemäß einer Ausführungsform liegt die Menge des in der Legierung (aus dem ersten und zweiten Metall) vorhandenen zweiten Metalls (oder Elements) bei oder unterhalb der Löslichkeitsgrenze des zweiten Metalls in dem ersten Metall. In einer Ausführungsform liegt der Gehalt des zweiten Metalls an der Metall-Legierung zwischen 0,1 und 10 Atomprozent. Sollte beispielsweise das erste Metall Kupfer und das zweite Metall Aluminium umfassen, beträgt die Menge an Aluminium, die in der Cu(Al) Legierung vorhanden ist, bis zu etwa 3 Atomprozent.
  • Gemäß einer weiteren Ausführungsform ist der Diffusionsmechanismus, welcher die Migration des zweiten Metalls (oder Elements) innerhalb des ersten Metalls ermöglicht, langsam oder im wesentlichen nicht vorhanden, so daß das zweite Metall in der Gitterstruktur des ersten Metalls „gefangen" ist, was eine frühzeitige Bildung der Passivierungsschicht verhindern kann. Ein vorzeitiges Bilden der Passivierungsschicht (beispielsweise vor dem Bonden der Bond-Strukturen 213 mit den Bond-Strukturen eines zweiten Substrats, wie es nachfolgend beschrieben werden wird) kann möglicherweise metallisches Bonden verhindern. Bei erhöhten Temperaturen ist das zweite Metall (oder Element) jedoch in der Lage, durch das erste Metall zu diffundieren, so daß das zweite Metall an die freien Oberflächen der Interconnect-Struktur zum Bilden einer Passivierungsschicht segregieren kann. Die Tendenz einiger Metalle, wenn sie mit anderen Metallen legiert werden, zu freien Oberflächen zu wandern, ist ein wohlbekanntes Phänomen und wird nicht weiter diskutiert.
  • In einer weiteren Ausführungsform umfaßt die Bond-Struktur 213 das erste Metall und zwei oder mehr zusätzliche Metalle (oder andere Elemente). Jedes dieser zusätzlichen Metalle (oder Elemente) umfaßt eine Substanz, welche durch das erste Metall zum Bilden der Passivierungsschicht diffundieren kann. Somit kann die Passivierungsschicht eine Kombination der zwei (oder mehr) zusätzlichen Metalle oder Elemente umfassen.
  • In einer Ausführungsform wird die Passivierungsschicht in der Gegenwart einer Sauerstoffumfassenden Umgebung gebildet, und die Passivierungsschicht umfaßt ein Oxid des zweiten Metalls (beispielsweise Al2O3). Gemäß einer weiteren Ausführungsform wird die Passivierungsschicht in der Gegenwart einer Stickstoff-umfassenden Umgebung gebildet, und die Passivierungsschicht umfaßt ein Nitrid des zweiten Metalls (beispielsweise AlN). In einer noch weiteren Ausführungsform umfaßt die Passivierungsschicht im wesentlichen das zweite Metall (oder andere Material).
  • Unter Bezugnahme auf Block 120 in 1 wird/werden eine oder mehrere Bond-Strukturen auf einem zweiten Substrat gebildet, wobei jede dieser Bond-Strukturen das erste Metall umfaßt. Die Bond-Strukturen auf dem zweiten Substrat können optional das zweite Metall (oder andere Element oder Elemente) umfassen, so daß wenigstens ein Teil jeder Bond-Struktur eine Legierung des ersten und zweiten Metalls umfaßt. Dies ist in 2B dargestellt, welche ein zweites Substrat 220 mit einer Oberfläche 221 zeigt, worauf eine Anzahl an Bond-Strukturen 223 gebildet worden sind. Jede der Bond-Strukturen 223 kann mit einem in dem Substrat 220 gebildeten Leiter elektrisch gekoppelt sein. In einer Ausführungsform umfaßt das Substrat 220 einen weiteren Halbleiter-Wafer, auf dem integrierte Schaltungen für eine entsprechende Anzahl an Chips gebildet worden sind. Eine Schicht dielektrischen Materials 227 kann ebenfalls auf der Oberfläche 221 des zweiten Substrats 220 angeordnet sein. Die dielektrische Schicht 227 kann jedes geeignete dielektrische Material umfassen, wie etwa SiO2, Si3N4, CDO, SiOF, oder ein aufgeschleudertes Material (beispielsweise ein aufgeschleudertes (spun-on) Glas oder Polymer). In einer Ausführungsform erstrecken sich die Bond-Strukturen 223 über eine äußere Oberfläche der dielektrischen Schicht 227 hinaus (wie es beispielsweise durch Polieren oder Zurückätzen der dielektrischen Schicht erzielt werden kann).
  • Die Bond-Strukturen 223 auf dem zweiten Substrat 220 werden mit den Bond-Strukturen 213 auf dem ersten Substrat 210 ausgerichtet und aneinandergepaßt (mated), und ein Bonding- Prozeß wird zum Bilden von Interconnects zwischen dem ersten und zweiten Substrat durchgeführt. Jeder dieser Interconnects wird aus einer Bond-Struktur 213 auf dem ersten Substrat 210 und einer passenden Bond-Struktur 223 auf dem zweiten Substrat 220 gebildet werden, und eine Passivierungsschicht wird über jedem Interconnect aus dem zweiten Metall (oder Element oder Kombination weiterer Metalle und/oder Elemente) gebildet werden. Wie vorstehend angemerkt worden ist, können die Bond-Strukturen 223 auf dem zweiten Substrat im wesentlichen das erste Metall (ohne das zweite Metall) umfassen. Gemäß dieser Ausführungsform umfaßt nur eine der zueinander passenden Bond-Strukturen (beispielsweise Bond-Struktur 213 oder vielleicht Bond-Struktur 223) das zweite Metall, und die Passivierungsschicht wird aus dem in dieser einen Bond-Struktur vorhandenen zweiten Metall gebildet. Gemäß einer weiteren Ausführungsform umfassen jedoch die Bond-Strukturen 223 auf dem zweiten Substrat 220 wenigstens teilweise eine Legierung aus einem ersten Metall und einem zweiten Metall. Somit wird die Passivierungsschicht, die letztendlich auf jedem Interconnect erzeugt wird, aus dem zweiten Metall gebildet, welches in jeder der zueinander passenden Bond-Strukturen 213, 223 des ersten bzw. des zweiten Substrats 210, 220 vorhanden ist. Die Eigenschaften der ersten und zweiten Metalle (oder Elemente) wurden vorstehend beschrieben.
  • Die Bond-Strukturen 213, 223 auf den ersten und zweiten Substraten 210, 220 können jede geeignete Form aufweisen, solange eine Bond-Struktur 213 auf dem ersten Substrat 210 an eine Bond-Struktur 223 auf dem zweiten Substrat 220 angepaßt und gebondet werden kann, um einen sich zwischen diesen beiden Substraten erstreckenden Interconnect zu bilden. In einer Ausführungsform umfaßt jede der Bond-Strukturen 213, 223 ein kreisförmig oder rechteckig ausgebildetes Bond-Pad. Jedoch ist ersichtlich, daß die offenbarten Ausführungsformen nicht auf das Bilden solcher Bond-Pads beschränkt sind und ferner, daß die Bond-Strukturen 213, 223 jede geeignete Form (beispielsweise kugelförmige Höcker) umfassen können. In einer Ausführungsform weisen die Bond-Strukturen 213, 223 eine Dicke T (siehe 3A) von zwischen 0,1 μm und 10 μm auf. Die Bond-Strukturen 213, 223 können auch durch jeden geeigneten Prozeß oder geeignete Prozesse gebildet werden. Verschiedene Ausführungsformen der Bond-Strukturen 213, 223 werden nachfolgend in größerem Detail bezüglich der 3A bis 3C beschrieben werden.
  • Wieder zurückkehrend zu 1 und speziell Block 130, werden die Bond-Strukturen des ersten und zweiten Substrats derart ausgerichtet und zum Bonden in Kontakt gebracht, daß die Bond-Strukturen auf dem ersten Substrat mit den Bond-Strukturen auf dem zweiten Substrat zum Bilden von Interconnects zwischen dem ersten und zweiten Substrat gebondet werden können. Dies ist weiter in 2C dargestellt, worin die ersten und zweiten Substrate 210, 220 zum Bonden ausgerichtet und zusammengebracht worden sind. Jede der Bond-Strukturen 213 auf dem ersten Substrat 210 ist mit einer entsprechenden Bond-Struktur 223 auf dem zweiten Substrat 220 ausgerichtet und aneinandergepaßt worden.
  • Verschiedene Ausführungsformen der Bond-Strukturen 213, 223 sind in den 3A bis 3C nach dem Ausrichten und Kontaktieren dargestellt. Zunächst sind in 3A Ausführungsformen von Bond-Strukturen 213a, 223a gezeigt. Die gesamten Bond-Strukturen 213a, 223a (oder ein substantieller Teil dieser Strukturen) umfassen eine Legierung aus dem ersten und zweiten Metall (beispielsweise eine Legierung aus Kupfer und Aluminium). Die Bond-Strukturen 213a können dadurch gebildet werden, daß zunächst die Schicht aus dielektrischem Material 217 über dem Substrat 210 aufgebracht wird und dann Vias oder andere Öffnungen (wie etwa durch einen Masken- und Ätzprozeß) in der dielektrischen Schicht an Orten der Bond-Strukturen gebildet werden. Die Legierung aus dem ersten und zweiten Metall wird dann in die Vias abgeschieden (beispielsweise durch einen alles überdeckenden Depositionsschritt (blanket deposition step) gefolgt von einem Planarisierungsschritt, wie etwa einem chemisch-mechanischen Polieren), um die Bond-Strukturen 213a zu bilden. Die dielektrische Schicht 217 kann ebenfalls poliert oder zurückgeätzt werden, um den oberen Teil der Bond-Struktur, wie in 3A gezeigt ist, freizulegen. Die Bond-Strukturen 223a auf dem Substrat 220 können in ähnlicher Weise gebildet werden.
  • Bezugnehmend auf 3B sind weitere Ausführungsformen der Bond-Strukturen 213b und 223b dargestellt. Die Bond-Struktur 213b umfaßt einen oberen Abschnitt 301, welcher im wesentlichen das erste Metall (beispielsweise Kupfer) umfaßt, und einen unteren Abschnitt 303, welcher eine Legierung aus dem ersten und zweiten Metall (beispielsweise Kupfer und Aluminium) umfaßt. Gleichermaßen umfaßt die Bond-Struktur 223 einen oberen Abschnitt 302, welcher im wesentlichen das erste Metall umfaßt, und einen unteren Abschnitt 304, welcher die Legierung aus dem ersten und zweiten Metall umfaßt. Bond-Struktur 213b kann dadurch gebildet werden, daß zunächst die Schicht aus dielektrischem Material 217 über dem Substrat 210 abgeschieden und dann Vias oder andere Öffnungen (wie beispielsweise durch einen Masken- und Ätzprozeß) in die dielektrische Schicht 217 an Stellen der Bond-Strukturen gebildet werden. Eine Schicht der Legierung aus dem ersten und zweiten Metall wird dann in die Vias abgeschieden (beispielsweise durch selektive Deposition auf Leitern in dem Substrat 210, welche unter Stellen der Bond-Strukturen liegen), um den unteren Abschnitt 303 der Bond-Struktur zu bilden. Eine Schicht des ersten Metalls wird dann über der Legierungsschicht abgeschieden (wie beispielsweise durch selektive Deposition auf der Legierungsschicht, die zuvor in jedem Via abgeschieden worden ist, und möglicherweise einem nachfolgenden Planarisierungsschritt), um den oberen Abschnitt 301 der Bond-Strukturen 213a zu bilden. Die dielektrische Schicht 217 kann ebenfalls zum Freilegen des oberen Abschnitts der Bond-Struktur poliert oder zurückgeätzt werden, wie es in 3B gezeigt ist. Die Bond-Strukturen 223b auf dem Substrat 220 können in einer ähnlichen Weise gebildet werden.
  • Als nächstes bezugnehmend auf 3C sind zusätzliche Ausführungsformen von Bond-Strukturen 213c, 223c gezeigt. Die Bond-Struktur 213c umfaßt einen inneren Abschnitt 305, welcher im wesentlichen das erste Metall umfaßt (beispielsweise Kupfer). Der innere Abschnitt 305 der Bond-Struktur 213c wird von einem äußeren Abschnitt 307 umgeben, welcher eine Legierung aus dem ersten und zweiten Metall umfaßt (beispielsweise Kupfer und Aluminium). Gleichermaßen umfaßt die Bond-Struktur 223c einen inneren Abschnitt 306, welcher im wesentlichen das erste Metall umfaßt, wobei der innere Abschnitt 306 von einem äußeren Abschnitt 308 umgeben ist, welcher die Legierung aus dem ersten und zweiten Metall umfaßt. Die Bond-Struktur 213c kann dadurch gebildet werden, daß zunächst die Schicht aus dielektrischen Material 217 über dem Substrat 210 abgeschieden und dann Vias oder andere Öffnungen (wie beispielsweise durch einen Masken- und Ätzprozeß) in die dielektrische Schicht 217 an Stellen der Bond-Strukturen gebildet werden. Eine Keimschicht der Legierung aus dem ersten und zweiten Metall kann dann in die Vias, wie beispielsweise durch einen alles überdeckenden Depositionsprozeß (blanket deposition process), abgeschieden werden, um den äußeren Abschnitt 307 der Bond-Struktur zu bilden. Eine Schicht des ersten Metalls wird dann über der Legierungsschicht (wie beispielsweise durch einen nachfolgenden alles überdeckenden Depositionsschritt, dem ein Planarisierungsschritt folgen kann) abgeschieden, um den inneren Abschnitt 305 der Bond-Struktur 213c zu bilden. Die dielektrische Schicht 217 kann ebenfalls zum Freilegen des oberen Abschnitts der Bond-Struktur poliert oder zurückgeätzt werden, wie es in 3C gezeigt ist. Die Bond-Strukturen 223c auf dem Substrat 220 können in einer ähnlichen Weise gebildet werden.
  • In jeder der 3A bis 3C sind die Bond-Strukturen 213, 223 die gleichen. Es ist jedoch ersichtlich, daß die Bond-Strukturen auf dem ersten und zweiten Substrat 210, 220 ungleich sein können. Beispielsweise kann das erste Substrat 210 Bond-Strukturen ähnlich zu jenen, die in 3A gezeigt sind, aufweisen, wohingegen das zweite Substrat 220 Bond-Strukturen ähnlich zu jenen, die in 3B gezeigt sind, aufweisen kann. Als weiteres Beispiel kann das erste Substrat 210 Bond-Strukturen ähnlich zu jenen, die in einer der 3A bis 3C gezeigt sind, aufweisen, wohingegen das zweite Substrat 220 Bond-Strukturen aufweisen kann, die im wesentlichen aus dem ersten Metall (beispielsweise Kupfer) bestehen. Dem Leser wird ersichtlich sein, daß jede Kombination zueinander passender Bond-Strukturen verwendet werden kann, in Abhängigkeit von den gewünschten Eigenschaften und der Einsatzumgebung der zu bildenden Interconnects.
  • Beim Bonden sind die Bond-Strukturen 213 auf dem ersten Substrat 210 mit den Bond-Strukturen 223 auf dem zweiten Substrat 220 zu bonden, um sich zwischen diesen zwei Substraten erstreckende Interconnects zu bilden. Für optimales Bonden kann es in einigen Ausführungsformen wünschenswert sein, das Bilden einer Passivierungsschicht an den Grenzflächen zwischen den Bond-Strukturen 213, 223 (siehe Bezugsziffer 290 in den 2C, 3A bis 3C und 4) zu hindern. Somit kann es gemäß einer Ausführungsform wünschenswert sein, die Migration des zweiten Metalls zu der Grenzflächenoberfläche der Bond-Strukturen 213, 223 zu verzögern, bis ein Bonden zwischen den Bond-Strukturen erzielt worden ist. Dies kann in einer Ausführungsform durch Plazieren von Material, welches im wesentlichen das erste Metall (beispielsweise Kupfer) umfaßt, an der Grenzfläche 290 erreicht werden. Die 3B und 3C sind jeweils Beispiele von Bond-Strukturen (213b, 223b und 213c, 223c), welche eine Schicht (oder Menge) des ersten Metalls an der Grenzfläche 290 zwischen den Bond-Strukturen bereitstellen. Diese Schicht (oder Menge) des ersten Metalls an der Grenzfläche 290 dient im wesentlichen einer Verzögerungsfunktion, welche die Migration des zweiten Metalls zu der Grenzfläche vor dem Bonden verlangsamt. In einer noch weiteren Ausführungsform kann/können eine oder mehrere zusätzliche Schichten von Metall (oder eines anderen Elements) zwischen den Metallschichten angeordnet sein, um die Migration des zweiten Metalls zu der Grenzfläche vor dem Bonden weiter zu verzögern (beispielsweise kann eine zusätzliche Schicht an Material in jeweils 3B und 3C zwischen den Cu(Al) und Cu-Schichten angeordnet sein).
  • Die Ausrichtung zweier Bond-Strukturen 213, 223 ist weiter dargestellt in 4. Unter Bezugnahme auf diese Figur wird es, wenn zwei der Bond-Strukturen 213, 223 ausgerichtet und in Kontakt gesetzt werden, eine Anzahl an freien Oberflächen geben (beispielsweise eine außere Oberfläche einer Bond-Struktur), welche zu der umliegenden Umgebung freiliegen. Diese freiliegenden freien Oberflächen umfassen die Oberflächen 418, 428 der Bond-Strukturen 213, 223, welche sich oberhalb der jeweiligen dielektrischen Schicht 217, 227 erstrecken. Ferner können aufgrund von Fehlausrichtung zwischen den Bond-Strukturen 213, 223 freiliegende freie Oberflächen 419, 429 ebenfalls an der Grenzfläche 290 existieren. Nach dem Bonden der Bond-Strukturen 213, 223 zum Bilden eines Interconnects, können diese freien Oberflächen 418, 428, 419, 429 zu der äußeren Umgebung freiliegend bleiben, wodurch diese anfällig für Oxidation und Korrosion werden. Jedoch kann die Passivierungsschicht, die während oder nach dem Bonden gebildet werden soll (durch Migration des zweiten Metalls zu diesen freien Oberflächen) eine solche Oxidation und Korrosion hemmen (obwohl die Passivierungsschicht selbst zum Teil durch einen Oxidationsprozeß gebildet werden kann).
  • Das Bonden kann unter jeglichen geeigneten Prozeßbedingungen stattfinden. In einer Ausführungsform werden die Bond-Strukturen 213, 223 auf dem ersten und zweiten Substrat 210, 220 unter Druck in Kontakt gebracht und einer erhöhten Temperatur unterworfen. Gemäß einer Ausführungsform liegt der Kontaktdruck zwischen den Bond-Strukturen 213, 223 in einem Bereich von bis zu 5 MPa, und Bonden wird bei einer Temperatur von bis zu 450 °C durchgeführt. Die umliegende Umgebung, in der das Bonden stattfindet, kann ebenfalls das Bonden wie auch das Bilden der Passivierungsschicht beeinflussen. In einer Ausführungsform wird das Bonden in einer Sauerstoff-umfassenden Atmosphäre durchgeführt, in welchem Fall die gebildete Passivierungsschicht ein Oxid des zweiten Metalls sein kann (beispielsweise Al2O3). In einer weiteren Ausführungsform wird das Bonden in einer Stickstoff-umfassenden Atmosphäre durchgeführt, und die gebildete Passivierungsschicht kann ein Nitrid des zweiten Metalls sein (beispielsweise AlN). In einer weiteren Ausführungsform wird das Bonden unter einem Vakuum durchgeführt, und die gebildete Passivierungsschicht kann im wesentlichen das zweite Metall umfassen (obwohl nachfolgende Oxidierung der Passivierungsschicht auftreten kann, wenn die gebondeten Substrate nicht hermetisch versiegelt sind). Dies sind nur einige Beispiele der Bedingungen, unter denen Bonden durchgeführt werden kann, und dem Leser wird ersichtlich sein, daß andere Prozeßbedingungen eingesetzt werden können, in Abhängigkeit von den gewünschten Eigenschaften der zu bildenden Interconnects.
  • Während des Bondens sollten zwei Prozesse auftreten: (1) die Bildung eines metallischen Bonds zwischen den zueinander passenden Bond-Strukturen 213, 223, um Interconnects zu bilden, die sich zwischen dem ersten und zweiten Substrat 210 und 220 erstrecken (siehe Block 130); und (2) Migration des zweiten Metalls zu freien Oberflächen (siehe 4) der Bond-Strukturen 213, 223, um eine Passivierungsschicht über jedem der Interconnects zu bilden, wie es in Block 140 der 1 dargelegt ist. Dies ist weiter in 2D dargestellt, welche Interconnects 230 zeigt, die aus den zueinander passenden Bond-Strukturen 213, 223, die nun aneinander gebondet sind, gebildet worden sind. Wie in 2D gezeigt ist, ist eine Passivierungsschicht 240 über jedem der Interconnects 230 gebildet worden, wobei diese Passivierungsschicht 240 aus dem zweiten Metall gebildet ist (beispielsweise entweder ein Oxid oder Nitrid des zweiten Metalls oder möglicherweise im wesentlichen aus dem zweiten Metall gebildet). In einer Ausführungsform umfaßt jeder der Interconnects 230 im wesentlichen das erste Metall; jedoch kann in anderen Ausführungsformen ein Teil des zweiten Metalls in den Interconnects 230 verbleiben (beispielsweise kann ein Teil des zweiten Metalls in der Struktur des ersten Metalls „gefangen" bleiben, da das Bonden vor der Segregation des gesamten zweiten Metalls an die freien Oberflächen gestoppt wurde). Die zwei zuvor genannten Prozesse – beispielsweise Bonden und Bilden einer Passivierungsschicht – können, in einer Ausführungsform, gleichzeitig (oder nahezu gleichzeitig) geschehen. In anderen Ausführungsformen können jedoch diese zwei Prozesse sequentiell geschehen (beispielsweise kann zuerst das Bonden gefolgt von der Migration des zweiten Metalls zu den freien Oberflächen und Bilden einer Passivierungsschicht geschehen).
  • Die Dicke der Passivierungsschicht 240 wird eine Funktionen der Wahl des ersten und zweiten Metalls und der Prozeßbedingungen sein, unter denen sich diese Schicht bildet (beispielsweise der Atmosphäre, Temperatur und Zeit, etc.). Diese Dicke kann spezifiziert werden, um gewünschte Eigenschaften für die Passivierungsschicht 240 zu erzielen (beispielsweise Korrosionsbeständigkeit, Elektromigrationsbeständigkeit, elektrische Isolierung, etc.). Gemäß einer Ausführungsform weist die Passivierungsschicht 240 auf den Interconnects 230 eine Dicke von zwischen etwa 5 und 1000 Angstrom auf. Beispielsweise kann die Passivierungsschicht, wo die Passivierungsschicht 240 Al2O3 (und der Interconnect im wesentlichen Kupfer) umfaßt, eine Dicke von etwa 30 Angstrom aufweisen. Als weiteres Beispiel kann die Passivierungsschicht, wo die Passivierungsschicht 240 AlN (und der Interconnect im wesentlichen Kupfer) umfaßt, eine Dicke von etwa 100 Angstrom aufweisen. Dem Leser wird ersichtlich sein, daß andere Dicken wie gewünscht erzielt werden können.
  • Wie zuvor vorgeschlagen worden ist, können die vorstehend beschriebenen Ausführungsformen zum Bilden selbst-passivierender Interconnects dazu verwendet werden, Halbleiter-Wafer zum Bilden eines Wafer-Stapels (wafer-stack) aneinander zu bonden. Eine Ausführungsform eines solchen Wafer-Stapels 500 ist in den 5A und 5B dargestellt, wobei 5B eine Querschnittsansicht des Wafer-Stapels aus 5A entlang der Linie B-B aus 5A zeigt. Unter Bezugnahme auf diese Figur umfaßt ein Wafer-Stapel 500 einen ersten Wafer 501 und einen zweiten Wafer 502, wobei jeder der Wafer 501, 502 ein jeweiliges Substrat 510, 520 umfaßt. Das Substrat 510, 520 jedes Wafers 501, 502 umfaßt typischerweise ein Halbleitermaterial, wie etwa Silizium (Si), Silizium-auf-Isolator (Silicon-on-Insulator, SOI), Gallium Arsenid (GaAs), etc. Integrierte Schaltungen für eine Anzahl an Stapel-Chips 505 (stacked die) sind auf jedem der Wafer 501, 502 gebildet worden, und der Wafer-Stapel 500 wird letztendlich in diese separaten Stapel-Chips 505 aufgetrennt. Die integrierten Schaltungen für jeden Stapel-Chip 505 können eine Anzahl aktiver Bauelemente 512 (beispielsweise Transistoren, Kapazitäten, etc.) umfassen, die auf dem Substrat 510 des ersten Wafers 501 gebildet sind, und eine Anzahl aktiver Bauelemente 522 umfassen, die auf dem Substrat 520 des zweiten Wafers 502 gebildet sind.
  • Über einer Oberfläche des ersten Wafers 501 ist eine Interconnect-Struktur 514 angeordnet, und über einer Oberfläche des zweiten Wafers 502 ist eine Interconnect-Struktur 524 angeordnet. Allgemein umfaßt jede der Interconnect-Strukturen 514, 524 eine Anzahl an Metallisierungsebenen, wobei jede Metallisierungsschicht von benachbarten Ebenen durch eine Schicht dielektrischen Materials (oder anderen isolierenden Materials) getrennt und mit den benachbarten Ebenen durch Vias verbunden ist. Die dielektrischen Schichten der Interconnects 514, 524 werden oft als ein „Zwischenschicht-Dielektrikum" (interlayer dielectric, ILD) bezeichnet, und die ILD-Schichten können jedes geeignete isolierende Material umfassen, wie etwa SiO2, Si3N4, CDO, SiOF oder ein aufgeschleudertes Material (beispielsweise ein aufgeschleudertes Glas oder Polymer). Die Metallisierung auf jeder Schicht umfaßt eine Anzahl an Leitern (beispielsweise Spuren (traces)), welche Signal-, Strom- und Erdungsleitungen zu und von den integrierten Schaltungen jedes Chips 505 führen (route) können, und diese Metallisierung umfaßt ein leitfähiges Material, wie etwa Kupfer, Aluminium, Silber, Gold und Legierungen aus diesen (oder anderen) Materialien.
  • Zwischen dem ersten und zweiten Wafer 501, 502 sind eine Anzahl an Interconnects 530 angeordnet und koppeln diese beiden Wafer sowohl mechanisch als auch elektrisch miteinander. Über jedem Interconnect ist eine Passivierungsschicht 540 gebildet. Gemäß einer Ausführungsform umfassen die Interconnects 530 im wesentlichen Kupfer und die Passivierungsschicht 540 umfaßt Aluminium. Gemäß einer weiteren Ausführungsform umfaßt die Passivierungsschicht Aluminiumoxid, und in einer weiteren Ausführungsform umfaßt die Passivierungsschicht Aluminiumnitrid. In einer Ausführungsform sind die Interconnects selbstpassivierend und sind gemäß einer oder mehrerer der vorstehend beschriebenen Ausführungsformen gebildet.
  • In einer Ausführungsform weisen der erste und zweite Wafer 501, 502 die gleiche Abmessung und Form auf; jedoch weisen in einer anderen Ausführungsform diese Wafer unterschiedliche Formen und/oder Abmessungen auf. In einer Ausführungsform umfaßt der erste und zweite Wafer 501, 502 das gleiche Material, und in einer weiteren Ausführungsform umfaßt der erste und zweite Wafer 501, 502 jeweils unterschiedliches Material. Ferner sind die Wafer 501, 502 in einer weiteren Ausführungsform mit Hilfe unterschiedlicher Prozeßabläufe hergestellt, obwohl die Wafer 501, 502 mit Hilfe im wesentlichen des gleichen Prozeßablaufs hergestellt sein können. In einer Ausführungsform umfaßt einer der Wafer (beispielsweise Wafer 501) Logikschaltungen, die mit Hilfe eines ersten Prozeßablaufs (process flow) gebildet worden sind, und der andere Wafer (beispielsweise Wafer 502) umfaßt Speicherschaltungen (beispielsweise DRAM, SRAM, etc.), die mit Hilfe eines zweiten, unterschiedlichen Prozeßablaufs gebildet worden sind. Somit sind die offenbarten Ausführungsformen auf jede Art von Wafer oder Kombinationen von Wafer anwendbar, wie es dem Leser ersichtlich sein wird, unabhängig von Abmessung, Form, Material, Architektur und/oder Prozeßablauf, und der Begriff „Wafer", wie er hierin verwendet wird, sollte seinem Umfang nach nicht auf eine spezielle Art von Wafer oder Wafer-Kombination beschränkt sein.
  • Letztendlich wird der Wafer-Stapel 500 in eine Anzahl von separaten Stapel-Chips 505 getrennt, wie vorstehend angemerkt worden ist. Jeder Stapel-Chip wird einen Chip von dem ersten Wafer 501 und einen Chip von dem zweiten Wafer 502 umfassen. Diese zwei Stapel-Chips werden – sowohl elektrisch als auch mechanisch – durch einige der Interconnects 530 verbunden werden.
  • Die vorstehend beschriebenen Ausführungsformen zum Bilden selbst-passivierender Interconnects sind zumindest zum Teil im Zusammenhang des Bildens eines dreidimensionalen Wafer-Stapels erklärt worden. Jedoch ist es ersichtlich, daß die offenbarten Ausführungsformen in ihrer Anwendung nicht auf das Wafer-Stacking beschrankt sind und ferner, daß die offenbarten Ausführungsformen in weiteren Vorrichtungen oder Anwendungen verwendet werden können. Beispielsweise können die vorstehend beschriebenen Ausführungsformen dazu verwendet werden, selbst-passivierende Interconnects zwischen einem integrierten Schaltungschip und einem Gehäusesubstrat (package substrate) zu bilden und/oder selbstpassivierende Interconnects zwischen einem Gehäuse und einer Leiterplatte zu bilden. Die vorstehend beschriebenen Ausführungsformen können ebenso Anwendung finden bei Waferzu-Chip Bonden (wafer-to-die bonding) und Chip-zu-Chip Bonden (die-to-die bonding).
  • Ferner ist zu beachten, daß in 2A bis 2D zur Vereinfachung der Darstellung eine begrenzte Anzahl an Bond-Strukturen und Interconnects gezeigt ist. Gleichermaßen sind in den 5A bis 5B nur eine beschränkte Anzahl an Interconnects 530 und aktiver Bauelemente 512, 522 zur Vereinfachung der Darstellung und aus Gründen der Klarheit gezeigt. Jedoch können, wie es dem Leser ersichtlich sein wird, die Substrate 210, 220 der 2A bis 2D und die Halbleiter-Wafer 501, 502 der 5A bis 5B Tausende oder möglicherweise Millionen solcher Interconnects (230 oder 530) umfassen. Gleichermaßen können die auf den Wafern 501, 502 für jeden Stapel-Chip 505 gebildeten integrierten Schaltungen in der Praxis mehrere zehn Millionen oder sogar Hunderte von Millionen aktiver Bauelemente 512, 522 umfassen (beispielsweise Transistoren). Somit sollte es ersichtlich sein, daß die 2A bis 2D und 5A bis 5B vereinfachte schematische Darstellungen sind, die lediglich als eine Hilfe zum Verständnis der offenbarten Ausführungsformen präsentiert werden, und ferner, daß aus diesen schematischen Darstellungen keine unnötigen Einschränkungen gezogen werden sollten.
  • Unter Bezugnahme auf 6 ist darin eine Ausführungsform eines Computersystems 600 dargestellt. Das Computersystem 600 umfaßt einen Bus 605, an welchen verschiedene Komponenten gekoppelt sind. Der Bus 605 ist dazu gedacht, eine Ansammlung eines oder mehrerer Busse darzustellen – beispielsweise eines Systembus, eines PCI-Bus (peripheral component interface bus), eines SCSI-Bus (small computer system interface bus), etc. – welche die Komponenten des Systems 600 verbindet. Die Darstellung dieser Busse als einen einzigen Bus 605 wird zur Vereinfachung des Verständnisses bereitgestellt, und es sollte verständlich sein, daß das System 600 nicht derart beschränkt ist. Dem Durchschnittsfachmann auf diesem Gebiet wird ersichtlich sein, daß das Computersystem 600 jede geeignete Bus-Architektur aufweisen und jede Anzahl und Kombination an Bussen umfassen kann.
  • Gekoppelt an den Bus 605 ist eine Verarbeitungsvorrichtung (oder Verarbeitungsvorrichtungen) 610. Die Verarbeitungsvorrichtung 610 kann jede geeignete Verarbeitungsvorrichtung oder jedes geeignete Verarbeitungssystem umfassen, einschließlich eines Mikroprozessors, eines Netzwerkprozessors, eines ASIC (application specific integrated circuit) oder eines FPGA (field programmable gate array) oder einer ähnlichen Vorrichtung. Es sollte ersichtlich sein, daß, obwohl 6 eine einzelne Verarbeitungsvorrichtung 610 zeigt, das Computersystem 600 zwei oder mehr Verarbeitungsvorrichtungen umfassen kann.
  • Das Computersystem 600 umfaßt auch einen Systemspeicher 620, der mit dem Bus 605 gekoppelt ist, wobei der Systemspeicher 620 beispielsweise jede geeignete Art und Anzahl an Speichern umfaßt, wie etwa einen statischen Direktzugriffs-Speicher (static random access memory, SRAM), einen dynamischen Direktzugriffs-Speicher (dynamic random access memory, DRAM), einen synchronen DRAM (synchronous DRAM, SDRAM) oder einen DRAM mit doppelter Datenrate (double data rate DRAM, DDR-DRAM). Während des Betriebs des Computersystems 600 können ein Betriebssystem und weitere Anwendungen in dem Systemspeicher 620 resident sein.
  • Das Computersystem 600 kann ferner einen Nur-Lesespeicher (read-only memory, ROM) 630 umfassen, der mit dem Bus 605 gekoppelt ist. Der ROM 630 kann Anweisungen für die Verarbeitungsvorrichtung 610 speichern. Das System 600 kann auch eine Speichervorrichtung (oder -vorrichtungen) 640 umfassen, die mit dem Bus 605 gekoppelt ist/sind. Die Speichervorrichtung 640 umfaßt einen geeigneten nicht-flüchtigen Speicher, wie etwa ein Festplattenlaufwerk. Das Betriebssystem und andere Programme können in der Speichervorrichtung 640 gespeichert sein. Ferner kann eine Vorrichtung 650 zum Zugreifen auf herausnehmbare Speichermedien (beispielsweise ein Floppy-Disk Laufwerk oder ein CD-Rom Laufwerk) mit dem Bus 605 gekoppelt sein.
  • Das Computersystem 600 kann auch eine oder mehrere I/O(Eingabe/Ausgabe)-Vorrichtungen 660 umfassen, die mit dem Bus 605 gekoppelt sind. Übliche Eingabevorrichtungen umfassen Tastaturen, Zeigervorrichtungen, wie etwa eine Maus, und andere Dateneingabevorrichtungen, wohingegen übliche Ausgabevorrichtungen Bildanzeigevorrichtungen, Druckvorrichtun gen und Audioausgabevorrichtungen umfassen. Es ist ersichtlich, daß dies lediglich wenige Beispiele der Arten an I/O-Vorrichtungen sind, die mit dem Computersystem 600 gekoppelt sein können.
  • Der Computer 600 kann ferner eine Netzwerkschnittstelle 670 umfassen, die mit dem Bus 605 gekoppelt ist. Die Netzwerkschnittstelle 670 umfaßt jede geeignete Hardware, Software oder Kombinationen an Hardware und Software, die dazu in der Lage ist, das System 600 an ein Netzwerk zu koppeln, beispielsweise eine Netzwerk-Schnittstellenkarte. Die Netzwerkschnittstelle 670 kann eine Verbindung mit dem Netzwerk (oder Netzwerken) über jedes geeignete Medium herstellen – beispielsweise drahtlos, über Kupferdraht, Glasfaser oder eine Kombination derselben – welches den Austausch von Informationen mittels eines geeigneten Protokolls unterstützt – beispielsweise TCP/IP (transmission control protocol/internet protocol), HTTP (hyper-text transmission protocol) und weitere.
  • Es sollte ersichtlich sein, daß das Computersystem 600, welches in 6 dargestellt ist, dazu gedacht ist, eine beispielhafte Umgebung eines solchen Systems darzustellen, und daß ferner dieses System viele zusätzliche Komponenten umfassen kann, welche aus Gründen der Klarheit und zur Erleichterung des Verständnisses ausgelassen worden sind. Als Beispiel kann das System 600 einen DMA-(Direktspeicherzugriffs-)Controller, einen Chipsatz, der der Verarbeitungsvorrichtung 810 zugeordnet ist, zusätzlichen Speicher (beispielsweise einen Cache-Speicher) und zusätzliche Signal-Leitungen und Busse umfassen. Ferner sollte ersichtlich sein, daß das Computersystem 600 nicht alle der Komponenten, die in 6 gezeigt sind, umfassen kann.
  • In einer Ausführungsform, umfaßt das Computersystem 600 eine Komponente, die einen Stapel-Chip aufweist, welcher selbst-passivierende Interconnects umfaßt, die gemäß einer oder gemäß mehrerer der vorstehend beschriebenen Ausführungsformen gebildet sind. Beispielsweise kann die Verarbeitungsvorrichtung 610 des Systems 600 einen solchen Stapel-Chip mit selbst-passivierenden Interconnects umfassen. Es sollte jedoch ersichtlich sein, daß andere Komponenten des Systems 600 (beispielsweise die Netzwerkschnittstelle 670, etc.) eine Vorrichtung umfassen können, die eine Komponente mit selbst-passivierenden Interconnects aufweist.
  • Die vorangehende detaillierte Beschreibung und die beigefügten Zeichnungen sind lediglich illustrativ und nicht beschränkend. Sie sind hauptsächlich für ein klares und umfassendes Verständnis der offenbarten Ausführungsformen beigefügt worden, und es sollten daraus keine unnötigen Einschränkungen hergeleitet werden. Zahlreiche Zur gungen, Streichungen und Änderungen der Ausführungsformen, die hier beschrieben worden sind, sowie alternative Anordnungen können vom Durchschnittsfachmann auf diesem Gebiet ersonnen werden, ohne von dem Gedanken der offenbarten Ausführungsformen und dem Umfang der beigefügten Ansprüche abzuweichen.
  • Zusammenfassung
  • Verfahren zum Bilden selbst-passivierender Interconnects. Wenigstens eine von zwei zueinander passenden Bond-Strukturen (213, 223) wird zumindest zum Teil aus einer Legierung aus einem ersten Metall und einem zweiten Metall (oder anderen Element) gebildet. Das zweite Metall ist dazu in der Lage, durch das erste Metall zu freien Oberflächen der zueinander passenden Bond-Strukturen zu wandern. Beim Bonden werden die zwei zueinander passenden Bond-Strukturen (213, 223) aneinander gebondet, um einen Interconnect zu bilden, und das zweite Metall segregiert an freie Oberflächen dieses Interconnects, um eine Passivierungsschicht (240) zu bilden. Weitere Ausführungsformen werden beschrieben und beansprucht.

Claims (32)

  1. Verfahren, welches umfaßt Bilden einer Bond-Struktur auf einem ersten Substrat, wobei die Bond-Struktur des ersten Substrats ein leitendes Metall und ein Element umfaßt; Bilden einer Bond-Struktur auf einem zweiten Substrat, wobei die Bond-Struktur des zweiten Substrats das leitende Metall und das Element umfaßt; und Bonden der Bond-Struktur des ersten Substrats an die Bond-Struktur des zweiten Substrats, um einen Interconnect zwischen dem ersten und zweiten Substrat zu bilden, wobei das Element zu freien Oberflächen der Bond-Strukturen wandert, um eine Passivierungsschicht auf dem Interconnect zu bilden.
  2. Verfahren nach Anspruch 1, welches ferner Durchführen des Bondens in der Gegenwart von Sauerstoff umfaßt, wobei die Passivierungsschicht ein Oxid des Elements umfaßt.
  3. Verfahren nach Anspruch 1, welches ferner Durchführen des Bondens in der Gegenwart von Stickstoff umfaßt, wobei die Passivierungsschicht ein Nitrid des Elements umfaßt.
  4. Verfahren nach Anspruch 1, welches ferner Durchführen des Bondens in einem Vakuum umfaßt, wobei die Passivierungsschicht im wesentlichen das Element umfaßt.
  5. Verfahren nach Anspruch 1, wobei das erste Substrat einen ersten Halbleiter-Wafer mit integrierten Schaltungen für eine Anzahl von Chips umfaßt und das zweite Substrat einen zweiten Halbleiter-Wafer mit integrierten Schaltungen für eine entsprechende Anzahl von Chips umfaßt.
  6. Verfahren nach Anspruch 1, wobei Bilden wenigstens einer der Bond-Strukturen das Bilden der Bond-Struktur aus einer Legierung aus dem leitenden Metall und dem Element umfaßt.
  7. Verfahren nach Anspruch 1, wobei Bilden wenigstens einer der Bond-Strukturen das Bilden eines ersten Teils der Bond-Struktur aus einer Legierung aus dem leitenden Metall und dem Element und das Bilden eines zweiten Teils der Bond-Struktur aus im wesentlichen dem leitenden Metall umfaßt.
  8. Verfahren nach Anspruch 1, wobei das leitende Metall Kupfer umfaßt.
  9. Verfahren nach Anspruch 1, wobei das Element ein Metall umfaßt.
  10. Verfahren nach Anspruch 1, wobei das Element ein Nicht-Metall umfaßt.
  11. Verfahren nach Anspruch 1, wobei wenigstens eine der Bond-Strukturen das Element und ferner ein zusätzliches Element umfaßt, wobei das zusätzliche Element zu den freien Oberflächen der Bond-Strukturen wandert, um in Kombination mit dem Element die Passivierungsschicht zu bilden.
  12. Vorrichtung, welche umfaßt einen ersten integrierten Schaltungschip; einen zweiten integrierten Schaltungschip; mehrere Interconnects, die sich zwischen dem ersten Chip und dem zweiten Chip erstrecken, wobei jeder der Interconnects ein leitendes Metall umfaßt; und eine Passivierungsschicht, die über jedem der Interconnects angeordnet ist, wobei die Passivierungsschicht ein Element umfaßt, welches dazu in der Lage ist, durch das leitende Metall zu freien Oberflächen zu wandern.
  13. Vorrichtung nach Anspruch 12, wobei, die Passivierungsschicht ein Oxid des Elements umfaßt.
  14. Vorrichtung nach Anspruch 12, wobei die Passivierungsschicht ein Nitrid des Elements umfaßt.
  15. Vorrichtung nach Anspruch 12, wobei die Passivierungsschicht im wesentlichen das Element umfaßt.
  16. Vorrichtung nach Anspruch 12, wobei das leitende Metall Kupfer umfaßt.
  17. Vorrichtung nach Anspruch 16, wobei das Element ein Metall umfaßt, welches aus einer Gruppe gewählt ist, die Aluminium, Zinn, Kobalt, Magnesium und Titan umfaßt.
  18. Vorrichtung nach Anspruch 12, wobei das Element ein Nicht-Metall umfaßt.
  19. Vorrichtung nach Anspruch 12, wobei die Passivierungsschicht wenigstens ein zusätzliches Element umfaßt, welches dazu in der Lage ist, durch das leitende Metall zu den freien Oberflächen zu wandern.
  20. Verfahren, welches umfaßt Bilden einer Mehrzahl von Bond-Pads auf einem ersten Halbleiter-Wafer, welcher Schaltungen für eine Anzahl von Chips umfaßt, wobei jedes der Bond-Pads Kupfer und ein zweites Metall umfaßt; Bilden einer Mehrzahl von Bond-Pads auf einem zweiten Halbleiter-Wafer, welcher Schaltungen für eine entsprechende Anzahl von Chips umfaßt, wobei jedes der Bond-Pads Kupfer und das zweite Metall umfaßt; und Bonden jedes der Mehrzahl von Bond-Pads auf dem ersten Wafer an ein passendes der Mehrzahl von Bond-Pads auf dem zweiten Wafer, um eine Mehrzahl von Interconnects zwischen dem ersten und zweiten Wafer zu bilden, wobei das zweite Metall zu freien Oberflächen der Bond-Pads wandert, um eine Passivierungsschicht auf jedem der Interconnects zu bilden.
  21. Verfahren nach Anspruch 20, wobei das zweite Metall ein Metall umfaßt, welches aus einer Gruppe gewählt ist, die Aluminium, Zinn, Kobalt, Magnesium und Titan umfaßt.
  22. Verfahren nach Anspruch 20, wobei die Passivierungsschicht ein Oxid des zweiten Metalls oder ein Nitrid des zweiten Metalls umfaßt.
  23. Verfahren nach Anspruch 20, welches ferner Auftrennen der gebondeten Wafer in eine Anzahl von Stapel-Chips umfaßt, wobei jeder Stapel-Chip einen Chip von dem ersten Wafer, einen Chip von dem zweiten Wafer und einige der Interconnects umfaßt, welche die beiden Chips elektrisch koppeln.
  24. Verfahren, welches umfaßt Bilden einer Bond-Struktur auf einem ersten Substrat, wobei die Bond-Struktur des ersten Substrats ein leitendes Metall und ein Element umfaßt; Bilden einer Bond-Struktur auf einem zweiten Substrat, wobei die Bond-Struktur des zweiten Substrats das leitende Metall umfaßt; und Bonden der Bond-Struktur des ersten Substrats an die Bond-Struktur des zweiten Substrats, um einen Interconnect zwischen dem ersten und zweiten Substrat zu bilden, wobei das Element zu freien Oberflächen der Bond-Strukturen wandert, um eine Passivierungsschicht auf dem Interconnect zu bilden.
  25. Verfahren nach Anspruch 24, welches ferner Durchführen des Bondens in der Gegenwart von Sauerstoff umfaßt, wobei die Passivierungsschicht ein Oxid des Elements umfaßt.
  26. Verfahren nach Anspruch 24, welches ferner Durchführen des Bondens in der Gegenwart von Stickstoff umfaßt, wobei die Passivierungsschicht ein Nitrid des Elements umfaßt.
  27. Verfahren nach Anspruch 24, welches ferner Durchführen des Bondens in einem Vakuum umfaßt, wobei die Passivierungsschicht im wesentlichen das Element umfaßt.
  28. Verfahren nach Anspruch 24, wobei Bilden der Bond-Struktur des ersten Substrats Bilden der Bond-Struktur aus einer Legierung aus dem leitenden Metall und dem Element umfaßt.
  29. Verfahren nach Anspruch 24, wobei Bilden der Bond-Struktur des ersten Substrats Bilden eines ersten Teils der Bond-Struktur aus einer Legierung aus dem leitenden Metall und dem Element und Bilden eines zweiten Teils der Bond-Struktur aus im wesentlichen dem leitenden Metall umfaßt.
  30. Verfahren nach Anspruch 24, wobei das Element ein Metall umfaßt.
  31. Verfahren nach Anspruch 24, wobei das Element ein Nicht-Metall umfaßt.
  32. Verfahren nach Anspruch 24, wobei die Bond-Struktur des ersten Substrats ferner ein zusätzliches Element umfaßt, wobei das zusätzliche Element zu den freien Oberflächen der Bond-Strukturen wandert, um in Kombination mit dem Element die Passivierungsschicht zu bilden.
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