DE112006001588T5 - Verfahren zum Bilden von Durchkontaktierungen durch Silizium mit Krägen zum Abpuffern von Belastungen und danach hergestellte Bauelemente - Google Patents

Verfahren zum Bilden von Durchkontaktierungen durch Silizium mit Krägen zum Abpuffern von Belastungen und danach hergestellte Bauelemente Download PDF

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Abstract

Verfahren, das aufweist:
Bilden einer Durchkontaktierung in einem Substrat, wobei das Substrat aus einem ersten Material besteht;
Abscheiden einer Schicht aus einem Puffermaterial in der Durchkontaktierung; und
Abscheiden eines zweiten Materials über der Pufferschicht innerhalb der Durchkontaktierung, wobei die Pufferschicht in der Lage ist, Belastung zu absorbieren, die von einer fehlenden Übereinstimmung der thermischen Ausdehnung zwischen dem ersten und dem zweiten Material herrührt.

Description

  • GEBIET DER ERFINDUNG
  • Die offenbarten Ausführungsformen betreffen im allgemeinen die Herstellung von Bauteilen mit integrierten Schaltungen und genauer die Bildung von Durchkontaktierungen durch Silizium mit Krägen zum Abpuffern von Belastungen.
  • HINTERGRUND DER ERFINDUNG
  • Durchkontaktierungen sind routinemäßig verwendete Strukturen beim Aufbau von Bauelementen mit integrierten Schaltungen (IC – Integrated Circuit). Beispielsweise können Durchkontaktierungen verwendet werden, um elektrische Verbindungen zwischen verschiedenen Schichten der Leiter in der Verbindungsstruktur IC-Plättchens zu bilden. Weiter beispielhaft können Durchkontaktierungen auch gebildet werden, die sich von der Rückseite eines IC-Plättchens zu der aktiven oder vorderen Seite erstrecken, wobei derartige Durchkontaktierungen oftmals als „Durchkontaktierungen durch Silizium" bezeichnet werden. Durchkontaktierungen durch Silizium können beispielsweise verwendet werden, um die rückseitigen Verbindungen für ein Paar gebondeter Wafer zu bilden, wobei die gebondenen Wafer einen Waferstapel bilden, der schließlich in eine Anzahl gestapelter Plättchen geschnitten wird. Zusätzlich können Durchkontaktierungen durch Silizium auch Einsatz bei MEMS(Mikroelektromechanische Systeme)-Bauteilen finden.
  • Durchkontaktierungen durch Silizium können mit Kupfer oder einen anderen leitenden Material gefüllt werden, um für eine elektrische Verbindung zu einer Schaltung von der Rückseite eines Plättchens (oder eines Wafers) her zu sorgen. Kupfer, ebenso wie andere leitende Materialien, hat einen höheren der thermischen Ausdehnungskoeffizienten (CTE – Coefficient of Thermal Expansion) als Silizium. Zum Beispiel hat Kupfer einen CTE von ungefähr 16.5 ppm/°C, während Silizium einen CTE von ungefähr 2.6 ppm/°C hat. Diese fehlende Übereinstimmung der CTEs kann zu einer beträchtlichen Belastung in dem Silizium und dem Kupfer (oder einem anderen leitenden Material) nach dem Abscheiden von Kupfer führen, ebenso wie während irgendeines anschließenden Temperaturzyklus (wie er z.B. während des Rückfließens des Lötmittels, während des Prüfens oder während der Verwendung geschehen kann). Zusätzlich, wenn Durchkontaktierungen relativ eng beieinander liegen, so daß ihre Belastungsfelder miteinander Wechselwirken, können diese Belastungen weiter verstärkt werden. Die Belastungen, die sich aus der oben beschriebenen fehlenden Übereinstimmung der CTEs ergeben können, können zu zahlreichen Problemen führen, einschließlich der Dünnfilm- Delaminierung, der Rißbildung im Silizium und der verringerten Leistungsfähigkeit bei Transistoren (wobei jedes zu niedrigeren Ausbeuten und Ausfällen in der Zuverlässigkeit führen kann).
  • Eine Anzahl Lösungen ist vorgeschlagen worden, um die Wirkungen der fehlenden Übereinstimmung der CTEs in leitend gefüllten Durchkontaktierungen durch Silizium zu milder. Eine Lösung besteht darin, den Durchmesser der Durchkontaktierungen zu verringern, um die Belastung von jeder einzelnen Durchkontaktierung zu senken. Eine andere Lösung besteht darin, Durchkontaktierungen weit weg voneinander anzuordnen, um die Wechselwirkung der Belastungsfelder zwischen benachbarten Durchkontaktierungen zu beschränken. Eine weitere Lösung besteht darin, Durchkontaktierungen weit weg von jeder aktiven Schaltung zu positionieren, um sicherzustellen, daß Belastungsfelder nicht den Bereich nahe der aktiven Schaltung durchdringen. Sollten die Belastungsfelder der Durchkontaktierung die Bereiche nahe aktiver Schaltung durchdringen, kann die Beweglichkeit der Träger verringert werden und der Wirkungsgrad des Transistors verschlechtert sein.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Blockschaubild, das eine Ausführungsform eines Verfahrens zum Bilden von Durchkontaktierungen mit Krägen zum Abpuffern der Belastung veranschaulicht.
  • 2A–2L sind schematische Schaubilder, die Ausführungsformen des in 1 gezeigten Verfahrens veranschaulichen.
  • 3 ist ein schematisches Schaubild, das eine Ausführungsform eines Wafers veranschaulicht, auf dem Durchkontaktierungen mit Krägen zum Abpuffern von Belastungen entsprechend den offenbarten Ausführungsformen gebildet werden können.
  • 4 ist ein schematisches Schaubild, das eine Ausführungsform eines Computersystems veranschaulicht, das eine Komponente umfassen kann, welche gemäß den offenbarten Ausführungsformen gebildet ist.
  • GENAUE BESCHREIBUNG DER ERFINDUNG
  • Nun der 1 zugewandt ist eine Ausführungsform eines Verfahrens 100 zum Bilden einer Durchkontaktierung mit einem Kragen zum Abpuffern von Belastungen veranschaulicht. Ausführungsformen des Verfahrens 100, das in 1 gezeigt ist, sind weiter in den schematischen Schaubildern der 2A bis 2L veranschaulicht, und auf diese Figuren sollte sich bezogen werden, wie es in dem Text hiernach angesprochen ist.
  • Mit Bezug auf den Block 105 in 1 werden eine oder mehrere Durchkontaktierungen in einem Substrat gebildet. Dies ist in den 2A und 2B veranschaulicht. Mit Bezug zunächst auf die 2A ist ein Substrat 200 gezeigt, wobei dieses Substrat eine Basisschicht 210 umfaßt. Bei einer Ausführungsform weist die Basisschicht 210 Silizium (Si) auf; es sollte jedoch verstanden werden, daß das Substrat irgendein anderes geeignetes Material oder eine Kombination aus Materialien aufweisen kann. Die Basisschicht 210 des Substrats kann so angesehen werden, als ob sie eine „Vorderseite" 211 und eine „Rückseite" 212 hat (das Substrat 200 ist in den Figuren mit der Vorderseite nach unten veranschaulicht). Es sollte jedoch verstanden werden, daß die Bezeichnungen „Vorderseite" und „Rückseite" beliebig sind und daß weiter die verschiedenen Oberflächen des Substrates 200 durch irgendeine geeignete Vereinbarung bezeichnet werden können. Bei einer Ausführungsform ist die Schaltung auf der Vorderseite 211 der Basisschicht gebildet worden, und diese integrierte Schaltung kann eine Sammlung von Schaltelementen 216 umfassen, so wie Transistoren, Dioden, Kondensatoren und Widerstände, ebenso wie Signalleitungen und andere Leiter, die diese verschiedenen Schaltelemente miteinander verbinden.
  • Bei einer Ausführungsform, wie sie in den Figuren gezeigt ist, ist eine Verbindungsstruktur 220 über der Vorderseite 211 der Basisschicht 210 gebildet worden. Die Verbindungsstruktur 220 umfaßt eine Anzahl von Ebenen der Metallisierung, wobei jede Ebene der Metallisierung eine Schicht aus dielektrischem Material aufweist, in der eine Anzahl Leiter (z.B. Spuren) gebildet worden ist. Einige dieser Leiter 225 sind in den 2A–2L gezeigt. Die Leiter in irgendeiner gegebenen Ebene der Metallisierung sind von den Leitern benachbarter Ebenen durch das dielektrische Material getrennt, und die Leiter der benachbarten Ebenen sind elektrisch durch leitende Durchkontaktierungen miteinander verbunden, die sich zwischen diesen Ebenen erstrecken. Die Leitungen und Durchkontaktierungen können irgendein geeignetes leitendes Material aufweisen, so wie Kupfer (Cu), Aluminium (Al), Gold (Au), Silber (Ag) oder Legierungen aus diesen und anderen Metallen. Das dielektrische Material kann irgendein geeignetes dielektrisches oder isolierendes Material aufweisen, so wie Siliziumdioxid (SiO2), SiOF, mit Kohlenstoff dotiertes Oxid (CDO – Carbon Doped Oxide), ein Glas oder ein polymeres Material.
  • Bei einer Ausführungsform weist das Substrat 200 einen Halbleiterwafer auf, auf dem eine integrierte Schaltung für eine Anzahl von Plättchen gebildet worden ist (oder werden soll). Der Halbleiterwafer kann irgendein geeignetes Material aufweisen, so wie Silizium (wie oben angemerkt), Silizium auf einem Isolator (SOI – Silicon On Insulator), Galliumarsenid (GaAs) oder irgendein anderes Material oder eine Kombination aus Materialien. Bei einer Ausführungsform ist die Rückseite 212 des Wafers vor der Bildung der Durchkontaktierungen verdünnt worden. Gemäß einer Ausführungsform hat der verdünnte Wafer eine Dicke zwischen 25 μm und 150 μm.
  • Nun der 2B zugewandt sind eine oder mehrere Durchkontaktierungen 230 in dem Substrat 200 gebildet worden. Bei einer Ausführungsform erstrecken sich wenigstens einige der Durchkontaktierungen 230 von der Rückseite 212 des Substrats und durch die Basisschicht 210 zu der Vorderseite 211, wie in den Figuren gezeigt. Bei einer weiteren Ausführungsform erstrecken sich wenigstens einige der Durchkontaktierungen 230 zu einem der Leiter 225 in der Verbindungsstruktur 220, auch wie in den Figuren gezeigt. Gemäß einer Ausführungsform weisen die Durchkontaktierungen 230 Durchkontaktierungen durch Silizium auf. Bei noch einer weiteren Ausführungsform weist das Substrat 200 einen von zwei Wafern auf, die aneinander gebunden sind, um einen Waferstapel zu bilden, und die Durchkontaktierungen 230 können verwendet werden, um rückseitige Verbindungen für die gestapelten Wafer (und die gestapelten Plättchen, die von den gebundenen Wafern abgeschnitten werden sollen) zu bilden. Gemäß einer weiteren Ausführungsform sollen die Durchkontaktierungen 230 bei der Bildung einer MEMS-Vorrichtung auf dem Substrat 200 verwendet werden.
  • Zurück zur 1 kann eine isolierende Schicht (und/oder eine Passivierungsschicht) auf dem Substrat abgeschieden oder über ihm gebildet werden, wie es im Block 110 aufgeführt ist. Dies ist in 2C veranschaulicht, in der eine isolierende Schicht (und/oder eine Passivierungsschicht) 240 auf der Rückseite 212 des Substrates 200 abgeschieden oder auf ihr gebildet worden ist, ebenso wie über den Wänden von Durchkontaktierungen 230. Bei einer Ausführungsform arbeitet die isolierende Schicht 240 so, daß sie die Durchkontaktierungen 230 von der Basisschicht 210 (z.B. Silizium) elektrisch isoliert. Die isolierende Schicht (und/oder Passivierungsschicht) 240 kann irgendein geeignetes Material aufweisen, so wie SiO2, Si3N4 oder ein polymeres Material. Gemäß einer Ausführungsform wird die isolierende Schicht 240 abgeschieden, indem irgendeine geeignete bedeckende Abscheidungstechnik verwendet wird, so wie die chemische Gasphasenabscheidung (CVD – Chemical Vapor Deposition) usw. Es sollte verstanden werden, daß eine einzige Schicht aus Material sowohl als eine isolierende Schicht als auch als eine Passivierungsschicht arbeiten kann, während bei anderen Ausführungsformen getrennte isolierende und passivierende Schichten abgeschieden werden können. Es sollte auch verstanden werden, daß bei manchen Ausführungsformen keine isolierende Schicht (und/oder Passivierungsschicht) abgeschieden wird.
  • Nach der Bildung der Durchkontaktierunge(n) (und möglicherweise dem Abscheiden einer isolierenden und/oder passivierenden Schicht) wird ein Puffermaterial in den Durchkontaktierungen abgeschieden. Das Puffermaterial innerhalb jeder Durchkontaktierung wird einen Kragen zum Abpuffern von Belastungen zwischen dem Material der Basisschicht (z.B. Silizium) und einem Material (z.B. einem leitenden Material so wie Kupfer), das in den Durchkontaktierungen abgeschieden werden wird, bilden. Bei einer Ausführungsform können die Krägen zum Abpuffern von Belastungen thermisch hervorgerufene Belastungen absorbieren, die als ein Ergebnis einer fehlenden Übereinstimmung der CTEs zwischen der Basisschicht (z.B. Silizium) und dem Material, das in den Durchkontaktierungen abgeschieden ist (z.B. Kupfer), auftreten.
  • Bei einer Ausführungsform wird das Puffermaterial durch einen Spin-Beschichtungsprozeß abgeschieden, der die Durchkontaktierungen füllt, und Löcher werden dann durch das Puffermaterial innerhalb jeder Durchkontaktierung gebildet. Dies wird durch die Blöcke 115 und 120 in 1 ebenso wie in den 2D und 2E veranschaulicht. Gemäß einer weiteren Ausführungsform wird das Puffermaterial durch einen konformen Beschichtungsprozeß abgeschieden, und das Puffermaterial wird von dem Boden jeder Durchkontaktierung entfernt. Dies wird durch die Blöcke 124 und 130 in 1 ebenso wie in den 2F und 2G veranschaulicht. Jede dieser Ausführungsform wird nun wiederum diskutiert.
  • Mit Bezug auf den Block 115 in der 1 wird ein Puffermaterial über dem Substrat und innerhalb der Durchkontaktierungen abgeschieden, indem ein Rotationsbeschichtungsprozeß (oder ein anderer Prozeß) verwendet wird, der die Durchkontaktierungen füllt. Dies ist in 2D veranschaulicht, in der ein Puffermaterial 250 über dem Substrat 200 abgeschieden worden ist. Wie es im Block 120 ausgeführt ist, werden dann Löcher durch das Puffermaterial gebildet. Dies ist in 2E veranschaulicht, in der Löcher 255 durch das Puffermaterial 250 innerhalb der Durchkontaktierungen 230 gebildet worden sind. Bei einer Ausführungsform sind die Löcher 255 im wesentlichen konzentrisch zu den Durchkontaktierungen 230. Bei einer weiteren Ausführungsform erstrecken sich wenigstens einige der Löcher 255 hinab zu den Leitern 225 oder zu einer isolierenden Schicht 240, die oberhalb der Leiter 225 liegt. Die Löcher können gebildet werden, indem irgendeine geeignete Technik verwendet wird. Bei einer Ausführungsform werden die Löcher 255 durch Laser-Abtragen gebildet, und bei einer anderen Ausführungsform werden die Löcher gebildet, indem ein Ätzprozeß eingesetzt wird. Bei einer weiteren Ausführungsform, bei der ein lithographisch bemusterbares Puffermaterial verwendet wird, können die Löcher gebildet werden, indem ein lithographischer Prozeß (z.B. Photolithographie, Elektronenstrahllithographie usw.) verwendet wird. Bei noch einer weiteren Ausführungsform können die Löcher durch einen Mahlprozeß gebildet werden, so wie Ionenmahlen oder Teilchenstrahlen.
  • Mit Bezug auf den Block 125 in 1 ist eine konforme (oder bedeckende) Schicht aus Puffermaterial über dem Substrat und in den Durchkontaktierungen abgeschieden. Dies ist in 2F veranschaulicht, in der eine konforme Schicht aus dem Puffermaterial 250 über dem Substrat und über den Wänden der Durchkontaktierungen 230 gebildet worden ist. Irgendeine andere bedeckende Abscheidetechnik, so wie CVD, kann verwendet werden, um die Schicht 250 aus Puffermaterial abzuscheiden. Es sei angemerkt, daß ein Teil 253 der Schicht 250 aus Puffermaterial an dem Boden der Durchkontaktierungen 230 abgeschieden werden wird. Dieses Puffermaterial 253 an dem Boden der Durchkontaktierungen kann dann entfernt werden, wie im Block 130 ausgeführt ist. Dies ist in 2G veranschaulicht, in der das Puffermaterial von dem Boden der Durchkontaktierungen 230 entfernt worden ist, was zu der Bildung von Löchern 255 führt, die von einer Schicht aus Puffermaterial 250 umgeben sind und sich nach unten zu der isolierenden Schicht 240 oder zu den Leitern 225 erstrecken.
  • Es sollte angemerkt werden, daß, ungeachtet der Art und Weise, in der die Pufferschicht 250 abgeschieden ist, die sich ergebenden Strukturen ähnlich sein werden (man bemerke, daß die 2E und 2G ähnlich sind), obwohl bei anderen Ausführungsformen die sich ergebenden Strukturen nicht ähnlich zu sein brauchen. Irgendeine der oben beschriebenen Ausführungsformen, ebenso wie irgendein geeigneter Prozeß können benutzt werden, um die Pufferschicht 250 zu bilden. Somit sollte verstanden werden, daß die offenbarten Ausführungsformen eines Prozesses zum Bilden des Kragens zum Abpuffern von Belastungen lediglich als veranschaulichende Ausführungsformen dargestellt sind, und weiter, daß die offenbarten Krägen zum Abpuffern von Belastungen nicht auf irgendeine bestimmte Herstellungstechnik beschränkt sind.
  • Das Puffermaterial 250 kann irgendein geeignetes Material aufweisen. Bei einer Ausführungsform weist das Puffermaterial ein Material auf, das in der Lage ist, Belastungen zu absorbieren, die von einer fehlenden Übereinstimmung der CTEs zwischen dem Material der Basisschicht 110 (z.B. Silizium) und einem leitenden Material (z.B. Kupfer) oder einem anderen Material, das in den Durchkontaktierungen abgeschieden werden soll, hervorgerufen werden. Bei einer Ausführungsform hat das Puffermaterial 250 einen CTE, der im wesentlichen derselbe ist wie der CTE des Materials (z.B. Kupfer), das in den Durchkontaktierungen 230 oder in den Löchern 255) abgeschieden werden soll. Bei einer weiteren Ausführungsform hat das Puffermaterial 250 einen CTE, der ungefähr gleich einem Mittelwert des CTE des Materials der Basisschicht und der CTE des Materials, das in den Durchkontaktierungen 230 abgeschieden werden soll, ist. Wenn zum Beispiel die Basisschicht 310 Silizium aufweist und Kupfer in den Durchkontaktierungen 230 (und den Löchern 255) abgeschieden werden soll, kann das Puffermaterial 250 ein Material mit einem CTE innerhalb eines Bereiches von ungefähr 9–11 ppm/°C aufweisen.
  • Bei einer Ausführungsform weist das Puffermaterial 250 ein relativ nachgiebiges Material (im Vergleich zu den Materialien von Basisschicht und Durchkontaktierung) auf. Zum Beispiel hat Silizium einen Elastizitätsmodul von ungefähr 57 GPa und Kupfer hat einen Elastizitätsmodul von ungefähr 130 GPa. Sollte die Basisschicht 210 Silizium aufweisen und Kupfer in den Durchkontaktierungen 230 abgeschieden werden, kann das Material 250 bei einer Ausführungsform ein Material mit einem Elastizitätsmodul in einem Bereich von zwischen ungefähr 0.001 bis 10 GPa aufweisen. Das Verwenden eines Puffermaterials, das im Vergleich zu den umgebenden Materialien (z.B. Silizium und Kupfer) relativ nachgiebig ist, wird gemäß einer Ausführungsform die Absorption von Belastungen vereinfachen, die sich aufgrund unterschiedlicher Geschwindigkeiten der thermischen Ausdehnung zwischen den umgebenden Materialien entwickeln. Die Verwendung einer relativ nachgiebigen Pufferschicht kann auch anderen Funktionen dienen (z.B. als eine Belastungsentlastung dienen, Punkte der Konzentration von Belastungen minimieren, das Einleiten und Fortpflanzen von Rissen verhindern usw.).
  • Bei einer weiteren Ausführungsform weist das Puffermaterial 250 ein Material auf, das durch Verwenden eines Rotationsbeschichtungsprozesses abgeschieden werden kann. Puffermaterialien, die durch Rotationsbeschichtung abgeschieden werden können, umfassen beispielhaft Silikone, Acrylate, Polymethylmethacrylat (PMMA), Polyimid, Benzozyclobuten (BCB), ebenso wie verschiedene Epoxidharze. Bei einer weiteren Ausführungsform weist das Puffermaterial 250 ein Material auf, das abgeschieden werden kann, indem ein bedeckender Abscheideprozeß (z.B. CVD) verwendet wird. Puffermaterialien, die mittels CVD abgeschieden werden können, umfassen zum Beispiel Polyparaxylelen (auch als Parylen bezeichnet), Fluorkohlenstoffe, so wie Polytetrafluorethylen (PTFE) und Organosiliziummaterialien, so wie Polydimethylsiloxan (PDMS). Weitere geeignete Puffermaterialien umfassen Polyester und Polyolefine. Gemäß noch einer weiteren Ausführungsform weist das Puffermaterial 250 ein Material auf, das durch Laser-Abtragen zu entfernen ist, und bei noch einer weiteren Ausführungsform weist das Puffermaterial ein Material auf, das durch einen Ätzprozeß zu entfernen ist. Bei einer Ausführungsform weist das Puffermaterial 250 ein Material auf, das lithographisch bemusterbar ist, und bei einer weiteren Ausführungsform weist das Puffermaterial ein Material auf, das durch einen Mahlprozeß zu entfernen ist.
  • Nach dem Abscheiden des Puffermaterials 250 kann ein Teil 243 des isolierenden Materials 240 an dem Boden der Löcher 255 verbleiben. Somit wird bei einer Ausführungsform die isolierende Schicht (und/oder die Passivierungsschicht) vom Boden der Durchkontaktierungen entfernt, wie es in Block 135 aufgeführt ist. Dies ist in 2H veranschaulicht, in der das isolierende Material von dem Boden der Löcher 255 entfernt worden ist. Bei einer Ausführungsform wird die isolierende Schicht (und/oder die Passivierungsschicht) entfernt, indem ein Ätzprozeß eingesetzt wird. Gemäß einer weiteren Ausführungsform werden nach dem Entfernen der isolierenden Schicht (und/oder der Passivierungsschicht) von dem Boden der Löcher 255 Leiter 225 am Boden wenigstens einer der Löcher 255 freigelegt. Bei noch einer weiteren Ausführungsform wurde keine Schicht aus isolierendem (und/oder passivierendem) Material abgeschieden, und dieser Prozeß des Entfernens ist unnötig.
  • Wie in Block 140 ausgeführt, kann eine Keimschicht (und/oder eine Barrierenschicht) auf dem Substrat und innerhalb der Durchkontaktierungen abgeschieden werden. Dies ist in 2I veranschaulicht, in der eine Keimschicht (und/oder Barrierenschicht) 260 über der Rückseite 221 des Substrates 200 ebenso wie über den Wänden der Löcher 255 (innerhalb der Durchkontaktierungen 230) abgeschieden oder gebildet worden ist. Bei einer Ausführungsform weist die Keimschicht 260 ein Material auf, das das Elektroplattieren eines leitenden Metalls innerhalb der Löcher 255 (und der Durchkontaktierungen 230) ermöglicht. Die Keimschicht (und/oder Barrierenschicht) 260 kann irgendein geeignetes Material aufweisen, so wie Ta, TaN, Ti, TiN, Ni, NiV, Cr, Al, Cu, ebenso wie Legierungen aus diesen und/oder weiteren Elementen. Gemäß einer Ausführungsform wird die Keimschicht 260 abgeschieden, indem irgendeine geeignete bedeckende Abscheidetechnik, so wie Sputtern, CVD usw., verwendet wird. Es sollte verstanden werden, daß eine einzige Schicht aus Material sowohl als eine Keimschicht als auch als eine Barrierenschicht wirken kann, während bei anderen Ausführungsformen getrennte Keim- und Barrierenschichten abgeschieden werden können. Es sollte auch verstanden werden, daß bei manchen Ausführungsformen keine Keimschicht (und/oder Barrierenschicht) abgeschieden wird.
  • Mit Bezug auf Block 145 in 1 kann eine Schicht aus Photoresist auf dem Substrat 200 abgeschieden und bemustert werden. Dies ist in 2J veranschaulicht, in der eine Schicht aus Photoresist 270 auf dem Substrat 200 abgeschieden und bemustert worden ist, um Öffnungen 275 zu bilden, die die Löcher 255 (und die Durchkontaktierungen 230) freilegen. Bei einer Ausführungsform sind die Öffnungen 275 größer als die Löcher 255 und bei einer weiteren Ausführungsform sind die Öffnungen 275 im wesentlichen konzentrisch zu den Löchern 255. Bei noch einer weiteren Ausführungsform können die Öffnungen 275 verwendet werden, um leitende Kontaktflächen zu bilden, wie es hiernach diskutiert werden soll. Das Photore sistmaterial 270 kann irgendein geeignetes Photoresistmaterial aufweisen, und dieses Material kann abgeschieden werden, indem irgendeine geeignete Technik (z.B. ein Rotationsbeschichtungsprozeß) verwendet wird. Irgendwelche geeigneten Photolithographie- und Ätzprozesse können verwendet werden, um die Photoresistschicht 270 zu bemustern. Auch sollte verstanden werden, daß bei manchen Ausführungsformen kein Photoresistmaterial abgeschieden wird.
  • Wie es in Block 150 ausgeführt ist, wird ein leitendes Material in den Durchkontaktierungen abgeschieden. Dies ist in 2K veranschaulicht, in der ein leitendes Material 280 in den Löchern 255 (und in den Durchkontaktierungen 230) abgeschieden worden ist. Bei einer Ausführungsform weist das leitende Material ein leitendes Metall auf, so wie Kupfer oder Legierungen mit Kupfer oder anderen Metallen. Weitere geeignete leitende Materialien umfassen Gold, Silber, Aluminium, ebenso wie Legierungen aus diesen und weiteren Metallen. Bei einer weiteren Ausführungsform weist das Material, das in den Löchern 255 (und in den Durchkontaktierungen 230) abgeschieden worden ist, ein nicht leitendes Material auf. Das leitende Material 280 kann durch irgendeinen geeigneten Prozeß abgeschieden werden. Bei einer Ausführungsform wird das leitende Material abgeschieden, indem ein Elektroplattierprozeß verwendet wird. Bei einer weiteren Ausführungsform wird das leitende Material durch einen stromlosen Plattierprozeß abgeschieden. Bei einer weiteren Ausführungsform wird das Material in den Durchkontaktierungen abgeschieden, indem eine bedeckende Abscheidetechnik verwendet wird, so wie Sputtern, Verdampfen, Strahldampfabscheiden, Rotationsbeschichten, Sieb- oder Schablonendruck, Eintauchen, oder ein Bestückungs/Rückflußprozeß (wobei auf jeden von diesen möglicherweise ein Planarisierprozeß folgt, so wie ein chemisch mechanisches Polieren (CMP) oder ein Ätzprozeß).
  • Mit Bezug auf den Block 155 können der Photoresist und freiliegende Teile der Keimschicht (und/oder der Barrierenschicht) entfernt werden. Dies ist in 2L veranschaulicht, in der die Photoresistschicht 270 entfernt worden ist, ebenso wie Teile der Keim-(und/oder Barrieren-)schicht 260 (z.B. diejenigen Teile, die unter dem Photoresist gelegen haben). Irgendein geeigneter Prozeß kann benutzt werden, um den Photoresist und die Keim-(und/oder Barrieren-)schicht zu entfernen. Wieder muß bei manchen Ausführungsformen keine Keim-(und/oder Barrierenschicht) und/oder Photoresistschicht abgeschieden werden, und dieser Prozeß des Entfernens muß nicht nötig zu sein.
  • Obwohl das Substrat 200, das in den 2A bis 2L gezeigt ist, genau zwei Durchkontaktierungen 230 – ebenso wie nur eine geringe Anzahl an Schaltelementen 216 – wegen des einfachen Veranschaulichens umfaßt, sollte verstanden werden, daß die offenbarten Ausführungsformen eines Verfahrens zum Bilden von Durchkontaktierungen mit Krägen zum Abpuffern von Belastungen typischerweise auf der Waferebene durchgeführt werden und daß ein solcher Wafer integrierte Schaltung für eine Anzahl von Plättchen umfassen kann. Dies ist weiter in 3 veranschaulicht, die eine Draufsicht auf einen Wafer 300 zeigt.
  • Mit Bezug auf 3 weist der Wafer 300 ein Substrat 305 (z.B. Si, SOI, GaAs usw.) auf, auf dem die integrierte Schaltung für eine Anzahl von Plättchen 390 gebildet worden ist, und der Wafer 300 wird schließlich in diese getrennten Plättchen 390 geschnitten. Gemäß einer Ausführungsform umfaßt das Substrat 305 Durchkontaktierungen mit Krägen zum Abpuffern von Belastungen, die gemäß irgendeiner der offenbarten Ausführungsformen gebildet worden sind (z.B. kann bei einer Ausführungsform das Substrat 305 dasselbe oder ähnlich dem Substrat 200 sein). In der Praxis kann jedes dieser Plättchen 390 Hunderte Durchkontaktierungen mit Krägen zum Abpuffern von Belastungen haben, und der Wafer 300 insgesamt kann Tausende solcher Durchkontaktierungen umfassen. Weiter kann jedes Plättchen 390 Hunderte Millionen Schaltelemente (z.B. Transistoren usw.) umfassen. Auch kann bei noch einer weiteren Ausführungsform der Wafer 300 an einen zweiten Wafer gebunden sein, um einen Waferstapel zu bilden, und der Waferstapel wird schließlich in eine Anzahl gestapelter Plättchen geschnitten, wobei jedes gestapelte Plättchen vielleicht Hunderte Durchkontaktierungen mit Krägen zum Abpuffern von Belastungen umfaßt. Zusätzlich sollte wieder hervorgehoben werden, daß die offenbarten Ausführungsformen nicht auf die Bildung von Durchkontaktierungen in Silizium beschränkt sind und daß die offenbarten Ausführungsformen bei irgendeinem anderen geeigneten Substratmaterial oder bei Kombinationen von Materialien angewendet werden können.
  • Mit Bezug auf 4 ist eine Ausführungsform eines Computersystems 400 veranschaulicht. Das Computersystem 400 umfaßt einen Bus 405, an den verschiedene Komponenten gekoppelt sind. Es ist beabsichtigt, daß der Bus 405 eine Sammlung aus einem Bus oder mehreren Bussen umfaßt – z.B. einen Systembus, einen Bus einer Schnittstelle für periphere Komponenten (PCI – Peripheral Component Interface), einen Bus für eine Schnittstelle eines kleinen Computersystems (SCSI – Small Computer System Interface), usw. –, die die Komponenten des Systems 400 miteinander verbinden. Die Darstellung dieser Busse als ein einziger Bus 405 ist für das einfache Verständnis gegeben, und es sollte verstanden werden, daß das System 400 nicht so beschränkt ist. Die Durchschnittsfachleute werden erkennen, daß das Computersystem 400 irgendeine geeignete Busarchitektur haben kann und irgendeine Anzahl und Kombination aus Bussen umfassen kann.
  • Gekoppelt mit dem Bus 405 ist eine Prozessorvorrichtung (oder -vorrichtungen) 410. Die Prozessorvorrichtung 410 kann irgendeine geeignete Prozessorvorrichtung oder ein Prozessorsystem aufweisen, einschließlich eines Mikroprozessors, eines Netzwerkprozessors, einer anwendungsspezifischen integrierten Schaltung (ASIC – Application Specific Integrated Circuit) oder einer feldprogrammierbaren Gatteranordnung (FPGA – Field Programmable Gate Array) oder einer ähnlichen Vorrichtung. Es sollte verstanden werden, daß, obwohl 4 eine einzige Prozessorvorrichtung 400 zeigt, das Computersystem 400 zwei oder mehr Prozessorvorrichtungen umfassen kann.
  • Das Computersystem 400 umfaßt auch eine Systemspeicher 420, der mit dem Bus 400 gekoppelt ist, wobei der Systemspeicher 420 zum Beispiel irgendeinen geeigneten Typ und eine Anzahl Speicher aufweist, so wie einen statischen Speicher mit wahlfreiem Zugriff (SRAM – Static Random Access Memory), einen dynamischen Speicher mit wahlfreiem Zugriff (DRAM – Dynamic Random Access Memory), eine synchronen DRAM (SDRAM) oder einen DRAM mit doppelter Datenrate (DDRDRAM). Währen des Betriebs des Computersystems 400 können ein Betriebssystem und andere Anwendungen in dem Systemspeicher 420 vorliegen.
  • Das Computersystem 400 kann weiter einen Nur-Lese-Speicher (ROM – Read Only Memory) 430 aufweisen, der mit dem Bus gekoppelt ist. Der ROM 430 kann Befehle für die Prozessorvorrichtung 410 speichern. Das System kann auch eine Speichervorrichtung (oder Vorrichtungen) 440 umfassen, die mit dem Bus 405 gekoppelt sind. Die Speichervorrichtung 440 kann irgendeinen geeigneten nicht flüchtigen Speicher aufweisen, so wie zum Beispiel ein Festplattenlaufwerk. Das Betriebssystem und weitere Programme können in der Speichervorrichtung 440 gespeichert sein. Weiter kann eine Vorrichtung 450 zum Zugreifen auf entfernbare Speichermedien (z.B. ein Floppy Disk Laufwerk oder ein CD-ROM Laufwerk) mit dem Bus 405 gekoppelt sein.
  • Das Computersystem 400 kann auch eine oder mehrere I/O(Eingabe/Ausgabe – Input/Output)-Vorrichtungen 460 umfassen, die mit dem Bus 405 gekoppelt sind. Übliche Eingabevorrichtungen umfassen Tastaturen, Zeigervorrichtungen, so wie eine Maus, ebenso wie andere Dateneintragvorrichtungen, während übliche Ausgabevorrichtungen Videoanzeigen, Druckgeräte und Audioausgabevorrichtungen umfassen. Es wird verstanden werden, daß diese nur wenige Beispiele der Typen von I/O-Vorrichtungen sind, die mit dem Computersystem 400 gekoppelt werden können.
  • Das Computersystem 400 kann weiter eine Netzwerkschnittstelle 470 aufweisen, die mit dem Bus 405 gekoppelt ist. Die Netzwerkschnittstelle 470 weist irgendeine geeignete Hardware, Software oder Kombination aus Hardware und Software auf, die in der Lage ist, das System 400 an ein Netzwerk zu koppeln (z.B. eine Netzwerkschnittstellenkarte). Die Netzwerkschnittstelle 470 kann eine Verbindung mit dem Netzwerk (oder mit Netzwerken) über irgendein geeignetes Medium einrichten – z.B. drahtlos, über Kupferdraht, Faseroptik oder eine Kombination aus diesen – das den Austausch von Information über irgendein geeignetes Pro tokoll unterstützt – z.B. TCP-IP (Transmission Control Protocol/Internet Protocol), HTTP (Hyper-Text Transmission Protocol), ebenso wie andere.
  • Es sollte verstanden werden, daß das in 4 veranschaulichte Computersystem 400 dazu gedacht ist, eine beispielhafte Ausführungsform eines solchen Systems darzustellen, und weiter, daß dieses System viele zusätzliche Komponenten umfassen kann, die aus Gründen der Klarheit und für das einfache Verständnis weggelassen worden sind. Als Beispiel kann das System 400 einen DMA(Direkter Speicherzugriff – Direct Memory Access)-Controller aufweisen, einen Chipsatz, der mit der Prozessorvorrichtung 410 verknüpft ist, zusätzlichen Speicher (z.B. einen Cache-Speicher), ebenso wie zusätzliche Signalleitungen und Busse. Auch sollte verstanden werden, daß das Computersystem 400 nicht alle Komponenten umfassen muß, die in 4 gezeigt sind. Das Computersystem 400 kann irgendeinen Typ einer Rechenvorrichtung aufweisen, so wie einen Desktop-Computer, eine Laptop-Computer, einen Server, eine tragbare Rechenvorrichtung (z.B. einen persönlichen digitalen Assistenten oder PDA), ein drahtloses Kommunikationsgerät, ein Unterhaltungssystem usw.
  • Bei einer Ausführungsform umfaßt das Computersystem 400 einen Komponente, die eine oder mehrere Durchkontaktierungen mit Krägen zum Abpuffern von Belastungen enthält. Zum Beispiel kann die Prozessorvorrichtung 410 des Systems 400 ein Plättchen umfassen, welches Durchkontaktierungen mit Krägen zum Abpuffern von Belastungen enthält. Jedoch sollte verstanden werden, daß weitere Komponenten des Systems 400 (z.B. die Netzwerkschnittstelle 470 usw.) ein Bauelement umfassen können, das Durchkontaktierungen mit Krägen zum Abpuffern von Belastungen enthält.
  • Die voranstehende genaue Beschreibung und die beigefügten Zeichnungen sind nur veranschaulichend und nicht beschränkend. Sie sind hauptsächlich für ein klares und umfassendes Verständnis der offenbarten Ausführungsformen zur Verfügung gestellt worden, und keine unnötigen Einschränkungen sollten daraus abgeleitet werden. Zahlreiche Zusätze, Weglassungen und Abänderungen an den hierin beschriebenen Ausführungsformen ebenso wie alter native Anordnungen können von den Fachleuten ins Auge gefaßt werden, ohne daß man sich vom Gedanken der offenbarten Ausführungsformen und vom Umfang der angefügten Ansprüche entfernt.
  • ZUSAMMENFASSUNG
  • Ein Verfahren zum Bilden einer Durchkontaktierung (230) mit einem Kragen (250) zum Abpuffern von Belastungen, wobei der Kragen zum Abpuffern von Belastungen solche Belastungen absorbieren kann, die sich aus einer fehlenden Übereinstimmung bei den thermischen Ausdehnungskoeffizienten der umgebenden Materialien ergeben. Weitere Ausführungsformen werden beschrieben und beansprucht.

Claims (32)

  1. Verfahren, das aufweist: Bilden einer Durchkontaktierung in einem Substrat, wobei das Substrat aus einem ersten Material besteht; Abscheiden einer Schicht aus einem Puffermaterial in der Durchkontaktierung; und Abscheiden eines zweiten Materials über der Pufferschicht innerhalb der Durchkontaktierung, wobei die Pufferschicht in der Lage ist, Belastung zu absorbieren, die von einer fehlenden Übereinstimmung der thermischen Ausdehnung zwischen dem ersten und dem zweiten Material herrührt.
  2. Verfahren nach Anspruch 1, bei dem das erste Material Silizium aufweist und das zweite Material Kupfer aufweist.
  3. Verfahren nach Anspruch 2, bei dem ein thermischer Ausdehnungskoeffizient (CTE – Coefficient of Thermal Expansion) des Puffermaterials ungefähr gleich einem CTE von Kupfer ist.
  4. Verfahren nach Anspruch 1, bei dem ein CTE des Puffermaterials ungefähr gleich einem Mittelwert eines CTE von Silizium und eines CTE von Kupfer ist.
  5. Verfahren nach Anspruch 2, bei dem das Puffermaterial ein im Vergleich zu Silizium und Kupfer relativ nachgiebiges Material aufweist.
  6. Verfahren nach Anspruch 1, bei dem das Puffermaterial ein Material aufweist, das aus einer Gruppe ausgewählt ist, welche Silikone, Acrylate, Polyimide, Benzozyclobuten (BCB), Parylene, Fluorkohlenstoffe, Polyolefine, Polyester und Epoxidharze umfaßt.
  7. Verfahren nach Anspruch 1, bei dem das Substrat einen Siliziumwafer aufweist, wobei bei dem Siliziumwafer Schaltung auf einer Vorderseite und einer gegenüberliegenden Rückseite gebildet ist, und bei dem das Bilden einer Durchkontaktierung das Bilden einer Durchkontaktierung von der Rückseite des Wafers her aufweist, wobei sich die Durchkontaktierung zu einem Leiter nahe der Vorderseite des Wafers erstreckt.
  8. Verfahren nach Anspruch 1, bei dem das Abscheiden einer Schicht aus Puffermaterial aufweist: Abscheiden einer Schicht des Puffermaterials, um die Durchkontaktierung zu füllen; und Bilden eines Loches in dem Puffermaterial, wobei sich das Loch bis nahe einem Boden der Durchkontaktierung erstreckt.
  9. Verfahren nach Anspruch 8, bei dem das Loch gebildet wird, indem ein Prozeß verwendet wird, der aus einer Gruppe bestehend aus Laser-Abtragen, Ätzen, Lithographie und Mahlen besteht, ausgewählt wird.
  10. Verfahren nach Anspruch 8, bei dem die Schicht aus Puffermaterial abgeschieden wird, indem ein Rotationsbeschichtungsprozeß verwendet wird.
  11. Verfahren nach Anspruch 1, bei dem das Abscheide einer Schicht aus dem Puffermaterial aufweist: Abscheiden einer konformen Schicht aus dem Puffermaterial in der Durchkontaktierung; und Entfernen eines Teils der Pufferschicht von einem Boden der Durchkontaktierung.
  12. Verfahren nach Anspruch 11, bei dem die Schicht aus Puffermaterial abgeschieden wird, indem ein chemischer Gasphasenabscheide(CVD – Chemical Vapor Deposition)-Prozeß verwendet wird.
  13. Verfahren nach Anspruch 1, das weiter das Abscheiden wenigstens einer aus einer isolierenden Schicht und einer Passivierungsschicht in der Durchkontaktierung vor dem Abscheiden der Pufferschicht aufweist.
  14. Verfahren nach Anspruch 13, das weiter das Entfernen eines Teils der wenigstens einen Schicht von einem Boden der Durchkontaktierung aufweist.
  15. Verfahren nach Anspruch 1, das weiter das Abscheiden wenigstens einer aus einer Keimschicht und einer Barrierenschicht über der Pufferschicht vor dem Abscheiden des zweiten Materials aufweist.
  16. Verfahren, das aufweist: Bilden einer Durchkontaktierung in einem Substrat, wobei das Substrat aus einem ersten Material mit einem ersten thermischen Ausdehnungskoeffizient (CTE) besteht; Abscheiden einer Schicht aus einem zweiten Material in der Durchkontaktierung, wobei das zweite Material einen zweiten CTE hat; und Abscheiden eines dritten Materials über der Schicht aus dem zweiten Material innerhalb der Durchkontaktierung, wobei das dritte Material einen dritten CTE hat; wobei der zweite CTE in einem Bereich zwischen dem ersten CTE und dem dritten CTE liegt.
  17. Verfahren nach Anspruch 16, bei dem der zweite CTE ungefähr gleich dem dritten CTE ist.
  18. Verfahren nach Anspruch 16, bei dem der zweite CTE ungefähr gleich einem Mittelwert aus dem ersten CTE und dem dritten CTE ist.
  19. Verfahren nach Anspruch 16, bei dem das erste Material Silizium aufweist und das dritte Material Kupfer aufweist.
  20. Verfahren nach Anspruch 19, bei dem das zweite Material ein Material aufweist, das aus einer Gruppe ausgewählt ist, welche Silikone, Acrylate, Polyimide, Bencocyklobuten (BCB), Parylene, Fluorkohlenstoffe, Polyolefine, Polyester und Epoxidharze umfaßt.
  21. Verfahren nach Anspruch 16, bei dem das zweite Material ein im Vergleich zu dem ersten und dem dritten Material relativ nachgiebiges Material aufweist.
  22. Bauelement, das aufweist: ein Plättchen, das aus einem ersten Material besteht; ein Durchkontaktierung, die sich in das Plättchen erstreckt; eine Schicht aus Puffermaterial, die in der Durchkontaktierung angeordnet ist; und ein zweites Material, das über der Pufferschicht innerhalb der Durchkontaktierung angeordnet ist; wobei die Pufferschicht in der Lage ist, Belastungen zu absorbieren, die durch eine fehlende Übereinstimmung der thermischen Ausdehnung zwischen dem ersten und dem zweiten Material hervorgerufen sind.
  23. Bauelement nach Anspruch 22, bei dem das Plättchen eine Vorderseite und eine gegenüberliegende Rückseite umfaßt und bei dem Schaltung auf der Vorderseite des Plättchens gebildet ist und eine Verbindungsstruktur über der Vorderseite des Plättchens an geordnet ist.
  24. Bauelement nach Anspruch 23, bei dem sich die Durchkontaktierung von der Rückseite des Plättchens zu einem Leiter in der Verbindungsstruktur erstreckt und bei dem das zweite Material ein leitendes Material aufweist.
  25. Bauelement nach Anspruch 24, bei dem das leitende Material Kupfer aufweist und das Plättchen Silizium aufweist.
  26. Bauelement nach Anspruch 24, bei dem das Plättchen an ein zweites Plättchen gebunden ist.
  27. Verfahren, das aufweist: Bilden einer Durchkontaktierung in einem Substrat aus einem ersten Material besteht; Abscheiden einer Schicht aus einem Puffermaterial in der Durchkontaktierung; und Abscheiden eines zweiten Materials über der Pufferschicht innerhalb der Durchkontaktierung; wobei das Puffermaterial ein im Vergleich zu dem ersten und dem zweiten Material relativ nachgiebiges Material aufweist.
  28. Verfahren nach Anspruch 27, bei dem sowohl das erste als auch das zweite Material einen Elastizitätsmodul größer als ungefähr 40 GPa aufweist.
  29. Verfahren nach Anspruch 28, bei dem das Puffermaterial einen Elastizitätsmodul von weniger als ungefähr 10 GPa aufweist.
  30. Verfahren nach Anspruch 29, bei dem das Puffermaterial einen Elastizitätsmodul größer als ungefähr 0.001 GPa hat.
  31. Verfahren nach Anspruch 27, bei dem das erste Material Silizium aufweist und das zweite Material Kupfer aufweist und bei dem das Puffermaterial einen Elastizitätsmodul in einem Bereich zwischen ungefähr 0.001 und 10 GPa hat.
  32. Verfahren nach Anspruch 27, bei dem das Puffermaterial einen thermischen Ausdehnungskoeffizienten (CTE) in einem Bereich zwischen ungefähr einem CTE des ersten Materials und einem CTE des zweiten Materials hat.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010030760A1 (de) * 2010-06-30 2012-01-05 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement mit Durchgangskontaktierungen mit einem Verspannungsrelaxationsmechanismus
DE102009044712B4 (de) * 2008-12-02 2012-02-16 Infineon Technologies Ag Halbleiter-Bauelement
DE102010039298B4 (de) 2010-08-13 2022-11-10 Robert Bosch Gmbh Verfahren zum Füllen von Hohlräumen in Wafern

Families Citing this family (246)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7923842B2 (en) * 2006-03-16 2011-04-12 Skyworks Solutions, Inc. GaAs integrated circuit device and method of attaching same
US7692278B2 (en) * 2006-12-20 2010-04-06 Intel Corporation Stacked-die packages with silicon vias and surface activated bonding
US7598163B2 (en) * 2007-02-15 2009-10-06 John Callahan Post-seed deposition process
US7812461B2 (en) 2007-03-27 2010-10-12 Micron Technology, Inc. Method and apparatus providing integrated circuit having redistribution layer with recessed connectors
US8232183B2 (en) * 2007-05-04 2012-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Process and apparatus for wafer-level flip-chip assembly
US7939941B2 (en) 2007-06-27 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of through via before contact processing
US8193092B2 (en) 2007-07-31 2012-06-05 Micron Technology, Inc. Semiconductor devices including a through-substrate conductive member with an exposed end and methods of manufacturing such semiconductor devices
US7956713B2 (en) * 2007-09-25 2011-06-07 Intel Corporation Forming a helical inductor
JP5248084B2 (ja) * 2007-10-26 2013-07-31 新光電気工業株式会社 シリコンインターポーザとこれを用いた半導体装置用パッケージおよび半導体装置
US8492263B2 (en) * 2007-11-16 2013-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Protected solder ball joints in wafer level chip-scale packaging
JP5551078B2 (ja) * 2007-12-07 2014-07-16 エリコン・アドヴァンスド・テクノロジーズ・アーゲー Ｈｉｐｉｍｓによる反応性スパッタリング
US8304909B2 (en) * 2007-12-19 2012-11-06 Intel Corporation IC solder reflow method and materials
US7872357B2 (en) * 2008-03-05 2011-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Protection for bonding pads and methods of formation
US7803714B2 (en) 2008-03-31 2010-09-28 Freescale Semiconductor, Inc. Semiconductor through silicon vias of variable size and method of formation
JP5412662B2 (ja) * 2008-03-31 2014-02-12 独立行政法人産業技術総合研究所 低容量貫通電極を持つ３次元積層構造体コンピュータシステム
US8853830B2 (en) 2008-05-14 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. System, structure, and method of manufacturing a semiconductor substrate stack
US8334170B2 (en) * 2008-06-27 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for stacking devices
US7851346B2 (en) * 2008-07-21 2010-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding metallurgy for three-dimensional interconnect
US8932906B2 (en) 2008-08-19 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via bonding structure
US9524945B2 (en) 2010-05-18 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with L-shaped non-metal sidewall protection structure
US8063475B2 (en) * 2008-09-26 2011-11-22 Stats Chippac Ltd. Semiconductor package system with through silicon via interposer
DE102008058001B4 (de) * 2008-11-19 2024-08-29 Austriamicrosystems Ag Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement
JP5596919B2 (ja) * 2008-11-26 2014-09-24 キヤノン株式会社 半導体装置の製造方法
US7943421B2 (en) * 2008-12-05 2011-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Component stacking using pre-formed adhesive films
US7884016B2 (en) * 2009-02-12 2011-02-08 Asm International, N.V. Liner materials and related processes for 3-D integration
TWI470766B (zh) * 2009-03-10 2015-01-21 Advanced Semiconductor Eng 晶片結構、晶圓結構以及晶片製程
US9117828B2 (en) * 2009-03-27 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of handling a thin wafer
US8691664B2 (en) * 2009-04-20 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Backside process for a substrate
WO2010138493A1 (en) 2009-05-28 2010-12-02 Hsio Technologies, Llc High performance surface mount electrical interconnect
US9536815B2 (en) 2009-05-28 2017-01-03 Hsio Technologies, Llc Semiconductor socket with direct selective metalization
WO2010147939A1 (en) 2009-06-17 2010-12-23 Hsio Technologies, Llc Semiconductor socket
US9276336B2 (en) 2009-05-28 2016-03-01 Hsio Technologies, Llc Metalized pad to electrical contact interface
WO2011139619A1 (en) 2010-04-26 2011-11-10 Hsio Technologies, Llc Semiconductor device package adapter
US8987886B2 (en) 2009-06-02 2015-03-24 Hsio Technologies, Llc Copper pillar full metal via electrical circuit structure
WO2010141264A1 (en) 2009-06-03 2010-12-09 Hsio Technologies, Llc Compliant wafer level probe assembly
WO2010141296A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit semiconductor package
WO2014011226A1 (en) 2012-07-10 2014-01-16 Hsio Technologies, Llc Hybrid printed circuit assembly with low density main core and embedded high density circuit regions
US8955216B2 (en) 2009-06-02 2015-02-17 Hsio Technologies, Llc Method of making a compliant printed circuit peripheral lead semiconductor package
WO2011002709A1 (en) 2009-06-29 2011-01-06 Hsio Technologies, Llc Compliant printed circuit semiconductor tester interface
WO2010141316A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit wafer probe diagnostic tool
US9093767B2 (en) 2009-06-02 2015-07-28 Hsio Technologies, Llc High performance surface mount electrical interconnect
WO2010141297A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit wafer level semiconductor package
WO2011002712A1 (en) 2009-06-29 2011-01-06 Hsio Technologies, Llc Singulated semiconductor device separable electrical interconnect
US9276339B2 (en) 2009-06-02 2016-03-01 Hsio Technologies, Llc Electrical interconnect IC device socket
US9930775B2 (en) 2009-06-02 2018-03-27 Hsio Technologies, Llc Copper pillar full metal via electrical circuit structure
US9318862B2 (en) 2009-06-02 2016-04-19 Hsio Technologies, Llc Method of making an electronic interconnect
US8970031B2 (en) 2009-06-16 2015-03-03 Hsio Technologies, Llc Semiconductor die terminal
US9613841B2 (en) 2009-06-02 2017-04-04 Hsio Technologies, Llc Area array semiconductor device package interconnect structure with optional package-to-package or flexible circuit to package connection
US8789272B2 (en) 2009-06-02 2014-07-29 Hsio Technologies, Llc Method of making a compliant printed circuit peripheral lead semiconductor test socket
US9054097B2 (en) * 2009-06-02 2015-06-09 Hsio Technologies, Llc Compliant printed circuit area array semiconductor device package
WO2010141313A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit socket diagnostic tool
US9232654B2 (en) 2009-06-02 2016-01-05 Hsio Technologies, Llc High performance electrical circuit structure
US9320133B2 (en) 2009-06-02 2016-04-19 Hsio Technologies, Llc Electrical interconnect IC device socket
US9184527B2 (en) 2009-06-02 2015-11-10 Hsio Technologies, Llc Electrical connector insulator housing
US8988093B2 (en) 2009-06-02 2015-03-24 Hsio Technologies, Llc Bumped semiconductor wafer or die level electrical interconnect
US9277654B2 (en) 2009-06-02 2016-03-01 Hsio Technologies, Llc Composite polymer-metal electrical contacts
US9231328B2 (en) 2009-06-02 2016-01-05 Hsio Technologies, Llc Resilient conductive electrical interconnect
US9414500B2 (en) 2009-06-02 2016-08-09 Hsio Technologies, Llc Compliant printed flexible circuit
WO2010147782A1 (en) 2009-06-16 2010-12-23 Hsio Technologies, Llc Simulated wirebond semiconductor package
US8841766B2 (en) 2009-07-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US8377816B2 (en) 2009-07-30 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming electrical connections
US8324738B2 (en) 2009-09-01 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned protection layer for copper post structure
US8803332B2 (en) * 2009-09-11 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Delamination resistance of stacked dies in die saw
US8659155B2 (en) 2009-11-05 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps
US8618539B2 (en) * 2009-11-05 2013-12-31 Qualcomm Incorporated Interconnect sensor for detecting delamination
KR20110050957A (ko) 2009-11-09 2011-05-17 삼성전자주식회사 반도체 소자의 관통 비아 콘택 및 그 형성 방법
KR101090829B1 (ko) 2009-11-27 2011-12-08 기아자동차주식회사 차량용 스티프너
US8952519B2 (en) * 2010-01-13 2015-02-10 Chia-Sheng Lin Chip package and fabrication method thereof
US8399180B2 (en) * 2010-01-14 2013-03-19 International Business Machines Corporation Three dimensional integration with through silicon vias having multiple diameters
US8415238B2 (en) 2010-01-14 2013-04-09 International Business Machines Corporation Three dimensional integration and methods of through silicon via creation
US8354736B2 (en) * 2010-01-14 2013-01-15 Synopsys, Inc. Reclaiming usable integrated circuit chip area near through-silicon vias
US8299616B2 (en) * 2010-01-29 2012-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. T-shaped post for semiconductor devices
US10297550B2 (en) 2010-02-05 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. 3D IC architecture with interposer and interconnect structure for bonding dies
US8610270B2 (en) * 2010-02-09 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and semiconductor assembly with lead-free solder
US8803319B2 (en) 2010-02-11 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Pillar structure having a non-planar surface for semiconductor devices
US8318596B2 (en) 2010-02-11 2012-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Pillar structure having a non-planar surface for semiconductor devices
US20110204517A1 (en) * 2010-02-23 2011-08-25 Qualcomm Incorporated Semiconductor Device with Vias Having More Than One Material
US8519537B2 (en) 2010-02-26 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
US9385095B2 (en) 2010-02-26 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
KR101825149B1 (ko) 2010-03-03 2018-02-02 조지아 테크 리서치 코포레이션 무기 인터포저상의 패키지-관통-비아(tpv) 구조 및 그의 제조방법
US8378480B2 (en) * 2010-03-04 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy wafers in 3DIC package assemblies
US8455995B2 (en) 2010-04-16 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. TSVs with different sizes in interposers for bonding dies
US8148824B2 (en) 2010-04-16 2012-04-03 Nanya Technology Corp. Semiconductor device with through substrate via
US8441124B2 (en) 2010-04-29 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
FR2959866A1 (fr) * 2010-05-06 2011-11-11 St Microelectronics Crolles 2 Procede de realisation d'au moins une liaison traversante electriquement conductrice au sein d'un substrat semi-conducteur dans un circuit integre et circuit integre correspondant.
US8716867B2 (en) 2010-05-12 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Forming interconnect structures using pre-ink-printed sheets
US8674513B2 (en) 2010-05-13 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures for substrate
US9142533B2 (en) 2010-05-20 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate interconnections having different sizes
US8901736B2 (en) 2010-05-28 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Strength of micro-bump joints
US9018758B2 (en) 2010-06-02 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall spacer and metal top cap
US10159154B2 (en) 2010-06-03 2018-12-18 Hsio Technologies, Llc Fusion bonded liquid crystal polymer circuit structure
US9689897B2 (en) 2010-06-03 2017-06-27 Hsio Technologies, Llc Performance enhanced semiconductor socket
US9350093B2 (en) 2010-06-03 2016-05-24 Hsio Technologies, Llc Selective metalization of electrical connector or socket housing
US8426961B2 (en) 2010-06-25 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded 3D interposer structure
US8241963B2 (en) 2010-07-13 2012-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed pillar structure
US8581418B2 (en) 2010-07-21 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-die stacking using bumps with different sizes
WO2012013162A1 (zh) * 2010-07-30 2012-02-02 昆山智拓达电子科技有限公司 一种硅通孔互连结构及其制造方法
US8629568B2 (en) 2010-07-30 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device cover mark
US8540506B2 (en) 2010-08-16 2013-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor molding chamber
US8546254B2 (en) 2010-08-19 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps using patterned anodes
US8541262B2 (en) 2010-09-02 2013-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Die edge contacts for semiconductor devices
US9343436B2 (en) 2010-09-09 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked package and method of manufacturing the same
US8349735B2 (en) * 2010-09-22 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming conductive TSV with insulating annular ring
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8936966B2 (en) 2012-02-08 2015-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods for semiconductor devices
US8105875B1 (en) 2010-10-14 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Approach for bonding dies onto interposers
US8338945B2 (en) 2010-10-26 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Molded chip interposer structure and methods
US8415805B2 (en) 2010-12-17 2013-04-09 Skyworks Solutions, Inc. Etched wafers and methods of forming the same
US20120153477A1 (en) * 2010-12-17 2012-06-21 Skyworks Solutions, Inc. Methods for metal plating and related devices
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US8481425B2 (en) 2011-05-16 2013-07-09 United Microelectronics Corp. Method for fabricating through-silicon via structure
US8610285B2 (en) 2011-05-30 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. 3D IC packaging structures and methods with a metal pillar
US8664760B2 (en) 2011-05-30 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Connector design for packaging integrated circuits
US8822336B2 (en) 2011-06-16 2014-09-02 United Microelectronics Corp. Through-silicon via forming method
US8883634B2 (en) * 2011-06-29 2014-11-11 Globalfoundries Singapore Pte. Ltd. Package interconnects
US8580683B2 (en) 2011-09-27 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and methods for molding die on wafer interposers
US8501590B2 (en) 2011-07-05 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and methods for dicing interposer assembly
US8828745B2 (en) 2011-07-06 2014-09-09 United Microelectronics Corp. Method for manufacturing through-silicon via
US8476770B2 (en) 2011-07-07 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and methods for forming through vias
US8647796B2 (en) 2011-07-27 2014-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Photoactive compound gradient photoresist
US8816505B2 (en) 2011-07-29 2014-08-26 Tessera, Inc. Low stress vias
US20130040423A1 (en) 2011-08-10 2013-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Multi-Chip Wafer Level Packaging
US8754514B2 (en) 2011-08-10 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip wafer level package
US8557684B2 (en) 2011-08-23 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit (3DIC) formation process
US8963334B2 (en) 2011-08-30 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Die-to-die gap control for semiconductor structure and method
US9245773B2 (en) 2011-09-02 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packaging methods and structures thereof
US9390060B2 (en) 2011-09-02 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods, material dispensing methods and apparatuses, and automated measurement systems
US8531032B2 (en) 2011-09-02 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally enhanced structure for multi-chip device
US9530761B2 (en) 2011-09-02 2016-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems including passive electrical components
US9418876B2 (en) 2011-09-02 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of three dimensional integrated circuit assembly
US9219016B2 (en) 2011-09-28 2015-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Structure design for 3DIC testing
US10475759B2 (en) 2011-10-11 2019-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure having dies with connectors of different sizes
US8878182B2 (en) 2011-10-12 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Probe pad design for 3DIC package yield analysis
US8962474B2 (en) 2011-11-07 2015-02-24 Globalfoundries Singapore Pte. Ltd. Method for forming an air gap around a through-silicon via
US8518753B2 (en) 2011-11-15 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Assembly method for three dimensional integrated circuit
US8779599B2 (en) 2011-11-16 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages including active dies and dummy dies and methods for forming the same
US8772929B2 (en) 2011-11-16 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Package for three dimensional integrated circuit
US8759118B2 (en) 2011-11-16 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Plating process and structure
US8629043B2 (en) 2011-11-16 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for de-bonding carriers
US8779588B2 (en) 2011-11-29 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures for multi-chip packaging
US8643148B2 (en) 2011-11-30 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-Wafer structures and methods for forming the same
US8653658B2 (en) 2011-11-30 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Planarized bumps for underfill control
US8557631B2 (en) 2011-12-01 2013-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Interposer wafer bonding method and apparatus
US8536573B2 (en) 2011-12-02 2013-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Plating process and structure
US8558229B2 (en) 2011-12-07 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation layer for packaged chip
EP2605273A3 (de) * 2011-12-16 2017-08-09 Imec Verfahren zur Herstellung von Isoliergräben in Mikro-Höckerverbindungsstrukturen und damit hergestellte Vorrichtungen
US8518823B2 (en) 2011-12-23 2013-08-27 United Microelectronics Corp. Through silicon via and method of forming the same
US8871568B2 (en) 2012-01-06 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Packages and method of forming the same
US8518796B2 (en) 2012-01-09 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor die connection system and method
US8691706B2 (en) 2012-01-12 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing substrate warpage in semiconductor processing
US9620430B2 (en) 2012-01-23 2017-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Sawing underfill in packaging processes
US8900969B2 (en) 2012-01-27 2014-12-02 Skyworks Solutions, Inc. Methods of stress balancing in gallium arsenide wafer processing
US20130193575A1 (en) * 2012-01-27 2013-08-01 Skyworks Solutions, Inc. Optimization of copper plating through wafer via
US8698308B2 (en) 2012-01-31 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structural designs to minimize package defects
US8609529B2 (en) 2012-02-01 2013-12-17 United Microelectronics Corp. Fabrication method and structure of through silicon via
US9406500B2 (en) 2012-02-08 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Flux residue cleaning system and method
US9230932B2 (en) 2012-02-09 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect crack arrestor structure and methods
US8975183B2 (en) 2012-02-10 2015-03-10 Taiwan Semiconductor Manufacturing Co., Ltd. Process for forming semiconductor structure
FR2986903A1 (fr) 2012-02-15 2013-08-16 St Microelectronics Crolles 2 Procede de fabrication d'un circuit integre comprenant des vias traversant le substrat
US8816495B2 (en) 2012-02-16 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structures and formation methods of packages with heat sinks
US8900922B2 (en) 2012-02-16 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Fine-pitch package-on-package structures and methods for forming the same
US9646942B2 (en) 2012-02-23 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for controlling bump height variation
US8779559B2 (en) 2012-02-27 2014-07-15 Qualcomm Incorporated Structure and method for strain-relieved TSV
US8953336B2 (en) 2012-03-06 2015-02-10 Taiwan Semiconductor Manufacturing Co., Ltd. Surface metal wiring structure for an IC substrate
US8962392B2 (en) 2012-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Underfill curing method using carrier
US9006004B2 (en) 2012-03-23 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Probing chips during package formation
US20130249095A1 (en) * 2012-03-26 2013-09-26 Skyworks Solutions, Inc. Gallium arsenide devices with copper backside for direct die solder attach
US20140117559A1 (en) * 2012-03-30 2014-05-01 Paul A. Zimmerman Process and material for preventing deleterious expansion of high aspect ratio copper filled through silicon vias (tsvs)
US9034695B2 (en) 2012-04-11 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated thermal solutions for packaging integrated circuits
US9391000B2 (en) 2012-04-11 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming silicon-based hermetic thermal solutions
US9425136B2 (en) 2012-04-17 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Conical-shaped or tier-shaped pillar connections
US9646923B2 (en) 2012-04-17 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, methods of manufacture thereof, and packaged semiconductor devices
US9299674B2 (en) 2012-04-18 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace interconnect
US8741691B2 (en) 2012-04-20 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating three dimensional integrated circuit
US9515036B2 (en) 2012-04-20 2016-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for solder connections
CN103378060A (zh) * 2012-04-28 2013-10-30 上海华虹Nec电子有限公司 硅通孔及其填充方法
US8691600B2 (en) 2012-05-02 2014-04-08 United Microelectronics Corp. Method for testing through-silicon-via (TSV) structures
US8368422B1 (en) * 2012-05-04 2013-02-05 Nanya Technology Corp. System and method for testing off-chip driver impedance
US9093506B2 (en) 2012-05-08 2015-07-28 Skyworks Solutions, Inc. Process for fabricating gallium arsenide devices with copper contact layer
US9576830B2 (en) 2012-05-18 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for adjusting wafer warpage
US9583365B2 (en) 2012-05-25 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming interconnects for three dimensional integrated circuit
TW201405738A (zh) * 2012-06-07 2014-02-01 Rensselaer Polytech Inst 具有穿孔內墊層的積體電路組件以及結合此電路組件的方法
US8691688B2 (en) 2012-06-18 2014-04-08 United Microelectronics Corp. Method of manufacturing semiconductor structure
US9275933B2 (en) 2012-06-19 2016-03-01 United Microelectronics Corp. Semiconductor device
US8900996B2 (en) 2012-06-21 2014-12-02 United Microelectronics Corp. Through silicon via structure and method of fabricating the same
US8525296B1 (en) 2012-06-26 2013-09-03 United Microelectronics Corp. Capacitor structure and method of forming the same
US9761520B2 (en) 2012-07-10 2017-09-12 Hsio Technologies, Llc Method of making an electrical connector having electrodeposited terminals
US9491539B2 (en) * 2012-08-01 2016-11-08 Knowles Electronics, Llc MEMS apparatus disposed on assembly lid
US8970035B2 (en) 2012-08-31 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures for semiconductor package
US9111817B2 (en) 2012-09-18 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure and method of forming same
US8628990B1 (en) 2012-09-27 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Image device and methods of forming the same
US8912844B2 (en) 2012-10-09 2014-12-16 United Microelectronics Corp. Semiconductor structure and method for reducing noise therein
US9035457B2 (en) 2012-11-29 2015-05-19 United Microelectronics Corp. Substrate with integrated passive devices and method of manufacturing the same
US8716104B1 (en) 2012-12-20 2014-05-06 United Microelectronics Corp. Method of fabricating isolation structure
US9997443B2 (en) 2013-02-25 2018-06-12 Infineon Technologies Ag Through vias and methods of formation thereof
US9646894B2 (en) 2013-03-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging mechanisms for dies with different sizes of connectors
US9070644B2 (en) 2013-03-15 2015-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging mechanisms for dies with different sizes of connectors
US8884398B2 (en) 2013-04-01 2014-11-11 United Microelectronics Corp. Anti-fuse structure and programming method thereof
US9245824B2 (en) * 2013-04-18 2016-01-26 Globalfoundries Inc. Through-vias for wiring layers of semiconductor devices
US9287173B2 (en) 2013-05-23 2016-03-15 United Microelectronics Corp. Through silicon via and process thereof
CN104253109A (zh) * 2013-06-26 2014-12-31 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
US8952544B2 (en) * 2013-07-03 2015-02-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9123730B2 (en) 2013-07-11 2015-09-01 United Microelectronics Corp. Semiconductor device having through silicon trench shielding structure surrounding RF circuit
US9236301B2 (en) 2013-07-11 2016-01-12 Globalfoundries Inc. Customized alleviation of stresses generated by through-substrate via(S)
US10506722B2 (en) 2013-07-11 2019-12-10 Hsio Technologies, Llc Fusion bonded liquid crystal polymer electrical circuit structure
US10667410B2 (en) 2013-07-11 2020-05-26 Hsio Technologies, Llc Method of making a fusion bonded circuit structure
CN104347548A (zh) * 2013-08-02 2015-02-11 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN103400798B (zh) * 2013-08-02 2015-02-25 华进半导体封装先导技术研发中心有限公司 一种硅通孔内通过热氧化形成超厚绝缘层的方法
CN104347482B (zh) * 2013-08-02 2018-02-06 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN104347483A (zh) * 2013-08-02 2015-02-11 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US9024416B2 (en) 2013-08-12 2015-05-05 United Microelectronics Corp. Semiconductor structure
US8916471B1 (en) 2013-08-26 2014-12-23 United Microelectronics Corp. Method for forming semiconductor structure having through silicon via for signal and shielding structure
US9048223B2 (en) 2013-09-03 2015-06-02 United Microelectronics Corp. Package structure having silicon through vias connected to ground potential
US9117804B2 (en) 2013-09-13 2015-08-25 United Microelectronics Corporation Interposer structure and manufacturing method thereof
CN104465563B (zh) * 2013-09-23 2018-07-20 中芯国际集成电路制造(上海)有限公司 硅通孔填充结构以及硅通孔的填充方法
CN103545320B (zh) * 2013-11-11 2015-11-25 京东方科技集团股份有限公司 显示基板和含有该显示基板的柔性显示装置
TWI633640B (zh) 2013-12-16 2018-08-21 新力股份有限公司 Semiconductor element, method of manufacturing semiconductor element, and electronic device
US9343359B2 (en) 2013-12-25 2016-05-17 United Microelectronics Corp. Integrated structure and method for fabricating the same
US10340203B2 (en) 2014-02-07 2019-07-02 United Microelectronics Corp. Semiconductor structure with through silicon via and method for fabricating and testing the same
US20150228555A1 (en) * 2014-02-10 2015-08-13 Globalfoundries Inc. Structure and method of cancelling tsv-induced substrate stress
US10026671B2 (en) 2014-02-14 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9653443B2 (en) 2014-02-14 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal performance structure for semiconductor packages and method of forming same
US10056267B2 (en) 2014-02-14 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9768090B2 (en) 2014-02-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9935090B2 (en) 2014-02-14 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9530719B2 (en) 2014-06-13 2016-12-27 Skyworks Solutions, Inc. Direct die solder of gallium arsenide integrated circuit dies and methods of manufacturing gallium arsenide wafers
KR101650938B1 (ko) * 2014-09-25 2016-08-24 코닝정밀소재 주식회사 집적회로 패키지용 기판
JP6390404B2 (ja) 2014-12-15 2018-09-19 富士通株式会社 電子装置及び電子装置の製造方法
US9564416B2 (en) 2015-02-13 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US9559447B2 (en) 2015-03-18 2017-01-31 Hsio Technologies, Llc Mechanical contact retention within an electrical connector
US9613931B2 (en) 2015-04-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) having dummy dies and methods of making the same
US9935047B2 (en) * 2015-10-16 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structures and methods forming the same
US9786593B1 (en) 2016-04-11 2017-10-10 Nanya Technology Corporation Semiconductor device and method for forming the same
EP3471132B1 (de) 2017-10-12 2020-02-26 ams AG Verfahren zur herstellung eines halbleiterbauelements sowie halbleiterbauelement
KR102499724B1 (ko) * 2018-01-12 2023-02-14 삼성디스플레이 주식회사 표시장치 및 연성 회로 기판
US10573803B1 (en) * 2018-08-21 2020-02-25 Semiconductor Components Industries, Llc Current sensor packages with through hole in semiconductor
CN110858578B (zh) * 2018-08-23 2021-07-13 联华电子股份有限公司 管芯封环及其制造方法
CN109300947B (zh) * 2018-09-28 2021-09-07 京东方科技集团股份有限公司 柔性显示基板及其制造方法、显示装置
US11270955B2 (en) * 2018-11-30 2022-03-08 Texas Instruments Incorporated Package substrate with CTE matching barrier ring around microvias
KR102110150B1 (ko) * 2019-01-08 2020-06-08 (주)티에스이 신호 전송 커넥터용 도전부 보호부재 및 그 제조방법과, 이를 갖는 신호 전송 커넥터 및 그 제조방법
RU2708677C1 (ru) * 2019-02-08 2019-12-11 Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский Томский государственный университет" (ТГУ, НИ ТГУ) Способ металлизации сквозных отверстий в полуизолирующих полупроводниковых подложках
US11581232B2 (en) 2019-05-30 2023-02-14 Stmicroelectronics Pte Ltd Semiconductor device with a dielectric between portions
US11495472B2 (en) * 2020-04-16 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondutor packages and methods of forming same
US11430692B2 (en) * 2020-07-29 2022-08-30 Taiwan Semiconductor Manufacturing Company Limited Thermally stable copper-alloy adhesion layer for metal interconnect structures and methods for forming the same
US20230015241A1 (en) * 2021-07-13 2023-01-19 Changxin Memory Technologies, Inc. Memory structure
CN118352336A (zh) * 2023-01-06 2024-07-16 长鑫存储技术有限公司 半导体结构及其制造方法、存储器

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4791248A (en) 1987-01-22 1988-12-13 The Boeing Company Printed wire circuit board and its method of manufacture
JPH02181496A (ja) * 1989-01-06 1990-07-16 Hitachi Ltd 多層配線基板
JPH0350781A (ja) 1989-07-18 1991-03-05 Matsushita Electric Ind Co Ltd 厚膜混成集積回路
JP3126726B2 (ja) * 1990-11-30 2001-01-22 株式会社日立製作所 配線構造体とその製造方法
US6423571B2 (en) * 1994-09-20 2002-07-23 Hitachi, Ltd. Method of making a semiconductor device having a stress relieving mechanism
US5904496A (en) 1997-01-24 1999-05-18 Chipscale, Inc. Wafer fabrication of inside-wrapped contacts for electronic devices
US6882045B2 (en) * 1999-10-28 2005-04-19 Thomas J. Massingill Multi-chip module and method for forming and method for deplating defective capacitors
JP3879816B2 (ja) * 2000-06-02 2007-02-14 セイコーエプソン株式会社 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器
US6358836B1 (en) * 2000-06-16 2002-03-19 Industrial Technology Research Institute Wafer level package incorporating elastomeric pads in dummy plugs
US6878309B2 (en) * 2001-02-12 2005-04-12 Dober Chemical Corp. Controlled release cooling additive composition
US20030104649A1 (en) * 2001-08-15 2003-06-05 Mehmet Ozgur Method for making CMOS-based monolithic micro electromechanical system (MEMS) integrated circuits and integrated circuits made thereby
JP2003289073A (ja) * 2002-01-22 2003-10-10 Canon Inc 半導体装置および半導体装置の製造方法
US6846756B2 (en) * 2002-07-30 2005-01-25 Taiwan Semiconductor Manufacturing Co., Ltd Method for preventing low-k dielectric layer cracking in multi-layered dual damascene metallization layers
US6831363B2 (en) * 2002-12-12 2004-12-14 International Business Machines Corporation Structure and method for reducing thermo-mechanical stress in stacked vias
JP3970210B2 (ja) * 2003-06-24 2007-09-05 三洋電機株式会社 半導体装置の製造方法
US7276787B2 (en) * 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
US7169698B2 (en) * 2004-01-14 2007-01-30 International Business Machines Corporation Sacrificial inorganic polymer intermetal dielectric damascene wire and via liner

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009044712B4 (de) * 2008-12-02 2012-02-16 Infineon Technologies Ag Halbleiter-Bauelement
US9716068B2 (en) 2008-12-02 2017-07-25 Infineon Technologies Ag Semiconductor device
DE102010030760A1 (de) * 2010-06-30 2012-01-05 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement mit Durchgangskontaktierungen mit einem Verspannungsrelaxationsmechanismus
US8598714B2 (en) 2010-06-30 2013-12-03 Globalfoundries Inc. Semiconductor device comprising through hole vias having a stress relaxation mechanism
DE102010030760B4 (de) * 2010-06-30 2014-07-24 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement mit Durchgangskontaktierungen mit einem Verspannungsrelaxationsmechanismus und Verfahren zur Herstellung eines solchen
DE102010039298B4 (de) 2010-08-13 2022-11-10 Robert Bosch Gmbh Verfahren zum Füllen von Hohlräumen in Wafern

Also Published As

Publication number Publication date
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