DE102018127167A1 - Halbleiterbauelement mit höckerstruktur und verfahren zum herstellen eines halbleiterbauelements - Google Patents

Halbleiterbauelement mit höckerstruktur und verfahren zum herstellen eines halbleiterbauelements Download PDF

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Chen-Shien Chen
Cheng-Hung Tsai
Kuo-Chin Chang
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    • H01L2224/13155Nickel [Ni] as principal constituent
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    • H01L2224/13099Material
    • H01L2224/13198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199Material of the matrix
    • H01L2224/132Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13238Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13247Copper [Cu] as principal constituent
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Abstract

Ein Halbleiterbauelement weist ein Substrat 15 und mindestens eine Höckerstruktur, die über dem Substrat angeordnet ist, auf. Die mindestens eine Höckerstruktur weist einen Sockel auf, der aus einem Metall, das eine geringere Lötbarkeit als Kupfer oder eine Kupferlegierung auf eine Lotlegierung aufweist, gebildet ist, angeordnet über dem Substrat. Eine Lotlegierung wird direkt über und in Kontakt mit einer oberen Fläche des Metalls, das die geringere Lötbarkeit als Kupfer oder eine Kupferlegierung aufweist, gebildet. Der Sockel weist eine Höhe von mehr als 10 µm auf.

Description

  • QUERVERWEIS ZU VERBUNDENEN ANMELDUNGEN
  • Diese Anmeldung beansprucht den Vorteil der vorläufigen US-Patentanmeldung Nr. 62/591,534 , eingereicht am 28. November 2017, deren Offenbarung hierin durch Verweis in ihrer Gänze einbezogen ist.
  • STAND DER TECHNIK
  • Da Verbrauchergeräte mit immer besserer Leistung als Reaktion auf die Konsumnachfrage kleiner und kleiner geworden sind, hat sich auch die Größe der einzelnen Komponenten dieser Geräte und Vorrichtungen verringert. Halbleiterbauelemente, welche Hauptkomponenten von Verbrauchergeräten wie Mobiltelefonen, Tabletcomputern und dergleichen darstellen, sind kleiner und kleiner geworden. Die Verringerung der Größe von Halbleiterbauelementen ist auch durch Fortschritte der Halbleiterherstellungsverfahren, wie zum Beispiel dem Bilden von Verbindungen zwischen Halbleiterbauelementen, ermöglicht worden.
  • Da die Elektronikindustrie dreidimensionale integrierte Schaltungen (3D IC) auf der Grundlage einer Si-Durchkontaktierungs- (TSV-) Technologie entwickelt, wird derzeit das Bearbeiten und die Zuverlässigkeit von Höckern (Bumps), die verwendet werden, um die gestapelten Chips miteinander zu verbinden, aktiv erforscht. Im Zuge der Verringerung der Größe der Höcker wird der Durchmesser eines Höckers auf ungefähr eine Größenordnung kleiner als jene von Flipchip-Lötstellen verringert, und das Volumen ist ungefähr 1000 Mal kleiner. Die viel geringere Größe der Lötverbindungen erhöht die Möglichkeit eines Ausfalls der Höcker-Lötverbindungen.
  • Figurenliste
  • Die vorliegende Offenbarung ist am besten verständlich aus der folgenden ausführlichen Beschreibung gelesen in Zusammenhang mit den beigefügten Figuren. Es ist festzuhalten, dass im Einklang mit der gängigen Praxis in der Branche verschiedene Merkmale/Elemente nicht maßstabsgetreu dargestellt und ausschließlich zu Darstellungszwecken verwendet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale/Elemente für die Klarheit der Erörterung beliebig erhöht oder verringert sein.
    • 1 ist eine schematische Ansicht einer Höckerstruktur gemäß einer Ausführungsform der Offenbarung.
    • 2A und 2B stellen einen der verschiedenen Vorgänge eines Verfahrens zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der Offenbarung dar. 2A ist eine Draufsicht und 2B ist eine Querschnittsansicht entlang der Linie A-A von 2A.
    • 3 ist eine Querschnittsansicht, die einen der verschiedenen Vorgänge eines Verfahrens zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der Offenbarung darstellt.
    • 4 ist eine Querschnittsansicht, die einen der verschiedenen Vorgänge eines Verfahrens zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der Offenbarung darstellt.
    • 5 ist eine Querschnittsansicht, die einen der verschiedenen Vorgänge eines Verfahrens zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der Offenbarung darstellt.
    • 6 ist eine Querschnittsansicht, die einen der verschiedenen Vorgänge eines Verfahrens zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der Offenbarung darstellt.
    • 7 ist eine Querschnittsansicht, die einen der verschiedenen Vorgänge eines Verfahrens zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der Offenbarung darstellt.
    • 8 ist eine Querschnittsansicht, die einen der verschiedenen Vorgänge eines Verfahrens zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der Offenbarung darstellt.
    • 9 ist eine Querschnittsansicht, die einen der verschiedenen Vorgänge eines Verfahrens zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der Offenbarung darstellt.
    • 10A und 10B stellen einen der verschiedenen Vorgänge eines Verfahrens zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der Offenbarung dar. 10A ist eine Querschnittsansicht entlang der Linie B-B von 10B.
    • 11 ist ein Flussdiagramm, das ein Verfahren zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der Offenbarung darstellt.
    • 12 ist eine Querschnittsansicht, die einen der verschiedenen Vorgänge eines Verfahrens zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der Offenbarung darstellt.
    • 13 ist eine Querschnittsansicht, die einen der verschiedenen Vorgänge eines Verfahrens zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der Offenbarung darstellt.
    • 14 ist eine Querschnittsansicht, die einen der verschiedenen Vorgänge eines Verfahrens zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der Offenbarung darstellt.
    • 15 ist ein Flussdiagramm, das ein Verfahren zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der Offenbarung darstellt.
    • 16 ist eine schematische Ansicht einer Höckerstruktur gemäß einer Ausführungsform der Offenbarung.
    • 17 ist ein Flussdiagramm, das ein Verfahren zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der Offenbarung darstellt.
    • 18 ist eine schematische Ansicht einer Höckerstruktur gemäß einer Ausführungsform der Offenbarung.
    • 19 ist ein Flussdiagramm, das ein Verfahren zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der Offenbarung darstellt.
    • 20 ist eine schematische Ansicht eines Höckers gemäß einer Ausführungsform der Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zum Umsetzen verschiedener Merkmale/Elemente der Erfindung bereitstellt. Spezifische Ausführungsformen oder Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Das sind natürlich nur Beispiele und sollen in keiner Weise einschränkend wirken. Zum Beispiel sind die Abmessungen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von Verfahrensbedingungen und/oder gewünschten Eigenschaften des Bauelements abhängen. Zum Beispiel kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen aufweisen, in welchen das erste und zweite Element in direktem Kontakt gebildet sind, und kann ebenfalls Ausführungsformen aufweisen, in welchen zusätzliche Elemente zwischen dem ersten und dem zweiten Element gebildet sind, sodass das erste und das zweite Element nicht in direktem Kontakt sein können. Zur Vereinfachung und Klarheit können verschiedene Elemente beliebig in unterschiedlichen Maßstäben gezeichnet sein.
  • Ferner können hierin Begriffe räumlicher Zusammenhänge, wie zum Beispiel „unterhalb“, „unter“, „niedriger“, „über“, „oben“ und dergleichen, verwendet sein, um den Zusammenhang eines Elements oder Merkmals mit (einem) anderen Element(en) oder Merkmal(en), die in den Figuren dargestellt sind, einfacher zu beschreiben. Es ist beabsichtigt, dass die Begriffe räumlicher Zusammenhänge unterschiedliche Ausrichtungen der verwendeten oder betriebenen Bauelemente zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Das Bauelement/die Vorrichtung kann auch anders ausgerichtet (um 90 Grad gedreht oder in anderen Ausrichtungen) sein, und die hierin verwendeten Begriffe räumlicher Zusammenhänge können ebenfalls dementsprechend ausgelegt werden. Darüber hinaus kann der Begriff „(hergestellt) aus“ entweder „umfassend/aufweisend“ oder „bestehend aus“ bedeuten.
  • 1 ist eine schematische Ansicht einer Höckerstruktur gemäß einer Ausführungsform der Offenbarung. Ein Halbleiterbauelement 10 weist ein Substrat 15 und mindestens eine Höckerstruktur 55, die auf dem Substrat 15 angeordnet ist, auf. Ein Kontaktfeld 20 ist auf dem Substrat 15 angeordnet. Das Kontaktfeld 20 ist mit den Schaltkreisen des Substrat 15 elektrisch verbunden. Die Höckerstrukturen 55 sind über das Kontaktfeld 20 mit den Schaltkreisen des Substrats 15 verbunden. Die mindestens eine Höckerstruktur 55 weist einen Sockel 25 auf, der hauptsächlich aus einem Metall, das eine geringere Lötbarkeit (Benetzbarkeit) als Kupfer oder eine Kupferlegierung auf eine Lotlegierung aufweist, gebildet ist. Mit anderen Worten ist es weniger wahrscheinlich, dass das Metall, das eine geringere Lötbarkeit (oder Benetzbarkeit) aufweist, eine intermetallische Verbindung (oder Legierung) mit einer Komponente der Lotlegierung an der Grenzfläche zwischen dem Metall und der Lotlegierung bildet, als Kupfer oder Kupferlegierung. Da der Sockel eine geringere Lötbarkeit aufweist, als Kupfer oder eine Kupferlegierung, wird der Fluss von Lot über die Seite des Sockels nach unten unterbunden. In einigen Ausführungsformen ist der Sockel 25 aus einem nickelbasierten Material gebildet. In einigen Ausführungsformen weist nickelbasiertes Material Nickel und Nickellegierungen auf, welche 50 Molprozent oder mehr an Nickel enthalten. In einigen Ausführungsformen weist die Höckerstruktur 55 nur eine nickelbasierte Schicht 25 auf. In einigen Ausführungsformen weist das Halbleiterbauelement 10 eine Under-Bump-Metallisierung 40 auf, die auf dem Kontaktfeld 20 zwischen dem Sockel 25 und dem Substrat 15 angeordnet ist.
  • In einigen Ausführungsformen weist die Höckerstruktur 55 eine Schicht 30 aus Cu oder Cu-Legierung auf, die zwischen dem Sockel 25 und der Under-Bump-Metallisierung 40 angeordnet ist. In einigen Ausführungsformen wird das Metall, welches eine geringere Lötbarkeit (oder Benetzbarkeit) aufweist, derart ausgewählt, dass die Bildung der intermetallischen Verbindung sehr langsam erfolgt, wodurch verhindert wird, dass sich das Lot über die Höhe des Sockels 25 bewegt und mit der darunterliegenden Schicht 30 aus Cu oder Cu-Legierung in Berührung kommt. Eine Isolierschicht 60 ist über dem Substrat 15 gebildet und umgibt in einigen Ausführungsformen die Under-Bump-Metallisierung 40.
  • In einigen Ausführungsformen sind die Kontaktfelder 20 aus einem geeigneten leitfähigen Metall gebildet, wie zum Beispiel Aluminium, Kupfer, Silber, Gold, Nickel, Wolfram, Titan, Legierungen davon und/oder mehrlagige Schichten daraus.
  • In einigen Ausführungsformen weist die Höckerstruktur 55 eine Lotschicht 35 auf, die am Sockel 25 angeordnet ist. In einigen Ausführungsformen ist die Lotschicht 35 aus einer zinnhaltigen Legierung wie zum Beispiel AgSn, SnAgCu, PbSn und CuSn gebildet. In einigen Ausführungsformen ist die Lotschicht 35 in direktem physischem Kontakt mit einer oberen Fläche des Sockels 25 angeordnet. In einigen Ausführungsformen ist die Lotschicht 35 nicht in direktem physischem Kontakt mit der Schicht 30 aus Cu oder Cu-Legierung angeordnet.
  • In einigen Ausführungsformen weist der Sockel 25 eine Höhe D1 auf, die mehr als 10 µm bis zu ungefähr 30 µm beträgt. Bei einer Sockelhöhe D1 von mehr als 10 µm weist der Sockel 25 eine ausreichende Höhe auf, sodass das Lot daran gehindert wird, rasch über den Höcker nach unten zu fließen und Hohlräume in der Lötverbindung zu bilden oder mit anderen Elementen des Halbleiterbauelements in Kontakt zu kommen und einen Kurzschluss zu verursachen. Die Sockelhöhe D1 ist größer als eine typische Kappenschichthöhe. Kappenschichten werden in herkömmlichen Höckerstrukturen als Sperrschichten verwendet, um zu verhindern, dass Cu in der Schicht aus Cu oder Cu-Legierung in die Lotschicht diffundiert. Bei Sockelhöhen von mehr als ungefähr 30 µm vermindert sich die Bauelementdichte in einer integrierten Schaltung aufgrund der vergrößerten Abstände zwischen den integrierten Schaltungskomponenten. In einigen Ausführungsformen weist der Sockel 25 einen Durchmesser im Bereich von ungefähr 5 µm bis ungefähr 40 µm auf. In einigen Ausführungsformen weist der Sockel 25 einen Durchmesser im Bereich von ungefähr 20 µm bis ungefähr 25 µm auf. In einer Ausführungsform weist das Halbleiterbauelement 10 eine Schicht 30 aus Cu oder Cu-Legierung auf, die eine Höhe D2 von ungefähr 5 µm bis ungefähr 10 µm zwischen dem Sockel 25 und der oberen Fläche der Under-Bump-Metallisierung 40 aufweist. In einigen Ausführungsformen ist die Höhe D1 des Sockels 25 größer als die Höhe D2 der Schicht 30 aus Cu oder Cu-Legierung. In einigen Ausführungsformen liegt ein Verhältnis der Höhe D1 des Sockels 25 zur Höhe D2 der Schicht 30 aus Cu oder Cu-Legierung (D1/D2) im Bereich von ungefähr 6/1 bis ungefähr 1.5/1. In einigen Ausführungsformen liegt ein Verhältnis der Höhe D1 des Sockels 25 zur Höhe D2 der Schicht 30 aus Cu oder Cu-Legierung (D1/D2) im Bereich von ungefähr 5/1 bis ungefähr 3/1. In einigen Ausführungsformen liegt ein Verhältnis der Höhe D1 des Sockels 25 zur Höhe D2 der Schicht 30 aus Cu oder Cu-Legierung (D1/D2) im Bereich von ungefähr 4/1 bis ungefähr 2/1.
  • In einigen Ausführungsformen ist die Materialzusammensetzung der Seitenwände der Höckerstruktur 55 im Wesentlichen dieselbe wie die Materialzusammensetzung der inneren Abschnitte der Höckerstruktur 55 in einer bestimmten Höhe. Mit anderen Worten gibt es in einigen Ausführungsformen keine zweckbestimmt geformten Schichten der Seitenwände der Höckerstruktur 55. Zum Beispiel gibt es in einigen Ausführungsformen keine zweckbestimmt gebildeten Passivierungsschichten, wie zum Beispiel eine Nitridschicht, an einer Seitenwand des Sockels 25.
  • Das Halbleiterbauelement 10 ist ein Bauelement-Die, in dem in einigen Ausführungsformen aktive Bauelemente wie zum Beispiel Transistoren angeordnet sind. In anderen Ausführungsformen weist das Halbleiterbauelement 10 ein Packagesubstrat oder ein Zwischenelement auf, welches darauf gebildete Bauelement-Dies aufweist. In einigen Ausführungsformen werden die Höckerstrukturen 55 dazu verwendet, einen Halbleiterchip oder einen Die mit einem Zwischenelement, einem Packagesubstrat oder einem anderen Halbleiterchip oder -Die zu verbinden.
  • 2A und 2B stellen einen der verschiedenen Vorgänge eines Verfahrens zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der Offenbarung dar. 3A ist eine Draufsicht und 3B ist eine Querschnittsansicht entlang der Linie A-A von 3A. Wie in 3A gezeigt sind eine Mehrzahl von Kontaktfeldern 20, auf denen Höcker gebildet werden sollen, auf einer Fläche eines Substrats 15 angeordnet. Die Kontaktfelder 20 sind aus einem geeigneten leitfähigen Metall gebildet, wie zum Beispiel Aluminium, Kupfer, Silber, Gold, Nickel, Wolfram, Titan, Legierungen davon und/oder mehrlagigen Schichten daraus. Die Kontaktfelder sind durch einen geeigneten Metallplattierungsvorgang gebildet, aufweisend Elektro- oder stromlose Plattierung, physikalische Aufdampfung (PVD) aufweisend Zerstäubung, chemische Aufdampfung (CVD), Atomlagenabscheidung (ALD), thermische Verdampfung oder Elektronenstrahlverdampfung. Die Kontaktfelder 20 sind in einigen Ausführungsformen in einer Zeilen-und-Spalten-Anordnung angeordnet.
  • 3 - 10B sind Querschnittsansichten, die verschiedenen Stationen eines Verfahrens zum Herstellen eines Halbleiterbauelements gemäß Ausführungsformen der Offenbarung darstellen. Eine Under-Bump-Metallisierung 40 ist in einigen Ausführungsformen über den Kontaktfeldern und der Isolierschicht 60 gebildet, wie in 3 gezeigt.
  • In einigen Ausführungsformen ist die Schaltung 155 aufweisend Bauelemente 160 auf dem Substrat 12 angeordnet. Die Bauelemente 160 umfassen in einigen Ausführungsformen Transistoren, Kondensator, Induktoren, Widerstände oder dergleichen. Die Kontaktfelder 20 und die Höckerstrukturen 55 sind in einigen Ausführungsformen durch darunterliegende Verbindungen 165, umfassend Verdrahtungsschichten und Durchkontaktierungen, mit der Schaltung 155 elektrisch verbunden. Die Verdrahtungsschichten und Durchkontaktierungen der Verbindungen 165 können aus Kupfer oder Kupferlegierungen, Aluminium, Wolfram, Nicke oder irgendeinem anderen geeigneten Metall gebildet sein. Die Verdrahtungsschichten und Durchkontaktierungen können unter Verwendung von Damaszenerverfahren gebildet sein. Die Schaltung 155 ist in einigen Ausführungsformen in eine Isolierschicht 170, wie zum Beispiel eine Zwischenschicht-Dielektrikums- (ILD-) Schicht oder eine intermetallische Dielektrikums- (IMD-) Schicht eingebettet.
  • In einigen Ausführungsformen weist das Substrat 15 eine Halbleiterbasis 12 auf. Die Halbleiterbasis 12 ist mindestens aus einem Material gewählt aus der folgenden Gruppe gebildet: Silizium, Diamant, Germanium, SiGe, SiGeSn, SiGeC, GeSn, SiSn, GaAs, InGaAs, InAs, InP, InSb, GaAsP, GaInP und SiC. In einigen Ausführungsformen ist die Halbleiterbasis 12 ein Siliziumwafer.
  • Eine Isolierschicht 60 ist in einigen Ausführungsformen über dem Substrat 15 gebildet. In einigen Ausführungsformen ist die Isolierschicht 60 eine Oxidschicht. Die Isolierschicht 60 wird unter Verwendung geeigneter Fotolithografie- und Ätzvorgänge strukturiert, um Öffnungen zu bilden, in welche in einigen Ausführungsformen die Under-Bump-Metallisierung 40 aufgebracht wird. In einigen Ausführungsformen wird die Under-Bump-Metallisierung durch ein geeignetes Metallablagerungsverfahren gebildet, umfassend Elektro- oder stromlose Plattierung, physikalische Aufdampfung (PVD) aufweisend Zerstäubung, chemische Aufdampfung (CVD), Atomlagenabscheidung (ALD), thermische Verdampfung und Elektronenstrahlverdampfung. In einigen Ausführungsformen wird eine Impfschicht (nicht gezeigt) auf das Kontaktfeld aufgebracht, bevor die Under-Bump-Metallisierung gebildet wird. In einigen Ausführungsformen erstreckt sich die Under-Bump-Metallisierung 40 über die Isolierschicht 60, und überschüssige Under-Bump-Metallisierung wird durch einen geeigneten Vorgang, zum Beispiel chemisch-mechanisches Polieren (CMP), entfernt.
  • In einer Ausführungsform weist die Under-Bump-Metallisierung 40 eine titanbasierte Schicht auf, die auf dem Feld 20 angeordnet ist, und eine durch Zerstäubung (Sputtern) aufgebrachte kupferbasierte Schichte, die auf der titanbasierten Schicht angeordnet ist, auf. Ein titanbasiertes Material umfasst Titan und Titanlegierungen sowie Titanverbindungen, welche 50 Molprozent oder mehr an Titan enthalten. Ein kupferbasiertes Material umfasst Kupfer, und Kupferlegierungen sowie Kupferverbindungen, welche 50 Molprozent oder mehr an Kupfer enthalten. In einer Ausführungsform ist die titanbasierte Schicht eine durch Zerstäubung aufgebrachte Schicht aus Ti oder TiW, die eine Dicke im Bereich von 20 nm bis 70 nm aufweist.
  • In einigen Ausführungsformen der Offenbarung wird als nächstes eine Fotolackschicht 65 über der Under-Bump-Metallisierung 40 und der Isolierschicht 60 gebildet, wie in 4 gezeigt. Die Fotolackschicht 65 kann ein positiver Fotolack oder ein negativer Fotolack sein. Ist der Fotolack positiv, so wird der Abschnitt des Fotolacks, welcher der aktinischen Strahlung ausgesetzt ist, im Entwickler löslich und während dem Entwicklungsvorgang entfernt. Ist der Fotolack negativ, so wird der Abschnitt des Fotolacks, welcher der aktinischen Strahlung ausgesetzt ist, im Entwickler unlöslich und verbleibt auf dem Bauelement, während der Abschnitt, welcher nicht der aktinischen Strahlung ausgesetzt wird, während dem Entwicklungsvorgang entfernt wird. In einigen Ausführungsformen ist die aktinische Strahlung eine ultraviolette Strahlung umfassend i-Linien- und g-Linien-Strahlung, und tiefe Ultraviolettstrahlung; extreme Ultraviolett- (EUV-) Strahlung; und Elektronenstrahlstrahlung. In einigen Ausführungsformen wird die aktinische Strahlung durch eine Quecksilberbogenlampe oder einen Laser umfassend ArF- und KrF-Excimerlaser; und lasererregtes Zinnplasma erzeugt.
  • Die Fotolackschicht 65 wird in der Folge selektiv einer aktinischen Strahlung ausgesetzt und entwickelt, um eine Mehrzahl von Öffnungen 75, welche die Under-Bump-Metallisierung 40 freilegen, zu bilden, wie in 5 gezeigt. In einigen Ausführungsformen sind die Öffnungen 75 im Wesentlichen kreisförmig mit einem Durchmesser im Bereich von ungefähr 10 µm bis ungefähr 40 µm. In einigen Ausführungsformen weisen die Öffnungen 75 einen Durchmesser im Bereich von ungefähr 20 µm bis ungefähr 25 µm auf.
  • In einigen Ausführungsformen wird in der Folge eine erste Metallschicht 30 in den Öffnungen 75 über der Under-Bump-Metallisierung 40 gebildet, wie in 6 gezeigt. Die erste Metallschicht 30 besteht in einigen Ausführungsformen aus Kupfer oder einer Kupferlegierung. Die erste Metallschicht 30 kann durch einen geeigneten Metallplattierungsvorgang gebildet werden, umfassend Elektro- oder stromlose Plattierung, physikalische Aufdampfung (PVD) aufweisend Zerstäubung, chemische Aufdampfung (CVD), Atomlagenabscheidung (ALD), thermische Verdampfung oder Elektronenstrahlverdampfung. In einigen Ausführungsformen wird eine Impfschicht (nicht gezeigt) auf die Under-Bump-Metallisierung aufgebracht, bevor die erste Metallschicht gebildet wird. Die erste Metallschicht wird in einigen Ausführungsformen in einer Dicke von ungefähr 5 µm bis ungefähr 10 µm aufgebracht.
  • Bezugnehmend auf 7 wird eine zweite Metallschicht 25 in den Öffnungen 75 über der ersten Metallschicht 30 gebildet. In einigen Ausführungsformen bildet die zweite Metallschicht 25 einen Sockel 25 eines Metalls, welches eine geringere Lötbarkeit oder Benetzbarkeit aufweist, als Kupfer oder eine Kupferlegierung auf einer Lotlegierung.
  • In einigen Ausführungsformen ist die Höhe D1 der zweiten Metallschicht 25 größer als die Höhe D2 der ersten Metallschicht 30. In einigen Ausführungsformen ist die Höhe D1 der zweiten Metallschicht 25 größer als 10 µm bis ungefähr 30 µm. In einigen Ausführungsformen weist die zweite Metallschicht 25 einen Durchmesser im Bereich von ungefähr 5 µm bis ungefähr 40 µm auf. In einigen Ausführungsformen weist die zweite Metallschicht 25 einen Durchmesser im Bereich von ungefähr 20 µm bis ungefähr 25 µm auf. In einigen Ausführungsformen weist die erste Metallschicht 30 eine Höhe D2 von ungefähr 5 µm bis ungefähr 10 µm zwischen der zweiten Metallschicht 25 und der oberen Fläche der Under-Bump-Metallisierung 55 auf. In einigen Ausführungsformen liegt ein Verhältnis der Höhe D1 der zweiten Metallschicht 25 zur Höhe D2 der ersten Metallschicht 30 (D1/D2) im Bereich von ungefähr 6/1 bis ungefähr 1,5/1. In einigen Ausführungsformen liegt ein Verhältnis der Höhe D1 der zweiten Metallschicht 25 zur Höhe D2 der ersten Metallschicht 30 (D1/D2) im Bereich von ungefähr 5/1 bis ungefähr 3/1. In einigen Ausführungsformen ist die Höhe der D1 der zweiten Metallschicht 25 größer als die Höhe D2 der ersten Metallschicht 30.
  • In einigen Ausführungsformen besteht die zweite Metallschicht oder der Sockel 25 hauptsächlich aus einem Metall ausgewählt aus der Gruppe umfassend Aluminium, Chrom, Eisen, Mangan, Magnesium, Molybdän, Nickel, Niob, Tantal, Titan, Wolfram, Zink und Legierungen davon. In einigen Ausführungsformen ist die zweite Metallschicht oder der Sockel 25 aus einem nickelbasierten Material gebildet. In einigen Ausführungsformen weist nickelbasiertes Material Nickel und Nickellegierungen auf, welche 50 Molprozent oder mehr an Nickel enthalten. In einigen Ausführungsformen wird die zweite Metallschicht oder der Sockel 25 durch ein geeignetes Metallablagerungsverfahren gebildet, umfassend Elektro- oder stromlose Plattierung, physikalische Aufdampfung (PVD) aufweisend Zerstäubung, chemische Aufdampfung (CVD), Atomlagenabscheidung (ALD), thermische Verdampfung und Elektronenstrahlverdampfung.
  • In einigen Ausführungsformen wird, wie in 8 gezeigt, in der Folge eine Lotschicht 35 in den Öffnungen über der zweiten Metallschicht 25 gebildet. In einigen Ausführungsformen umfasst die Lotschicht 35 ein eutektisches Lot, wie zum Beispiel eine Legierung ausgewählt aus der Gruppe umfassend AgSn, SnAgCu, PbSn und CuSn. Andere geeignete Lote können verwendet werden, solange der Sockel eine geringere Lötbarkeit (Benetzbarkeit) auf das Lot aufweist, als Kupfer oder Kupferlegierungen. Die Dicke der Lotschicht 35 beträgt in einigen Ausführungsformen ungefähr 2 µm bis ungefähr 10 µm. In einigen Ausführungsformen wird überschüssiges Lot von oberhalb der Fotolackschicht 65 entfernt.
  • Die Fotolackschicht 65 wird in der Folge entfernt, wie in 9 gezeigt, um die Seitenwände der Lotschicht 35, des Sockels 25 und der ersten Metallschicht 30 freizulegen. Die Fotolackschicht 65 wird in einigen Ausführungsformen unter Verwendung eines geeigneten Fotolackabstreifers entfernt. Dann werden die freiliegenden Abschnitte der Under-Bump-Metallisierung 40 zum Beispiel durch einen geeigneten Ätzvorgang entfernt.
  • Nach der Entfernung der Fotolackschicht 65, wird die Lotschicht 35 in einigen Ausführungsformen wieder aufgeschmolzen, um eine glatte, halbkugelförmige Form zu bilden, wie in 10A gezeigt, um ein Halbleiterbauelement 10 zu schaffen, das eine Mehrzahl von Höckerstrukturen 55 aufweist. 10A ist eine Querschnittsansicht entlang der Linie B-B in der Draufsicht von 10B. Die Lotschicht 35 wird durch Erhitzen des Lots auf eine Temperatur, bei welcher es erweicht und fließt, wieder aufgeschmolzen.
  • 10B ist eine Draufsicht, welche eine Zeilen-und-Spalten-Anordnung der Höckerstrukturen 55 auf dem Halbleiterbauelement 10 zeigt. Obwohl eine 3 × 3-Anordnung von Höckerstrukturen dargestellt ist, ist die Offenbarung nicht auf eine 3 × 3-Anordnung beschränkt. Andere Anordnungen, aufweisend eine kleinere oder größere Anzahl von Zeilen oder Spalten der Höckerstrukturen sind im Umfang dieser Offenbarung enthalten. Zum Beispiel kann die Anordnung eine 10 × 10-Anordnung sein, oder eine größere Anzahl von Zeilen und Spalten aufweisen. Die Anordnung von Höckerstrukturen ist nicht auf eine rechteckige Anordnung beschränkt. In einigen Ausführungsformen weisen andere Anordnungen versetzte Zeilen und Spalten auf, wobei jede Höckerstruktur unmittelbar angrenzend an sechs andere Höckerstrukturen angeordnet ist. In anderen Ausführungsformen sind die Höckerstrukturen in einer konzentrischen, kreisförmigen Anordnung angeordnet. In anderen Ausführungsformen sind die Höckerstrukturen rund um den Umfang des Substrats oder in einem zentralen Abschnitt des Substrats angeordnet. In anderen Ausführungsformen sind die Höckerstruktur in unregelmäßigen Abständen angeordnet. In einigen Ausführungsformen sind bis zu ungefähr 10.000 Höckerstrukturen auf dem Substrat gebildet.
  • In einigen Ausführungsformen weisen die Höckerstrukturen 55 in der Draufsicht betrachtet einen Durchmesser D3 im Bereich von ungefähr 5 µm bis ungefähr 40 µm auf. In einigen Ausführungsformen weisen die Höckerstrukturen 55 einen Durchmesser D3 im Bereich von ungefähr 20 µm bis ungefähr 25 µm auf. In einigen Ausführungsformen ist die Mehrzahl von Höckerstrukturen 55 in einer Zeilen-und-Spalten-Anordnung angeordnet, die eine Teilung S1 von ungefähr 15 µm bis ungefähr 60 µm vom Zentrum einer Höckerstruktur 55 zum Zentrum einer benachbarten Höckerstruktur 55 in der X-Richtung aufweist. In einigen Ausführungsformen weist die Mehrzahl von Höckerstrukturen 55 eine Teilung S1 von ungefähr 25 µm bis ungefähr 40 µm vom Zentrum einer Höckerstruktur 55 zum Zentrum einer benachbarten Höckerstruktur 55 in der X-Richtung auf. In einigen Ausführungsformen weist die Mehrzahl von Höckerstrukturen 55 eine Teilung S2 von ungefähr 15 µm bis ungefähr 60 µm vom Zentrum einer Höckerstruktur 55 zum Zentrum einer benachbarten Höckerstruktur 55 in der Y-Richtung auf. In einigen Ausführungsformen weist die Mehrzahl von Höckerstrukturen 55 eine Teilung S2 von ungefähr 25 µm bis ungefähr 40 µm vom Zentrum einer Höckerstruktur 55 zum Zentrum einer benachbarten Höckerstruktur 55 in der Y-Richtung auf.
  • In einigen Ausführungsformen liegt ein Verhältnis des Durchmessers D3 der Höckerstruktur zur Teilung S1 in der X-Richtung im Bereich von ungefähr 1/12 bis ungefähr 8/9. In einigen Ausführungsformen liegt ein Verhältnis des Durchmessers D3 der Höckerstruktur zur Teilung S1 in der X-Richtung im Bereich von ungefähr 1/3 bis ungefähr 2/3. In einigen Ausführungsformen liegt ein Verhältnis des Durchmessers D3 der Höckerstruktur zur Teilung S2 in der Y-Richtung im Bereich von ungefähr 1/12 bis ungefähr 8/9. In einigen Ausführungsformen liegt ein Verhältnis des Durchmessers D3 der Höckerstruktur zur Teilung S2 in der Y-Richtung im Bereich von ungefähr 1/3 bis ungefähr 2/3. In einigen Ausführungsformen ist die Teilung S1 in der X-Richtung im Wesentlichen dieselbe, wie die Teilung S2 in der Y-Richtung. In einigen Ausführungsformen ist die Teilung S1 in der X-Richtung größer als die Teilung S2 in der Y-Richtung. In einigen Ausführungsformen ist die Teilung S1 in der X-Richtung kleiner als die Teilung S2 in der Y-Richtung.
  • Es versteht sich, dass das Bauelement, das in 10A und 10B gezeigt ist, weiteren Halbleiterverfahren unterzogen wird, um verschiedene Elemente, wie zum Beispiel externe Kontakte, dielektrische Schichten, Integration in Module, etc., zu bilden.
  • 11 ist ein Flussdiagramm, das ein weiteres Verfahren 200 zum Herstellen eines Halbleiterbauelements gemäß einer Ausführungsform der Offenbarung darstellt. Bei Vorgang S210 wird eine Kupfer-, oder Kupferlegierungsschicht über dem ersten und dem zweiten Substrat gebildet. Die Kupfer- oder Kupferlegierungsschicht kann durch einen geeigneten Metallplattierungsvorgang gebildet werden, umfassend Elektro- oder stromlose Plattierung, physikalische Aufdampfung (PVD) aufweisend Zerstäubung, chemische Aufdampfung (CVD), Atomlagenabscheidung (ALD), thermische Verdampfung oder Elektronenstrahlverdampfung. Ein Metall, das eine geringere Lötbarkeit aufweist, als Kupfer oder eine Kupferlegierung auf eine Lotlegierung, aufweisend eine Dicke von mehr als 10 µm wird bei Vorgang S220 über jeder Kupfer- oder Kupferlegierungsschicht auf dem Substrat gebildet. In einigen Ausführungsformen weist die Kupfer- oder Kupferlegierungsschicht eine Dicke von ungefähr 30 µm auf. In einigen Ausführungsformen ist die Lotschicht ausgewählt aus der Gruppe umfassend AgSn, SnAgCu, PbSn und CuSn. Die Schicht aus Metall aufweisend eine geringere Lötbarkeit als Kupfer oder eine Kupferlegierung kann durch einen geeigneten Metallplattierungsvorgang gebildet werden, umfassend Elektro- oder stromlose Plattierung, physikalische Aufdampfung (PVD) aufweisend Zerstäubung, chemische Aufdampfung (CVD), Atomlagenabscheidung (ALD), thermische Verdampfung oder Elektronenstrahlverdampfung. Eine Lotschicht wird in der Folge bei Vorgang S230 über jeder Schicht aus Metall aufweisend eine geringere Lötbarkeit als Kupfer oder eine Kupferlegierung auf dem Substrat gebildet, wodurch sowohl auf dem ersten als auch auf dem zweiten Substrat eine Höckerstruktur gebildet wird.
  • Das erste Substrat und das zweite Substrat werden nacheinander angeordnet, sodass die Höckerstruktur auf dem ersten Substrat und die Höckerstruktur auf dem zweiten Substrat zueinander zeigen und bei Vorgang S240 aufeinander ausgerichtet werden. Dann werden bei Vorgang S250 die Höckerstruktur auf dem ersten Substrat und die Höckerstruktur auf dem zweiten Substrat miteinander in Kontakt gebracht. Dan wird Energie an die Höcker angelegt, sodass Lotschichten auf den Höckerstrukturen fließen und die Höckerstruktur auf dem ersten Substrat und die Höckerstruktur auf dem zweiten Substrat bei Vorgang S260 miteinander verschmelzen.
  • 12 - 15 stellen ein Verfahren zum Verschmelzen von Höckerstrukturen 55, 55' auf zwei Substraten 15, 15' gemäß Ausführungsformen der Offenbarung dar. Wie in 12 gezeigt weisen ein erstes Halbleiterbauelement 10 und ein zweites Halbleiterbauelement 10' eine Mehrzahl von Höckerstrukturen 55 auf, die gemäß den in 2A - 10B beschriebenen Vorgängen gebildet worden sind. Das zweite Halbleiterbauelement 10' ist derart ausgerichtet, dass die Lotschicht 35 der Höckerstruktur 55 im ersten Halbleiterbauelement 10 zur Lotschicht 35' der Höckerstruktur 55' im zweiten Halbleiterbauelement 10' zeigt und auf diese ausgerichtet ist. In einigen Ausführungsformen ist das zweite Halbleiterbauelement 10' ein Packagesubstrat, ein Zwischenelement oder ein darin gebildetes Substrat ohne Schaltung 155.
  • Die Höckerstrukturen 55 der ersten und zweiten Halbleiterbauelemente 10, 10' werden miteinander in Kontakt gebracht, und Energie wird angelegt, um zu bewirken, dass sich die Lotschichten 35, 35' erweichen, ineinander fließen und dann verschmelzen, um eine intermetallische Verbindung an der Lötverbindung 90 zu bilden, wo das erste Halbleiterbauelement 10 und das zweite Halbleiterbauelement 10' verbunden worden sind, wenn die angelegte Energie abgenommen wird, wie in 13 gezeigt. In einer Ausführungsform wird das erste Substrat 15 durch eine Sockel/Lot/Sockel-Verbindung mit dem zweiten Substrat 15' verbunden, nachdem die Substrate miteinander verschmelzen, um ein Halbleiterbauelement 80 zu bilden, das eine Kombination aus dem ersten Halbleiterbauelement 10 und dem zweiten Halbleiterbauelement 10' ist. In einigen Ausführungsformen ist die Energie thermische Energie, Ultraschallenergie oder eine Kombination aus thermischer und Ultraschallenergie. In einigen Ausführungsformen wird die thermische Energie durch erhitzte Luft, eine Infrarotlampe oder einen Laser zugeführt. In einigen Ausführungsformen wird die Ultraschallenergie durch einen Ultraschallwandler zugeführt.
  • Um den Ertrag zu erhöhen und die Lebensdauer des Halbleiterbauelements 80 zu verlängern, wird in einigen Ausführungsformen zwischen den miteinander verbundenen Substraten 15, 15' ein Unterfüllungsmaterial 95 gebildet, wie in 14 gezeigt. Das Unterfüllungsmaterial bettet die Lötverbindungen im Unterfüllungsmaterial ein. Das Unterfüllungsmaterial 95 verbindet die Substrate 15, 15' mechanisch und verringert die Belastung auf die Lötverbindungen 90, um den Ertrag und die Lebensdauer des Bauelements zu verbessern.
  • In einigen Ausführungsformen ist das Unterfüllungsmaterial 95 ist ein thermisch härtbares flüssiges Polymerharz. Das Unterfüllungsmaterial 95 kann auf einen Rand des Bereichs zwischen dem ersten Substrat 15 und dem zweiten Substrat 15' aufgetragen werden, bevor das Unterfüllungsmaterial 95 durch Kapillarwirkung in den Hohlraum zwischen dem ersten Substrat 15 und dem zweiten Substrat 15' gezogen wird. In einigen Ausführungsformen werden mehrere Auftragungen des Unterfüllungsmaterials durchgeführt, um den Hohlraum vollständig zu füllen. In einigen Ausführungsformen wird die Auftragung des Unterfüllungsmaterials 95 unterstützt durch Herstellen eines Vakuums am Hohlraum, bevor das Unterfüllungsmaterial 95 aufgetragen wird. In einigen Ausführungsformen wird der Unterfüllungsvorgang unterstützt durch Erhitzen des Unterfüllungs-Polymerharzes auf eine Temperatur unter dem Aushärtungspunkt des Harzes, um dessen Viskosität zu verringern.
  • In einigen Ausführungsformen ist das Unterfüllungsmaterial ein Flüssigharz. In einigen Ausführungsformen kann eine Vielfalt von Harzen als das Unterfüllungsmaterial verwendet werden, umfassend duroplastische Verbindungen, wie zum Beispiel Silikone, Epoxide und Polyamide. Die Epoxide umfassen Novalac-Epoxidharze. Die Unterfüllungsharze können optional Füllstoffe, wie zum Beispiel Siliziumdioxid, Aluminiumoxid, Talk oder dergleichen, aufweisen.
  • 15 ist ein Flussdiagramm, das ein Verfahren 300 zum Herstellen eines Halbleiterbauelements 10a aufweisend eine Höckerstruktur 55a gemäß einer weiteren Ausführungsform der Offenbarung darstellt. Das gemäß dem Verfahren 300 von 15 gebildete Halbleiterbauelement 10a ist in 16 dargestellt. Das Halbleiterbauelement 10a weist ein Substrat 15 und mindestens eine Höckerstruktur 55a, die auf dem Substrat 15 angeordnet ist, auf. Eine Under-Bump-Metallisierung 40 wird bei Vorgang S310 über dem Substrat 15 aufgebracht. In einigen Ausführungsformen weist die Under-Bump-Metallisierung 40 titanbasierte Schichten und/oder kupferbasierte Schichten auf. In einigen Ausführungsformen weist die Under-Bump-Metallisierung 40 eine Dicke von ungefähr 5 nm bis ungefähr 500 nm auf. Nach dem Anbringen der Under-Bump-Metallisierung wird bei Vorgang S320 eine Metallschicht, die eine geringere Lötbarkeit aufweist, als Kupfer oder eine Kupferlegierung auf eine Lotlegierung, aufweisend eine Höhe D3 gemessen von der oberen Fläche der Under-Bump-Metallisierung 40 von mehr als 10 µm, über der Under-Bump-Metallisierung gebildet, um einen Sockel 25 zu bilden. In einigen Ausführungsformen ist der Sockel 25 ein nickelbasiertes Material, gebildet durch ein geeignetes Metallablagerungsverfahren, umfassend Elektro- oder stromlose Plattierung, physikalische Aufdampfung (PVD) aufweisend Zerstäubung, chemische Aufdampfung (CVD), Atomlagenabscheidung (ALD), thermische Verdampfung und Elektronenstrahlverdampfung. Eine Lotschicht 35 wird in der Folge bei Vorgang S330 auf der nickelbasierten Schicht 25 gebildet, wodurch die Höckerstruktur 55a gebildet wird.
  • Es versteht sich, dass das Bauelement, das in 16 gezeigt ist, weiteren Halbleiterverfahren unterzogen wird, um verschiedene Elemente, wie zum Beispiel externe Kontakte, dielektrische Schichten, Integration in Module, etc., zu bilden.
  • 17 ist ein Flussdiagramm, das ein Verfahren 400 zum Herstellen eines Halbleiterbauelements 10b aufweisend eine Höckerstruktur 55b gemäß einer weiteren Ausführungsform der Offenbarung darstellt. Das gemäß dem Verfahren 400 von 17 gebildete Halbleiterbauelement 10b ist in 18 dargestellt. 18 ist eine schematische Ansicht eines Halbleiterbauelements 10b aufweisend mindestens eine Höckerstruktur 55b gemäß einer weiteren Ausführungsform der Offenbarung. Eine titanbasierte Schicht 40a wird bei Vorgang S410 über dem Substrat 15 gebildet. Eine kupferbasierte Schichte 40b wird bei Vorgang S420 über der titanbasierten Schicht 40a aufgebracht. Somit wird eine Under-Bump-Metallisierung 40 aufweisend eine Mehrzahl von Schichten 40a, 40b gebildet. In einigen Ausführungsformen werden die titanbasierte Schichte 40a und die kupferbasierte Schicht 40b durch Zerstäubung (Sputtern) aufgebracht. In einigen Ausführungsformen beträgt die Dicke der titanbasierten Schicht 40a ungefähr 5 nm bis ungefähr 100 nm. In anderen Ausführungsformen beträgt die Dicke der titanbasierten Schicht 40a ungefähr 20 nm bis ungefähr 70 nm. In einigen Ausführungsformen beträgt die Dicke der kupferbasierten Schicht 40b ungefähr 5 nm bis ungefähr 500 nm. In anderen Ausführungsformen beträgt die Dicke der kupferbasierten Schicht 40b ungefähr 10 nm bis ungefähr 100 nm. In anderen Ausführungsformen beträgt die Dicke der kupferbasierten Schicht 40b ungefähr 20 nm bis ungefähr 70 nm. In einer Ausführungsform ist die titanbasierte Schicht eine durch Zerstäubung aufgebrachte Schicht aus Ti oder TiW, die eine Dicke im Bereich von ungefähr 20 nm bis ungefähr 70 nm aufweist.
  • Nach dem Bilden der Under-Bump-Metallisierung 40 wird bei Vorgang S430 eine Kupfer- oder Kupferlegierungsschicht 30 über der Under-Bump-Metallisierung 40 gebildet. In einigen Ausführungsformen wird die Kupfer- oder Kupferlegierungsschicht gebildet durch Elektro- oder stromloses Plattieren auf eine Höhe D4 von ungefähr 5 µm bis ungefähr 10 µm gemessen von der oberen Fläche der Under-Bump-Metallisierung 40. Eine Metallschicht, die eine geringere Lötbarkeit aufweist, als Kupfer oder eine Kupferlegierung auf eine Lotlegierung, aufweisend eine Höhe D5 von mehr als 10 µm, wird bei Vorgang S440 über der Kupfer- oder Kupferlegierungsschicht 30 gebildet, um einen Sockel 25 zu bilden. In einigen Ausführungsformen weist der Sockel 25 eine Höhe von bis zu 30 µm auf. In einigen Ausführungsformen ist der Sockel 25 ein nickelbasiertes Material, gebildet durch einen geeigneten, hierin zuvor offenbarten Metallplattierungsvorgang. Eine Lotschicht 35 wird in der Folge bei Vorgang S450 auf dem Sockel 25 gebildet, wodurch die Höckerstruktur 55b gebildet wird.
  • In einigen Ausführungsformen decken die titanbasierte Schicht 40a und die kupferbasierte Schicht 40b die obere Fläche der Kontaktfelder 20 und des Substrats 15 ab, bevor dann die titanbasierte Schicht 40a und die kupferbasierte Schicht 40b strukturiert werden unter Verwendung geeigneter Fotolithografie- oder Ätzverfahren, um eine Mehrzahl von Under-Bump-Metallisierungen 40 über den Kontaktfeldern 20 zu bilden. Dann wird die Isolierschicht 60 gebildet, welche die Under-Bump-Metallisierung 40 umgibt. In einigen Ausführungsformen sind die Under-Bump-Metallisierungen 40 in einer Zeilen-und-Spalten-Anordnung angeordnet, die eine Teilung von ungefähr 15 µm bis ungefähr 60 µm aufweist.
  • In einigen Ausführungsformen umfasst das Bilden der Metallschicht, die eine geringere Lötbarkeit als Kupfer oder eine Kupferlegierung auf eine Lotlegierung 25 aufweist: Bilden einer Fotolackschicht über dem Substrat 15 und der Mehrzahl von Under-Bump-Metallisierungen, fotolithographisches Strukturieren der Fotolackschicht zum Bilden einer Mehrzahl von Öffnungen, welche die Mehrzahl von Under-Bump-Metallisierungen freilegen, Aufbringen des Metalls in der Mehrzahl von Öffnungen, Aufbringen einer Lotschicht über dem Metall in der Mehrzahl von Öffnungen und Entfernen der Fotolackschicht, ähnlich den in 5-10 offenbarten Vorgängen.
  • Es versteht sich, dass das Bauelement, das in 18 gezeigt ist, weiteren Halbleiterverfahren unterzogen wird, um verschiedene Elemente, wie zum Beispiel externe Kontakte, dielektrische Schichten, Integration in Module, etc., zu bilden.
  • 19 ist ein Flussdiagramm, das ein weiteres Verfahren 500 zum Herstellen eines Halbleiterbauelements 10c gemäß einer weiteren Ausführungsform der Offenbarung darstellt. Ein Halbleiterbauelement 10c weist eine Höckerstruktur 50e aufweisend ein Substrat 15 und mindestens eine Höckerstruktur 55c, die auf dem Substrat 15 angeordnet ist, auf, wie in 20 gezeigt. Bei Vorgang S510 wird eine Kupfer- oder Kupferlegierungsschicht 30 über der Under-Bump-Metallisierung 40 gebildet. In einigen Ausführungsformen wird die Kupfer- oder Kupferlegierungsschicht gebildet auf eine Höhe D6 von ungefähr 5 µm bis ungefähr 10 µm gemessen von der oberen Fläche der Under-Bump-Metallisierung 40. Eine Metallschicht, die eine geringere Lötbarkeit aufweist, als Kupfer oder eine Kupferlegierung auf eine Lotlegierung, aufweisend eine Höhe D7 von mehr als 10 µm wird bei Vorgang S520 über der Kupfer- oder Kupferlegierungsschicht gebildet, um einen Sockel 25 zu bilden. In einigen Ausführungsformen weist der Sockel 25 eine Höhe von bis zu 30 µm auf. In einigen Ausführungsformen ist der Sockel 25 ein nickelbasiertes Material, gebildet durch einen geeigneten, hierin zuvor offenbarten Metallplattierungsvorgang. Als nächstes wird eine Deckschicht 150 bei Vorgang S530 über dem Sockel 25 gebildet. Nach dem Bilden der Deckschicht 150 wird eine Lotschicht 35 bei Vorgang S540 über der Deckschicht 150 gebildet, wodurch die Höckerstruktur 55c gebildet wird.
  • In einigen Ausführungsformen ist die Deckschicht 150 eine Metallschicht. Die Deckschicht 150 kann aus Nickel gebildet sein, aber auch andere Metalle können hinzugefügt werden. In einigen Ausführungsformen ist die Deckschicht 150 aus Chemisch Nickel/Palladium/Sudgold (ENEPIG) gebildet, das eine Nickelschicht, eine Palladiumschicht auf der Nickelschicht und eine Goldschicht auf der Palladiumschicht aufweist. Die Goldschicht kann unter Verwendung von Immersionsplattierung gebildet werden. In anderen Ausführungsformen ist die Deckschicht 150 aus anderen bekannten Deckmaterialien und durch entsprechende andere Verfahren gebildet, umfassend, aber nicht beschränkt auf, Chemisch Nickel/Sudgold (ENIG), Direktimmersionsgold (DIG) oder dergleichen. In einigen Ausführungsformen ist die Deckschicht im Wesentlichen kupferfrei. Wie hierin verwendet bedeutet kupferfrei im Wesentlichen, dass möglicherweise vorhandenes Kupfer in der Deckschicht nur als Verunreinigungsgehalt vorhanden ist. Verfahren zum Bilden der Deckschicht 150 umfassen stromlose Abscheidung/Plattierung, Immersion und dergleichen. Die Deckschicht 150 bildet eine große Grenzschichtfläche zum darunterliegenden Sockel 25, wodurch sie die Verbindung zwischen Sockel 25 und der Logschicht 35 verbessert. In einigen Ausführungsformen weist die Deckschicht 150 eine Dicke im Bereich von ungefähr 5 nm bis ungefähr 100 nm auf.
  • Es versteht sich, dass das Bauelement, das in 20 gezeigt ist, weiteren Halbleiterverfahren unterzogen wird, um verschiedene Elemente, wie zum Beispiel externe Kontakte, dielektrische Schichten, Integration in Module, etc., zu bilden.
  • Lot kann während des Verbindungsverfahrens rasch über einen Sockel, wie zum Beispiel einen Kupfersockel, nach unten fließen, während sich eine intermetallische Verbindung/Legierung zwischen dem Kupfersockel und Zinn im Lot bildet. Das rasche Fließen über den Sockel nach unten kann Hohlräume in der Lötverbindung schaffen. Die Verwendung von Metall, das eine geringere Lötbarkeit (oder Benetzbarkeit) aufweist als Kupfer oder eine Kupferlegierung, für den Sockel verlangsamt die Bildung der intermetallischen Verbindung und das Fließen von Lot über den Sockel nach unten, wodurch die Bildung von Hohlräumen in der Lötverbindung unterdrückt wird. Da das Fließen von Lot über die Seiten der Höckerstrukturen nach unten verhindert wird, verbleibt das Lot bei Lötvorgängen im Lötverbindungsbereich, wodurch die Bildung von Hohlräumen in den Lötverbindungen verhindert wird. Darüber hinaus sind die Probleme von Lotüberlauf und die Bildung von Kurzschlüssen, da das Lot über die Seiten der Höckerstrukturen nach unten fließt, dadurch, dass das Metall eine geringere Lötbarkeit (oder Benetzbarkeit) als Kupfer oder eine Kupferlegierung aufweist, unterbunden. Bauelemente und Verfahren gemäß der vorliegenden Offenbarung verbessern die Zuverlässigkeit von Halbleiterbauelementen, insbesondere, da sich die Größe und die Teilung von Höckerstrukturen verringern.
  • Es versteht sich, dass hierin nicht notwendigerweise alle Vorteile erörtert worden sind, dass kein bestimmter Vorteil für sämtliche Ausführungsformen oder Beispiele erforderlich ist, und dass andere Ausführungsformen oder Beispiele unterschiedliche Vorteile bieten können.
  • Eine Ausführungsform der vorliegenden Offenbarung ist ein Halbleiterbauelement aufweisend ein Substrat und mindestens eine Höckerstruktur, die über dem Substrat angeordnet ist. Die mindestens eine Höckerstruktur umfasst einen Sockel, der aus einem Metall gebildet ist, das eine geringere Lötbarkeit aufweist, als Kupfer oder eine Kupferlegierung auf eine Lotlegierung, angeordnet über dem Substrat, und eine Lotlegierung, die direkt über und in Kontakt mit einer oberen Fläche des Metalls, das die geringere Lötbarkeit als Kupfer oder eine Kupferlegierung aufweist, gebildet ist. Der Sockel weist eine Höhe von mehr als 10 µm auf. In einer Ausführungsform umfasst das Halbleiterbauelement eine Kupfer- oder Kupferlegierungsschicht zwischen dem Sockel und dem Substrat, wobei die Höhe des Sockels größer ist, als eine Höhe der Kupfer- oder Kupferlegierungsschicht. In einer Ausführungsform weist die Kupfer- oder die Kupferlegierungsschicht eine Höhe von 5 µm bis 10 µm auf. In einer Ausführungsform liegt ein Verhältnis der Höhe des Sockels zur Höhe der Kupfer- oder Kupferlegierungsschicht in einem Bereich von 6/1 bis 1,5/1. In einer Ausführungsform liegt das Verhältnis der Höhe des Sockels zur Höhe der Kupfer- oder Kupferlegierungsschicht in einem Bereich von 5/1 bis 3/1. In einigen Ausführungsformen ist der Sockel hauptsächlich aus einem Metall ausgewählt aus der Gruppe umfassend Aluminium, Chrom, Eisen, Mangan, Magnesium, Molybdän, Nickel, Niob, Tantal, Titan, Wolfram, Zink und Legierungen davon gebildet. In einer Ausführungsform liegt die Höhe des Sockels in einem Bereich von mehr als 10 µm bis 30 µm. In einer Ausführungsformen weist der Sockel einen Durchmesser im Bereich von 5 µm bis 40 µm auf. In einer Ausführungsform weist der Sockel einen Durchmesser im Bereich von 20 µm bis 25 µm auf. In einer Ausführungsform weist das Halbleiterbauelement eine Under-Bump-Metallisierung auf, die zwischen dem Substrat und der Höckerstruktur angeordnet ist. In einer Ausführungsform ist die Mehrzahl von Höckerstrukturen in einer Zeilen-und-Spalten-Anordnung angeordnet, die eine Teilung im Bereich von 15 µm bis 60 µm aufweist.
  • Eine andere Ausführungsform der Offenbarung ist ein Halbleiterbauelement aufweisend ein erstes Substrat, das eine erste Schaltung aufweist, und ein zweites Substrat. Das erste Substrat ist mit dem zweiten Substrat durch eine Verbindung verbunden, welche eine Lotschicht aufweist, die zwischen einem ersten Sockel und einem zweiten Sockel angeordnet ist. Der erste Sockel ist aus einem nickelbasierten Material gebildet und weist eine Höhe von mehr als 10 µm auf. In einer Ausführungsform umfasst das Halbleiterbauelement eine Kupfer- oder Kupferlegierungsschicht, die zwischen dem ersten Sockel und dem Substrat angeordnet ist, wobei die Höhe des ersten Sockels größer ist, als eine Höhe der Kupfer- oder Kupferlegierungsschicht. In einer Ausführungsform weist die Kupfer- oder die Kupferlegierungsschicht eine Höhe von 5 µm bis 10 µm auf. In einer Ausführungsform liegt ein Verhältnis der Höhe des ersten Sockels zur Höhe der Kupfer- oder Kupferlegierungsschicht in einem Bereich von 6/1 bis 1,5/1. In einer Ausführungsformen weisen der erste Sockel oder der zweite Sockel einen Durchmesser im Bereich von 5 µm bis 40 µm auf. In einer Ausführungsform umfasst das Halbleiterbauelement eine im Wesentlichen kupferfreie Deckschicht zwischen dem ersten Sockel und der Lotschicht.
  • Eine weitere Ausführungsform der Offenbarung ist ein Halbleiterbauelement aufweisend eine Höckerstruktur aufweisend ein Substrat und mindestens eine Höckerstruktur, die über dem Substrat angeordnet ist. Die mindestens eine Höckerstruktur umfasst einen Sockel, der aus einem nickelbasierten Material gebildet ist und eine Höhe von mehr als 10 µm aufweist, und einer Lotlegierung, die direkt über und in Kontakt mit einer oberen Fläche des Sockels gebildet ist. In einer Ausführungsform umfasst das Halbleiterbauelement eine Kupfer- oder Kupferlegierungsschicht zwischen dem Sockel und dem Substrat, wobei ein Verhältnis der Höhe des Sockels zu einer Höhe der Kupfer- oder Kupferlegierungsschicht im Bereich von 6/1 bis 1,5/1 liegt. In einer Ausführungsform liegt eine Höhe des Sockels in einem Bereich von mehr als 10 µm bis 30 µm.
  • Eine weitere Ausführungsform der Offenbarung ist ein Verfahren zum Herstellen eines Halbleiterbauelement, umfassend das Bilden einer Fotolackschicht über einem Substrat und das Strukturieren der Fotolackschicht zum Bilden einer Mehrzahl von Öffnungen, welche das Substrat freilegen. Ein Metall, das eine geringere Lötbarkeit als Kupfer oder eine Kupferlegierung aufweist, wird in der Mehrzahl von Öffnungen aufgebracht. Eine Lotschicht wird über dem Metall, das eine geringere Lötbarkeit als Kupfer oder eine Kupferlegierung aufweist, in der Mehrzahl von Öffnungen aufgebracht, und die Fotolackschicht wird entfernt. Die Lotschicht ist in direktem Kontakt mit dem Metall, das eine geringere Lötbarkeit als Kupfer oder eine Kupferlegierung aufweist, angeordnet. In einer Ausführungsform umfasst das Verfahren das Aufbringen eines Kupfer- oder Kupferlegierungsmaterials in der Mehrzahl von Öffnungen vor dem Aufbringen der Metallschicht, die eine geringere Lötbarkeit als Kupfer oder eine Kupferlegierung aufweist, in der Mehrzahl von Öffnungen, wobei eine Höhe des Metalls, das eine geringere Lötbarkeit als Kupfer oder ein Kupferlegierungsmaterial aufweist, größer ist, als eine Höhe des Kupfers oder des Kupferlegierungsmaterials. In einer Ausführungsform umfasst das Verfahren das Bilden einer titanbasierten Schicht zwischen dem Substrat und dem Metall, das eine geringere Lötbarkeit als Kupfer oder ein Kupferlegierungsmaterial aufweist. In einer Ausführungsform wird die titanbasierte Schicht durch Zerstäubung (Sputtern) gebildet. In einer Ausführungsform wird eine durch Zerstäubung aufgebrachte kupferbasierte Schicht über der titanbasierten Schicht aufgebracht. In einer Ausführungsform umfasst das Verfahren Elektro- oder stromloses Plattieren des Kupfers oder Kupferlegierungsmaterials auf der durch Zerstäubung aufgebrachten kupferbasierten Schicht. In einer Ausführungsform weist das Metall, das eine geringere Lötbarkeit als Kupfer oder eine Kupferlegierung auf eine Lotlegierung aufweist, eine Höhe von mehr als 10 µm bis 30 µm auf. In einer Ausführungsform wird das Metall, das eine geringere Lötbarkeit als Kupfer oder eine Kupferlegierung aufweist, in der Mehrzahl von Öffnungen durch Elektro- oder stromloses Plattieren aufgebracht. In einer Ausführungsform umfasst das Verfahren: Bilden einer titanbasierten Schicht über dem Substrat, Bilden einer kupferbasierten Schicht über der titanbasierten Schicht, und Ätzen der titanbasierten Schicht und der kupferbasierten Schicht zum Bilden einer Mehrzahl von Under-Bump-Metallisierungen, die in einer Zeilen-und-Spalten-Anordnung, die eine Teilung im Bereich von 15 µm bis 60 µm aufweist, angeordnet ist.
  • Eine weitere Ausführungsform der Offenbarung ist ein Verfahren zum Herstellen eines Halbleiterbauelements, umfassend das Strukturieren einer Fotolackschicht, die über einem ersten Substrat angeordnet ist, zum Bilden von Öffnungen, welche einen Abschnitt des ersten Substrats freilegen. Eine Metallschicht, die eine geringere Lötbarkeit als Kupfer oder eine Kupferlegierung auf eine Lotlegierung aufweist, wird in den Öffnungen aufgebracht. Die Metallschicht, die eine geringere Lötbarkeit als Kupfer oder eine Kupferlegierung aufweist, weist eine Höhe von mehr als 10 µm auf. Eine Lotschicht wird über der Metallschicht, die eine geringere Lötbarkeit als Kupfer oder eine Kupferlegierung aufweist, gebildet. Die Fotolackschicht wird entfernt, wodurch eine Mehrzahl erster Höckerstrukturen auf dem ersten Substrat gebildet werden. Das erste Substrat und ein zweites Substrat aufweisend eine Mehrzahl zweiter Höckerstrukturen werden derart angeordnet, dass die ersten Höckerstrukturen und die zweiten Höckerstrukturen zueinander zeigen und aufeinander ausgerichtet sind. Die ersten Höckerstrukturen und die zweiten Höckerstrukturen werden miteinander in Kontakt gebracht, und Energie wird an die ersten und zweiten Höckerstrukturen angelegt, sodass Lot auf die Höckerstrukturen fließt und die ersten Höckerstrukturen und die zweiten Höckerstrukturen miteinander verschmelzen. In einer Ausführungsform umfasst das Verfahren das Aufbringen einer Kupfer- oder Kupferlegierungsschicht in den Öffnungen, wobei die Höhe der Metallschicht, die eine geringere Lötbarkeit als Kupfer oder eine Kupferlegierung aufweist, größer ist, als eine Höhe der Kupfer- oder Kupferlegierungsschicht. In einer Ausführungsform ist die Energie thermische Energie, Ultraschallenergie oder eine Kombination aus thermischer und Ultraschallenergie. In einer Ausführungsform wird das erste Substrat mit dem zweiten Substrat durch eine Sockel/Lot/Sockel-Verbindung verschmolzen, nachdem die ersten und zweiten Höckerstrukturen miteinander verschmolzen sind. In einer Ausführungsform ist das Metall, das eine geringere Lötbarkeit als Kupfer oder eine Kupferlegierung aufweist, hauptsächlich gebildet aus einem Metall ausgewählt aus der Gruppe umfassend Aluminium, Chrom, Eisen, Mangan, Magnesium, Molybdän, Nickel, Niob, Tantal, Titan, Wolfram, Zink und Legierungen davon. In einer Ausführungsform umfasst das Verfahren das Bilden einer Cu-Schicht, die eine Dicke von ungefähr 5 µm bis 10 µm aufweist, zwischen der Metallschicht, die eine geringere Lötbarkeit als Kupfer oder eine Kupferlegierung aufweist, und dem ersten Substrat.
  • Eine weitere Ausführungsform der Offenbarung ist ein Verfahren zum Herstellen eines Halbleiterbauelements umfassend das Aufbringen einer titanbasierten Schicht auf einem Substrat. Eine nickelbasierte Schicht, die eine Höhe von mehr als 10 µm aufweist, wird über der titanbasierten Schicht aufgebracht. Eine Lotschicht wird direkt auf und in Kontakt mit einer oberen Fläche der nickelbasierten Schicht gebildet. In einer Ausführungsform wird die titanbasierte Schicht durch Zerstäubung (Sputtern) aufgebracht. In einer Ausführungsform umfasst das Verfahren das Aufbringen einer kupferbasierten Schicht über der titanbasierten Schicht durch Zerstäubung (Sputtern). In einer Ausführungsform umfasst das Verfahren Elektro- oder stromloses Plattieren einer Kupfer- oder Kupferlegierungsschicht auf der durch Zerstäubung aufgebrachten kupferbasierten Schicht. In einer Ausführungsform liegt ein Verhältnis der Höhe der nickelbasierten Schicht zu einer Höhe der Kupfer- oder Kupferlegierungsschicht in einem Bereich von 6/1 bis 1,5/1.
  • Das Voranstehende umreißt Merkmale/Elemente verschiedener Ausführungsformen oder Beispiele, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten erkennen, dass sie die vorliegende Offenbarung problemlos als eine Grundlage zum Entwerfen oder Modifizieren anderer Verfahren und Strukturen verwenden können, um dieselben Zwecke zu erfüllen und/oder dieselben Vorteile der hierin vorgestellten Ausführungsformen oder Beispiele zu erreichen. Fachleute sollten auch erkennen, dass solche gleichwertigen Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sie verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62591534 [0001]

Claims (21)

  1. Beansprucht wird Folgendes:
  2. Halbleitervorrichtung umfassend: ein Substrat; und mindestens eine Höckerstruktur, die über dem Substrat angeordnet ist, wobei die mindestens eine Höckerstruktur umfasst: einen Sockel gebildet aus einem Metall, das eine geringere Lötbarkeit als Kupfer oder eine Kupferlegierung auf eine Lotlegierung aufweist, angeordnet über dem Substrat; und eine Lotlegierung gebildet direkt über und in Kontakt mit einer oberen Fläche des Metalls, das die geringere Lötbarkeit als Kupfer oder eine Kupferlegierung aufweist; wobei der Sockel eine Höhe von mehr als 10 µm aufweist.
  3. Halbleitervorrichtung nach Anspruch 1, ferner umfassend eine Kupfer- oder Kupferlegierungsschicht zwischen dem Sockel und dem Substrat, wobei die Höhe des Sockels größer ist, als eine Höhe der Kupfer- oder Kupferlegierungsschicht.
  4. Halbleitervorrichtung nach Anspruch 2, wobei die Kupfer- oder Kupferlegierungsschicht eine Höhe von 5 µm bis 10 µm aufweist.
  5. Halbleitervorrichtung nach Anspruch 2 oder 3, wobei ein Verhältnis der Höhe des Sockels zur Höhe des Kupfers oder der Kupferlegierung im Bereich von 6/1 bis 1,5/1 liegt.
  6. Halbleitervorrichtung nach Anspruch 2 oder 3, wobei das Verhältnis der Höhe des Sockels zur Höhe des Kupfers oder der Kupferlegierung im Bereich von 5/1 bis 3/1 liegt.
  7. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei der Sockel hauptsächlich aus einem Metall ausgewählt aus der Gruppe umfassend Aluminium, Chrom, Eisen, Mangan, Magnesium, Molybdän, Nickel, Niob, Tantal, Titan, Wolfram, Zink und Legierungen davon gebildet ist.
  8. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei die Höhe des Sockels im Bereich von mehr als 10 µm bis 30 µm liegt.
  9. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei der Sockel einen Durchmesser aufweist, der im Bereich von 5 µm bis 40 µm liegt.
  10. Halbleitervorrichtung nach Anspruch 8, wobei der Sockel einen Durchmesser aufweist, der im Bereich von 20 µm bis 25 µm liegt.
  11. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, ferner umfassend eine Under-Bump-Metallisierung, die zwischen dem Substrat und der Höckerstruktur angeordnet ist.
  12. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei die Mehrzahl von Höckerstrukturen in einer Zeilen-und-Spalten-Anordnung angeordnet ist, die eine Teilung im Bereich von 15 µm bis 60 µm aufweist.
  13. Halbleitervorrichtung umfassend: ein erstes Substrat aufweisend eine erste Schaltung; und ein zweites Substrat; wobei das erste Substrat mit dem zweiten Substrat durch eine Verbindung verbunden ist, welche eine Lotschicht aufweist, die zwischen einem ersten Sockel und einem zweiten Sockel angeordnet ist, und wobei der erste Sockel aus einem nickelbasierten Material gebildet ist und eine Höhe von mehr als 10 µm aufweist.
  14. Halbleitervorrichtung nach Anspruch 12, ferner umfassend eine Kupfer- oder Kupferlegierungsschicht, die zwischen dem ersten Sockel und dem Substrat angeordnet ist, wobei die Höhe des ersten Sockels größer ist, als eine Höhe der Kupfer- oder Kupferlegierungsschicht.
  15. Halbleitervorrichtung nach Anspruch 13, wobei die Kupfer- oder Kupferlegierungsschicht eine Höhe von 5 µm bis 10 µm aufweist.
  16. Halbleitervorrichtung nach Anspruch 13 oder 14, wobei ein Verhältnis der Höhe des ersten Sockels zur Höhe der Kupfer- oder Kupferlegierungsschicht im Bereich von 6/1 bis 1,5/1 liegt.
  17. Halbleitervorrichtung nach einem der vorstehenden Ansprüche 12 bis 15, wobei der erste Sockel oder der zweite Sockel einen Durchmesser aufweisen, der im Bereich von 5 µm bis 40 µm liegt.
  18. Halbleitervorrichtung nach einem der vorstehenden Ansprüche 12 bis 16, ferner umfassend eine im Wesentlichen kupferfreie Deckschicht zwischen dem ersten Sockel und der Lotschicht.
  19. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend: Bilden einer Fotolackschicht über einem Substrat; Strukturieren der Fotolackschicht zum Bilden einer Mehrzahl von Öffnungen, welche das Substrat freilegen; Aufbringen eines Metalls, das eine geringere Lötbarkeit als Kupfer oder ein Kupferlegierungsmaterial in der Mehrzahl von Öffnungen aufweist; Bilden einer Lotschicht über dem Metall, das eine geringere Lötbarkeit als Kupfer oder ein Kupferlegierungsmaterial in der Mehrzahl von Öffnungen aufweist; und Entfernen der Fotolackschicht, wobei die Lotschicht in direktem Kontakt mit dem Metall, das eine geringere Lötbarkeit als Kupfer oder ein Kupferlegierungsmaterial aufweist, angeordnet ist.
  20. Verfahren nach Anspruch 18, ferner umfassend Aufbringen eines Kupfer- oder Kupferlegierungsmaterials in der Mehrzahl von Öffnungen vor dem Aufbringen der Metallschicht, die eine geringere Lötbarkeit als Kupfer oder eine Kupferlegierung aufweist, in der Mehrzahl von Öffnungen, wobei eine Höhe des Metalls, das eine geringere Lötbarkeit als Kupfer oder ein Kupferlegierungsmaterial aufweist, größer ist, als eine Höhe des Kupfers oder des Kupferlegierungsmaterials.
  21. Verfahren nach Anspruch 18 oder 19, wobei das Metall, das eine geringere Lötbarkeit als Kupfer oder eine Kupferlegierung auf eine Lotlegierung aufweist, eine Höhe von mehr als 10 µm bis 30 µm aufweist.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10756162B2 (en) * 2018-08-31 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with magnetic element
JP7319808B2 (ja) * 2019-03-29 2023-08-02 ローム株式会社 半導体装置および半導体パッケージ
KR20210024869A (ko) * 2019-08-26 2021-03-08 삼성전자주식회사 반도체 칩 적층 구조, 반도체 패키지 및 이들의 제조 방법
DE102021105572A1 (de) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Mikroelektromechanisches system und verfahren zu seiner herstellung
US11502056B2 (en) 2020-07-08 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Joint structure in semiconductor package and manufacturing method thereof

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004510351A (ja) * 2000-09-29 2004-04-02 エリプシズ リミテッド ハンダ継手用障壁層の形成方法
SG107600A1 (en) * 2002-06-27 2004-12-29 Agency Science Tech & Res Multilayer substrate metallization for ic interconnection
TWI378540B (en) * 2006-10-14 2012-12-01 Advanpack Solutions Pte Ltd Chip and manufacturing method thereof
US8269345B2 (en) 2007-10-11 2012-09-18 Maxim Integrated Products, Inc. Bump I/O contact for semiconductor device
US20090108443A1 (en) 2007-10-30 2009-04-30 Monolithic Power Systems, Inc. Flip-Chip Interconnect Structure
KR101037832B1 (ko) 2008-05-09 2011-05-31 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US8659155B2 (en) * 2009-11-05 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps
US8637392B2 (en) 2010-02-05 2014-01-28 International Business Machines Corporation Solder interconnect with non-wettable sidewall pillars and methods of manufacture
US8492891B2 (en) 2010-04-22 2013-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with electrolytic metal sidewall protection
US8901736B2 (en) 2010-05-28 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Strength of micro-bump joints
US8232193B2 (en) 2010-07-08 2012-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming Cu pillar capped by barrier layer
US8258055B2 (en) * 2010-07-08 2012-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor die
US8405199B2 (en) * 2010-07-08 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pillar for semiconductor substrate and method of manufacture
KR20120056051A (ko) * 2010-11-24 2012-06-01 삼성전자주식회사 반도체 패키지의 제조 방법 및 반도체 패키지
CN103515341B (zh) * 2012-06-20 2016-12-21 讯忆科技股份有限公司 晶圆焊垫的化镀镍凸块结构及其制造方法
JP6015240B2 (ja) * 2012-08-24 2016-10-26 Tdk株式会社 端子構造及び半導体素子
US8970035B2 (en) * 2012-08-31 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures for semiconductor package
KR101416596B1 (ko) 2012-09-04 2014-07-08 에스티에스반도체통신 주식회사 반도체 패키지 및 그 제조방법
US8796849B2 (en) * 2012-10-22 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Metal bump joint structure
JP5592459B2 (ja) 2012-11-07 2014-09-17 日本特殊陶業株式会社 配線基板の製造方法
US9299680B2 (en) 2013-03-14 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure having dies with connectors
US8957524B2 (en) * 2013-03-15 2015-02-17 Globalfoundries Inc. Pillar structure for use in packaging integrated circuit products and methods of making such a pillar structure
US9559071B2 (en) * 2013-06-26 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming hybrid bonding structures with elongated bumps
US9147661B1 (en) 2014-02-03 2015-09-29 Xilinx, Inc. Solder bump structure with enhanced high temperature aging reliability and method for manufacturing same
US9324557B2 (en) * 2014-03-14 2016-04-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Method for fabricating equal height metal pillars of different diameters
US9520370B2 (en) 2014-05-20 2016-12-13 Micron Technology, Inc. Methods of forming semiconductor device assemblies and interconnect structures, and related semiconductor device assemblies and interconnect structures
US9875980B2 (en) 2014-05-23 2018-01-23 Amkor Technology, Inc. Copper pillar sidewall protection
JP2015226046A (ja) 2014-05-30 2015-12-14 ソニー株式会社 半導体装置、半導体装置の製造方法、電子機器
TWI488244B (zh) 2014-07-25 2015-06-11 Chipbond Technology Corp 具有凸塊結構的基板及其製造方法
KR20160061236A (ko) * 2014-11-20 2016-05-31 삼성전자주식회사 반도체 장치 및 그 제조방법
JP2016225466A (ja) 2015-05-29 2016-12-28 株式会社東芝 半導体装置および半導体装置の製造方法
US9806052B2 (en) 2015-09-15 2017-10-31 Qualcomm Incorporated Semiconductor package interconnect

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