JP2015226046A - 半導体装置、半導体装置の製造方法、電子機器 - Google Patents

Abstract

【課題】半導体基板上に複数形成されたパッド上に金属ポストが形成された半導体素子を備える半導体装置に関して、リフロー時における半導体素子の傾き抑制を図り、電気的接合不良の発生防止を図る。
【解決手段】本技術に係る半導体装置は、半導体基板と、半導体基板上に形成された複数のパッドと、パッド上にそれぞれ形成された金属ポストとを有し、金属ポストとして、先端部にはんだが形成された第一の金属ポストと、第一の金属ポストよりも高さの高い第二の金属ポストとが形成されている半導体素子を備えたものである。
【選択図】図５

Description

本技術は、半導体基板上に複数形成されたパッド上に金属ポストが形成された半導体素子を備える半導体装置とその製造方法、及び半導体装置を備えた電子機器の技術分野に関する。

特開２０１２−６９７６１号公報

近年、携帯電話機、ＰＤＡ（Personal Digital Assistance）、ＰＣ（パーソナルコンピュータ）などの各種電子機器の小型化、高機能化・高速化に伴い、それら電子機器向けのＩＣ（集積回路）、ＬＳＩ（大規模集積回路）などの半導体チップ（半導体素子）を搭載した半導体装置としてもさらなる小型化、高速化および高密度化が要求されている。
このような要求に対応する技術としては、半導体チップの電極が形成された面をフェイスダウンにした状態で、はんだバンプを用いてフリップチップ実装（フリップチップ接合）する構造が知られている。

また、バンプピッチの超微細化に対応した信頼性の高いはんだバンプ接合を実現するため、半導体チップのパッド上に金属ポストを形成し、半導体チップとその接合相手（配線基板や別の半導体チップ）との間に一定量のギャップを得る技術が提案されている（例えば上記特許文献１を参照）。

パッド上への金属ポストの形成は、例えばフォト工程とメッキ工程を組み合わせることにより可能である。先ず、半導体チップのパッド（例えばアルミニウムパッド）上に金属ポストより高い膜厚のメッキレジストをスピンナー等の方法で均一に形成し、露光・現像によりパッド上のシード層を露出させる。次に、シード層上にめっき法（例えば電解銅めっき法）により柱状の金属ポストを形成する。さらに、金属被覆層（例えばＮｉ、Ｐｄ、Ａｕ、Ａｇ、Ｐｔ、Ｓｎ等の耐腐食性金属から選択される単体又は合金）を金属ポスト上に形成する。具体的には、Ｎｉ−Ａｕ、Ｎｉ−Ｐｄ−Ａｕ、Ｓｎ等をめっき法、蒸着、電着等の方法により形成する。なお、金属被覆層の目的は、鉛フリーはんだの適用やボイド（空隙）による接合不良の解消、はんだ濡れ性の向上である。
このように金属被覆層を形成した上で、該金属被覆層上にめっき法（例えばＳｎ、Ｓｎ−３Ｃｕ、Ｓｎ−３．５Ａｇ、Ｓｎ−２Ｂｉ等）によりはんだ層を形成し、最後に、めっきレジストを除去してシード層の露出している部分をエッチングする。

上記のようにパッド上に金属ポストが形成された半導体チップを配線基板や別の半導体チップ等の接合相手にフリップチップ実装するには、金属ポストの先端に形成されたはんだをそれら接合相手に形成された電極（パッド又はパッド上に形成されたはんだ等）に当接させた状態で加熱して、はんだを溶融・凝固させる。

しかしながら、この際、仮に接合相手としての配線基板や別の半導体チップの基板部分に反りが生じていたり、バンプレイアウトとして内周部と外周部とでバンプピッチの疎密差が生じていると、その影響でフリップチップ実装時におけるリフロー時（はんだ溶融時）に半導体チップが傾いてしまう。このようにリフロー時に半導体チップに傾きが生じると、溶融したはんだが隣接するパッド間同士で結合し、その状態で凝固してしまう虞があり、その結果、バンプショート不良やバンプオープン不良等の電気的接合不良が生じてしまう。

なお、バンプピッチが微細化されている場合には、半導体チップとその接合相手側との間のギャップ制御がその分困難となるため、上記のような電気的接合不良が生じる可能性がより高まることになる。

そこで、本技術では上記した問題点を克服し、半導体基板上に複数形成されたパッド上に金属ポストが形成された半導体素子を備える半導体装置に関して、リフロー時における半導体素子の傾き抑制を図り、電気的接合不良の発生防止を図ることを目的とする。

本技術に係る半導体装置は、第１に、半導体基板と、前記半導体基板上に形成された複数のパッドと、前記パッド上にそれぞれ形成された金属ポストとを有し、前記金属ポストとして、先端部にはんだが形成された第一の金属ポストと、前記第一の金属ポストよりも高さの高い第二の金属ポストとが形成されている半導体素子を備えたものである。

上記のように高さがより高くされた第二の金属ポストは、リフロー時において半導体素子とその接合相手との間のギャップを確保するためのストッパーとして機能する。

第２に、上記した本技術に係る半導体装置においては、前記第二の金属ポストの数が３以上とされていることが望ましい。

これにより、リフロー時にはんだが溶融した状態で、半導体素子が少なくとも３点で支持される。

第３に、上記した本技術に係る半導体装置においては、前記第二の金属ポストの先端部に前記はんだ層が形成されていないことが望ましい。

これにより、リフロー時に第二の金属ポストを含むストッパー部分の高さが変動してしまうことの防止が図られる。

第４に、上記した本技術に係る半導体装置は、前記第一の金属ポスト及び前記第二の金属ポストが同一材料で構成されていることが望ましい。

これにより、第一の金属ポストと第二の金属ポストを同様の形成工程の繰り返しで形成することが可能とされる。

第５に、上記した本技術に係る半導体装置においては、前記第一の金属ポスト及び前記第二の金属ポストがＣｕ又はＮｉで構成されていることが望ましい。

Ｃｕ又はＮｉは、金属ポストをめっき法により比較的安価に形成するのに好適な材料である。

第６に、上記した本技術に係る半導体装置においては、前記第二の金属ポストは前記半導体素子の外周部又は内周部に複数形成されていることが望ましい。

第二の金属ポストが半導体素子の外周部又は内周部に適切に配置されていることで、リフロー時における半導体素子の傾きが適切に抑制される。

第７に、上記した本技術に係る半導体装置においては、前記半導体素子が、少なくとも前記半導体基板内に形成された配線と電気的に接続された前記第一の金属ポストを介して配線基板又は別の半導体素子と接合されていることが望ましい。

これにより、半導体素子が配線基板又は別の半導体素子に対して電気的且つ機械的に接合された半導体装置が実現される。

第８に、上記した本技術に係る半導体装置においては、前記配線基板が有する基板部上又は前記別の半導体素子が有する半導体基板上には複数のパッドが形成されており、
前記第二の金属ポストの先端が、前記配線基板又は前記別の半導体素子の前記パッド、又は前記別の半導体素子の前記パッド上に形成された金属ポストに当接していることが望ましい。

このように第二の金属ポストの先端が接合相手側の絶縁層でなくパッド上又は金属ポストに当接されていることで、接合相手との間のギャップが絶縁層の厚みムラに起因して変動してしまうことの防止が図られる。

第９に、上記した本技術に係る半導体装置においては、前記配線基板が有する基板部上又は前記別の半導体素子が有する半導体基板上には、複数のパッドと、各前記パッドの間を埋めるようにパターニングされた絶縁層とが形成されており、前記第二の金属ポストの先端が前記絶縁層に当接していることが望ましい。

これにより、配線基板又は別の半導体素子においては、第二の金属ポストが当接する部分に対してパッドを形成しておく必要がない。

第１０に、上記した本技術に係る半導体装置においては、前記半導体素子は、制御信号に基づいて前記第二の金属ポストを電極として機能させるか否かを切り替える制御回路を備えることが望ましい。

これにより、半導体素子をタイプの異なる複数種の接合相手と接合することが可能とされる。

また、本技術に係る半導体装置の製造方法は、半導体基板と、前記半導体基板上に形成された複数のパッドとを有する構造体を作成する構造体作成工程と、前記構造体における前記パッドのうち所定の前記パッド上に先端部にはんだ層が形成された第一の金属ポストを形成し、前記構造体における別の前記パッド上に前記第一の金属ポストよりも高さの高い第二の金属ポストを形成する金属ポスト形成工程とを有するものである。

これにより、リフロー時において半導体素子とその接合相手との間のギャップを確保するためのストッパーとして機能する第二の金属ポストを有する半導体装置が実現される。

また、本技術に係る電子機器は、半導体装置として、上記本技術に係る半導体装置を備えたものである。
すなわち、リフロー時における半導体素子の傾きの抑制が図られた半導体装置を備えているものである。

本技術によれば、第二の金属ポストがリフロー時において半導体素子とその接合相手との間のギャップを確保するためのストッパーとして機能する。
従って、リフロー時におけるはんだ溶融に伴う半導体素子の傾きが抑制され、バンプショート不良やバンプオープン不良等の電気的接続不良の発生防止を図ることができる。

比較例１としての半導体装置の構成を説明するための概略断面図である。 比較例２としての半導体装置の構成を説明するための概略断面図である。 比較例１としての半導体装置について、リフロー時に半導体素子が傾いた様子を概略断面図により模式的に表した図である。 比較例２としての半導体装置について、リフロー時に半導体素子が傾いた様子を概略断面図により模式的に表した図である。 第１の実施の形態としての半導体装置の構成について説明するための図として、半導体素子と配線基板の接合前の状態を概略断面図により示した図である。 第１の実施の形態としての半導体装置の構成について説明するための図として、半導体素子が配線基板と接合された状態を概略断面図により示した図である。 第二の金属ポストの配置例を半導体素子の概略平面図により示した図である。 三つの第二の金属ポストを半導体素子に配置した例を半導体素子の概略平面図により示した図である。 第二の金属ポストを有する半導体素子の製造方法について説明するための図であり、本図は金属ポスト形成前の構造体の概略断面図である。 第二の金属ポストを有する半導体素子の製造方法について説明するための図であり、本図は図９に示す構造体に対し第一の金属ポストを形成するための工程についての説明図である。 第二の金属ポストを有する半導体素子の製造方法について説明するための図であり、本図は第二の金属ポストを形成するための工程についての説明図である。 第２の実施の形態の構成例１としての半導体装置の構成について説明するための図として、半導体素子と別の半導体素子の接合前の状態を概略断面図により示した図である。 第２の実施の形態の構成例１としての半導体装置の構成について説明するための図として、半導体素子が別の半導体素子と接合された状態を概略断面図により示した図である。 第２の実施の形態の構成例２としての半導体装置の構成について説明するための図として、半導体素子と別の半導体素子の接合前の状態を概略断面図により示した図である。 第２の実施の形態の構成例２としての半導体装置の構成について説明するための図として、半導体素子が別の半導体素子と接合された状態を概略断面図により示した図である。 実施の形態の電子機器の概略構成を示した斜視図である。 実施の形態の電子機器内部の回路構成を示したブロック図である。 変形例としての半導体装置の概略断面図である。

以下、本技術に係る実施の形態について説明する。
なお、説明は以下の順序で行う。

＜序．比較例としての半導体装置＞
＜１．第１の実施の形態＞
［1-1．半導体装置の構成］
［1-2．半導体装置の製造方法］
［1-3．第１の実施の形態のまとめ］
＜２．第２の実施の形態＞
［2-1．構成例１及び構成例２］
［2-2．第２の実施の形態のまとめ］
＜３．第３の実施の形態＞
＜４．変形例＞
＜５．本技術＞

＜序．比較例としての半導体装置＞

先ず、実施の形態としての半導体装置の説明に先立ち、比較例としての半導体装置について図１乃至図４を参照して説明しておく。
比較例の半導体装置としては、半導体素子（半導体チップ）５’を例えばマザーボード等の配線基板２０’にフリップチップ実装した比較例１としての半導体装置１’と、半導体素子５’を別の半導体素子２５’にフリップチップ実装（いわゆるＣＯＣ（チップオンチップ）接合）した比較例２としての半導体装置１’Ａを例に挙げる。

図１は、比較例１としての半導体装置１’の構成を説明するための図であり、半導体装置１’が備える半導体素子５’と配線基板２０’の接合前の状態を概略断面図により示している。
なお、以下の説明では、半導体素子、配線基板についての「上側」とは、フリップチップ実装時に接合相手と対向する側を意味するものとする。例えば、図１においては、半導体素子５’についての「上側」とは紙面の下方向側を意味し、配線基板２０’の「上側」とは紙面の上方向側を意味する。

図１において、半導体素子５’は、半導体基板６と、半導体基板６上に形成された複数のパッド７，７，・・・と、パッド７，７，・・・上にそれぞれ形成された金属ポスト８，８，・・・と、金属ポスト８，８，・・・上にそれぞれ形成されたはんだ層９，９，・・・と、半導体基板６上においてパッド７，７，・・・の間を埋めるようにパターニングされたパッシベーション膜１０とを有している。

半導体基板６は、例えばＳｉ基板とその上層に形成された多層配線膜とを有している。多層配線膜は、Ｓｉ基板に形成された例えばトランジスタ等の素子とパッド７，７，・・・との間を配線するために設けられたものであり、配線層と絶縁層とが交互に積層されて形成されている。
パッド７，７，・・・は、例えばＡｌ製とされ、半導体基板６内に形成された配線と電気的に接続されている。

金属ポスト８，８，・・・は、例えばＣｕ又はＮｉで構成され、パッド７，７，・・・上に電解めっき法により形成されている。金属ポスト８，８，・・・の形状は略円柱状とされ、高さは２０μｍ〜５０μｍ程度、直径は２０μｍ〜１００μｍ程度とされている。

図示は省略したが、金属ポスト８，８，・・・の表面には例えばＮｉ−Ａｕ、Ｎｉ−Ｐｄ−Ａｕ、Ｓｎ等で構成された金属被覆層がめっき法、蒸着、電着等の方法により形成され、該金属被覆層上に対してはんだ層９，９，・・・が形成されている。
はんだ層９，９，・・・は、例えばＳｎ、Ｓｎ−３Ｃｕ、Ｓｎ−３．５Ａｇ、Ｓｎ−２Ｂｉ等で構成され、上記の金属被覆層上にめっき法により形成されている。
なお、はんだ層９，９，・・・の形成は、めっき法以外にも例えば印刷法などでも行うことができる。

パッシベーション膜１０は、例えばＳｉＮ等による保護絶縁層上にポリイミド層を成膜して形成されている。
パッシベーション膜１０は、上記の保護絶縁層及びポリイミド層をパッド７，７，・・・の形成部分も含めて半導体基板６上に成膜した後、パッド７，７，・・・の形成部分の少なくとも一部をそれぞれ開口することで形成されている。

半導体素子５’において、金属ポスト８，８，・・・は電気接続用の金属ポストとされ、はんだ層９，９，・・・は金属ポスト８，８，・・・それぞれの先端に形成されている。また、半導体素子５’において、金属ポスト８，８，・・・の高さは略均一とされている。

また、図１において、配線基板２０’は、基板部２１と、基板部２１上に形成された複数のパッド２２，２２，・・・と、パッド２２，２２，・・・上にそれぞれ形成されたはんだバンプ２３，２３，・・・と、基板部２１上においてパッド２２，２２，・・・の間を埋めるようにパターニングされたソルダ-レジスト層（保護絶縁層）２４とを有している。

基板部２１は、樹脂等による絶縁材料を有して構成された基板上に導体配線が印刷されたプリント基板とされている。なお、基板部２１は、導体配線が片面にのみ施されている片面基板、両面に施されている両面基板、或いは導体配線がパターニングされた配線層と絶縁層とが交互に積層された多層基板の何れであってもよい。

パッド２２，２２，・・・は、例えばＡｌ製とされ、基板部２１に形成された配線と電気的に接続されている。

はんだバンプ２３，２３，・・・は、例えばＳｎ、Ｓｎ−３Ｃｕ、Ｓｎ−３．５Ａｇ、Ｓｎ−２Ｂｉ等で構成され、パッド２２，２２，・・・上にめっき法により形成されている。なお、はんだバンプ層２３，２３，・・・についても、その形成はめっき法以外に例えば印刷法などでも行うことができる。

半導体装置１’は、図１に示すように半導体素子５’における電極形成面（パッド７，７，・・・、金属ポスト８，８，・・・、及びはんだ層９，９，・・・が形成された側の面）と、配線基板２０’における電極形成面（パッド２２，２２，・・・、及びはんだバンプ２３，２３，・・・が形成された側の面）とを対向させた状態で、リフローによりはんだ層９，９，・・・とはんだバンプ２３，２３，・・・同士を接合することで形成される。

なお、配線基板２０’はいわゆるインターポーザとされる場合もある。すなわち、半導体素子５’を実装した配線基板２０’をさらに別の実装基板（例えばマザーボード等）に実装する場合である。この場合、配線基板２０’には、半導体素子５’の実装面と逆側の面にも上記と同様のパッド２２，２２，・・・、はんだバンプ２３，２３，・・・、及びソルダーレジスト層２４が形成される。また、インターポーザとしての配線基板２０’については、いわゆるビルドアップ法として、例えばコア基板の両面に絶縁層と配線層を交互に積層する手法で製造した基板（或いは、コアレス基板とされても良い）を採用することも可能である。

また、上記では、配線基板２０’にプリソルダとしてのばんだバンプ２３，２３，・・・が形成される場合を例示したが、これらはんだバンプ２３，２３，・・・を省略した構成とすることもできる。その場合、半導体素子５’と配線基板２０’の接合は、パッド２２，２２，・・・に半導体素子５’のはんだ層９，９，・・・が接合されることで行われる。

図２は、比較例２としての半導体装置１’Ａの構成を説明するための図であり、半導体装置１’Ａが備える半導体素子５’と別の半導体素子２５’の接合前の状態を概略断面図により示している。
図２において、半導体素子５’の構成については図１で説明したものと同様となるため説明を省略する。
また、半導体素子２５’については、半導体素子５’と比較して、半導体基板６に代えて半導体基板６’が設けられた点が異なるのみで、他の構成については同様となる。半導体基板６と半導体基板６’の差は、主に内部に形成された配線パターンの差である。

半導体装置１’Ａは、図２に示すように電極形成面同士を対向させた状態でリフローによりはんだ層９，９，・・・とはんだ層９，９，・・・同士を接合することで形成される。

ここで、図１，図２に示した比較例としての半導体装置１’，１’Ａにおいて、半導体素子５’や配線基板２０’には基板部分（基板部２１，半導体基板６）に反りが生じる場合がある。また、バンプレイアウトによっては、内周部と外周部とでバンプピッチ（はんだ層９、はんだバンプ２３の形成ピッチ）の疎密差が生じている場合がある。
前述のように、このような基板部分の反りや内周部／外周部でのバンプピッチの疎密差が生じていると、その影響でフリップチップ実装時におけるリフロー時に半導体素子５’が傾いてしまう虞がある。

図３、図４は、それぞれ半導体装置１’、半導体装置１’Ａについて、リフロー時に半導体素子５’が傾いた様子を概略断面図により模式的に表している。
基板部分に反りが生じている場合には、該反りに伴いギャップが狭くなっている部分と広くなっている部分とが生じることに起因して、リフロー時の半導体素子５’の沈み込みバランスが崩れることで、図のようなリフロー時の傾きが生じる。
また、バンプピッチの疎密差やリフロー炉に温度ムラが生じていると、加熱に伴うはんだの溶融がランダムになり、はんだが早く溶融した部分が下方に傾くようにして半導体素子５’の傾きが生じる。

このようなリフロー時における半導体素子５’の傾きが生じると、溶融したはんだが隣接するパッド間同士で結合してしまい、その状態ではんだが凝固してしまう虞がある。その結果、バンプショート不良やバンプオープン不良等の電気的接合不良の発生を招く。

そこで、本実施の形態では、図１や図２に示したようにパッド７，７，・・・上に金属ポストが形成された半導体素子５’を備える半導体装置に関して、リフロー時における半導体素子５’の傾き抑制を図り、電気的接合不良の発生防止を図ることを目的とする。

＜１．第１の実施の形態＞
［1-1．半導体装置の構成］

図５及び図６は、第１の実施の形態としての半導体装置１の構成について説明するための図であり、図５は、半導体装置１が備える半導体素子５と配線基板２０の接合前の状態を概略断面図により示し、図６は半導体素子５が配線基板２０と接合された状態の半導体装置１を概略断面図により示している。
なお、以下の説明において、既に説明済みとなった部分と同様となる部分については同一符号を付して説明を省略する。

半導体装置１が備える半導体素子５は、半導体基板６と、半導体基板６上に形成された複数のパッド７，７，・・・と、半導体基板６上においてパッド７，７，・・・の間を埋めるようにパターニングされたパッシベーション膜１０とを有している点は図１に示した半導体素子５’と同様である。

半導体素子５においては、パッド７，７，・・・上に形成される金属ポストとして、電気接続用の第一の金属ポスト８ｓ，８ｓ，・・・と、第一の金属ポスト８ｓ，８ｓ，・・・よりも高さが高くされた第二の金属ポスト８ｔ，８ｔ，・・・とが設けられている。
これら第一の金属ポスト８ｓ，８ｓ，・・・、第二の金属ポスト８ｔ、８ｔ、・・・は例えばＣｕとしての同一材料で構成され、それぞれ対応するパッド７上に電解めっき法により形成されている。なお、第一の金属ポスト８ｓ，８ｓ，・・・、第二の金属ポスト８ｔ、８ｔ、・・・の構成材料はＣｕに限定されるものではなく、例えばＮｉ等を用いることもできる。
第一の金属ポスト８ｓ，８ｓ，・・・及び第二の金属ポスト８ｔ、８ｔ、・・・の外形形状は略円柱状とされ、直径は２０μｍ〜１００μｍ程度とされている。第一の金属ポスト８ｓ，８ｓ，・・・の高さは、前述した比較例における金属ポスト８，８，・・・と同様に例えば２０μｍ〜５０μｍ程度とされている。

電気的接続用の第一の金属ポスト８ｓ，８ｓ，・・・の先端には、はんだ層９，９，・・・が形成され、第二の金属ポスト８ｔ、８ｔ、・・・の先端にははんだ層９は形成されていない。

配線基板２０は、図１に示した配線基板２０’と比較して、パッド２２，２２，・・・のうち接合時に半導体素子５の第一の金属ポスト８ｓ，８ｓ，・・・と対向関係となるパッド２２，２２，・・・上にはんだバンプ２３，２３，・・・が形成され、第二の金属ポスト８ｔ，８ｔ，・・・と対向関係となるパッド２２，２２，・・・上にははんだバンプ２３，２３，・・・が形成されていない点が異なる。

図６に示すように、接合時には、半導体素子５と配線基板２０は、半導体素子５の第一の金属ポスト８ｓ，８ｓ，・・・上に形成されたはんだ層９，９，・・・と配線基板２０のはんだバンプ２３，２３，・・・のみが接合され、第二の金属ポスト８ｔ，８ｔ，・・・はその先端が配線基板２０における対応するパッド２２，２２，・・・に対して当接し、非接合状態とされている。

この場合における第二の金属ポスト８ｔ，８ｔ，・・・の高さは、半導体素子５と配線基板２０との間の接合後のギャップ長として、半導体装置１の仕様上確保したいギャップ長が得られるように設定されている。具体的に、この場合における第二の金属ポスト８ｔ，８ｔ，・・・の高さは、第一の金属ポスト８ｓ，８ｓ，・・・の高さにはんだ層９，９，・・・の高さとはんだバンプ２３，２３，・・・の高さとを加えた高さと略同等の高さに設定されている。
このような第二の金属ポスト８ｔ，８ｔ，・・・は、リフロー時にはんだ（９，２３）が溶融した際に、半導体素子５と配線基板２０との間のギャップを確保するためのストッパーとして機能する。

ここで、半導体装置１において、第一の金属ポスト８ｓ，８ｓ，・・・及び第二の金属ポスト８ｔ，８ｔ，・・・の配置は、いわゆるフルグリットタイプの配置とされており、半導体素子５の内周部から外周部にかけて配置されている。
本例において、これら第一の金属ポスト８ｓ，８ｓ，・・・及び第二の金属ポスト８ｔ，８ｔ，・・・を含めた金属ポストの形成ピッチは、５０μｍ〜１４０μｍ程度とされている。５０μｍ以上としているのは、リフローとしてマスリフローを採用可能とするためである。すなわち、狭ピッチ化を推し進めるとリフローとして生産性の低いローカルリフローの採用を強いられるため、５０μｍ以上とピッチを或る程度確保することで、マスリフローの採用を可能として生産性の低下防止を図っている。
また、ピッチを１４０μｍ以下としているのは、半導体装置１の小型化を考慮したものである。

図７Ａ及び図７Ｂは、半導体装置１における第二の金属ポスト８ｔの配置例を半導体素子５の概略平面図により示している。
図７Ａは、第二の金属ポスト８ｔ，８ｔ，・・・を半導体素子５の外周部にのみ配置した例、図７Ｂは第二の金属ポスト８ｔ，８ｔ，・・・を半導体素子５の内周部にのみ配置した例である。
なお、本例では、第一の金属ポスト８ｓ及び第二の金属ポスト８ｔの総数を４×４＝１６個とし、第二の金属ポスト８ｔを４つ設けた場合を例示したが、第一の金属ポスト８ｓ及び第二の金属ポスト８ｔの総数、及び第二の金属ポスト８ｔの数はこれらに限定されるものではない。

ここで、リフロー時の傾きの抑制を図る上では、第二の金属ポスト８ｔの数は３以上とすることが望ましい。
図８の概略平面図では、三つの第二の金属ポスト８ｔを半導体素子５に配置した例を示している。具体的に、この図の例では、半導体素子５の中心ｃを中心に持つ円弧上に三つの第二の金属ポスト８ｔを等間隔に配置している。
この図８を参照して分かるように、第二の金属ポスト８ｔの数が３以上とされれば、半導体素子５が何れの方向にも傾かないようにすることが可能とされる。従って、リフロー時における半導体素子５の傾きの抑制を図る上では、第二の金属ポスト８ｔの数は３以上とすることが望ましい。

なお、第二の金属ポスト８ｔの数及び配置位置は、前述した半導体素子５や配線基板２０の基板部分の反りの発生態様やバンプピッチの疎密差の態様など、リフロー時の傾き方向を左右する要因に応じて適正に設定されるべきである。
例えば、これら反りや疎密差などの要因で、リフロー時に半導体素子５が或る特定の一方向側（例えば右側）にのみ傾くことが想定される場合であれば、これに応じて第二の金属ポスト８ｔは半導体素子５の該方向側に重点的に配置すればよく、このときの第二の金属ポスト８ｔの数は、少なくとも一つでよい。或いは、リフロー時における半導体素子５の傾き方向が不定であることが想定される場合には、例えば図７や図８で例示した配置など、第二の金属ポスト８ｔを少なくとも３以上配置することで、半導体素子５が何れの方向にも傾かないように図ればよい。

このように、ストッパーとしての第二の金属ポスト８ｔは、リフロー時における半導体素子５の傾き方向を左右する要因に応じて適切な数を適切な位置に対して配置すればよい。

なお、上記では金属ポストの配置をフルグリットタイプの配置とする場合を例示したが、金属ポストの配置態様はこれに限定されるべきものではなく、例えばペリフェラルタイプ（外周部のみ）など他の態様とすることもできる。

［1-2．半導体装置の製造方法］

続いて、半導体装置１の製造方法について説明する。
図９乃至図１１は、第二の金属ポスト８ｔを有する半導体素子５の製造方法について説明するための概略断面図である。

先ず、半導体素子５を製造するにあたっては、図９に示すような構造体５ｐを作成する。すなわち、半導体基板６上の所定位置にそれぞれパッド７，７，・・・を形成し、このようにパッド７，７，・・・が形成された状態の半導体基板６上にパッシベーション膜１０を形成する。パッシベーション膜１０は、パッド７，７，・・・が形成された状態の半導体基板６上に一様に成膜した上で、パッド７，７，・・・の少なくとも一部を露出させるための開口を例えばリソグラフィーとドライエッチング等により施して形成する。
このようにパッシベーション膜１０を形成した状態の半導体素子６上に対し、パッド７，７，・・・上を含めて一様にシードメタル層３０を形成することで、図９に示す構造体５ｐが完成する。
このシードメタル層３０は、密着層及びシード層を連続成膜して形成する。具体的には、密着層として数１０ｎｍ〜１００ｎｍ程度のＴｉＷを、シード層として１００ｎｍ〜１０００ｎｍ程度のＣｕを連続スパッタして形成する。
なお、密着層はＴｉＷの他にＣｒ、Ｎｉ、Ｔｉ、ＴｉＣｕ、Ｐｔ等の高融点金属やその合金を適用してもよい。また、シード層にはＣｕの他にＮｉ、Ａｇ、Ａｕ、又はその合金を適用してもよい。

図１０は、図９に示す構造体５ｐに対し第一の金属ポスト８ｓを形成するための工程についての説明図である。
先ずは、図１０Ａに示すように、パッド７，７，・・・のうち第一の金属ポスト８ｓを形成すべきパッド７上に開口Ｈ１が施されるようにしてフォトレジスト３１をパターニングする。具体的には、構造体５ｐの表面洗浄→レジスト塗布→乾燥→露光（開口Ｈ１の位置に対する露光）→現像の各工程にてフォトレジスト３１をパターニングする。

次に、図１０Ｂに示すように、開口Ｈ１内のシードメタル層３０上にめっき法により第一の金属ポスト８ｓを形成し、さらにその上にめっき法によりはんだ層９を形成する。
第一の金属ポスト８ｓは、例えばシードメタル層３０を電極として用いた電解めっき（電気めっき）法（電解銅めっき法や電解ニッケルめっき法）により形成する。このとき、第一の金属ポスト８ｓの表面には、金属被覆層（例えばＮｉ、Ｐｄ、Ａｕ、Ａｇ、Ｐｔ、Ｓｎ等の耐腐食性金属から選択される単体あるいは合金）を形成することができる。具体的には、Ｎｉ−Ａｕ、Ｎｉ−Ｐｄ−Ａｕ、Ｓｎ等をめっき法、蒸着、電着等の製造法により形成する。このような金属被覆層を形成することで、鉛フリーはんだの適用やボイド（空隙）による接合不良の解消、はんだ濡れ性の向上を図ることができる。
はんだ層９は、例えばＳｎ、Ｓｎ−３Ｃｕ、Ｓｎ−３．５Ａｇ、Ｓｎ−２Ｂｉ等により形成する。なお、はんだ層９の形成法はめっき法以外に印刷法でも可能である。

このように第一の金属ポスト８ｓとはんだ層９を形成した上で、図１０Ｃに示すようにフォトレジスト３１を除去する。
これにより、所定のパッド７上に電気接続用の第一の金属ポスト８ｓ及びはんだ層９が形成される。

図１１は、第二の金属ポスト８ｔを形成するための工程についての説明図である。
先ずは、図１１Ａに示すように、第一の金属ポスト８ｓ及びはんだ層９が形成された状態の構造体５ｐ上にフォトレジスト３２をパターニングする。このフォトレジスト３２は、パッド７，７，・・・のうち第二の金属ポスト８ｔを形成すべきパッド７上に開口Ｈ２が施されるようにしてパターニングする。

次に、図１１Ｂに示すように、開口Ｈ２内のシードメタル層３０に電解めっき法（例えば電解銅めっき法や電解ニッケルめっき法）などのめっき法で第二の金属ポスト８ｔを形成する。本例の場合、第二の金属ポスト８ｔの高さは、第一の金属ポスト８ｓの高さ（２０μｍ〜５０μｍ程度）に対して＋２０μｍ〜５０μｍ程度の範囲（４０μｍ〜１００μｍ程度）としている。

このように第二の金属ポスト８ｔを形成したことに応じて、図１１Ｃに示すようにフォトレジスト３２を除去し、さらにシードメタル層３０の不要部分を除去する。シードメタル層３０の不要部分の除去は、第一の金属ポスト８ｓ及びはんだ層９の形成部分と第二の金属ポスト８ｔの形成部分とをマスクした上で、メタルシード層３０の非マスク部分をドライエッチング（例えばＡｒイオンミーリング）により選択除去することで行うことができる。
なお、シードメタル層３０の不要部分の除去は、王水、硝酸第二セリウムアンモニウム、水酸化カリウムの水溶液等によるウエットエッチングでも可能だが、シードメタル層３０の残留部分（必要部分）を含めた金属ポスト根元部分のサイドエッチや厚み減少を考慮するとドライエッチングの適用が望ましい。

上記の工程により、先の図５や図６に示した構成による半導体素子５を製造できる。

なお、上記では、第一の金属ポスト８ｓを形成後に第二の金属ポスト８ｔを形成する例を挙げたが、逆に第二の金属ポスト８ｔを形成後に第一の金属ポスト８ｓを形成することも可能である。

ここで、図示による説明は省略するが、上記のように製造された半導体素子５は、配線基板２０上に互いの電極形成面同士が対向するように載置された状態で、ベルトコンベアにより搬送され、マスリフローにより配線基板２０と接合される。すなわち、複数の半導体素子５及び配線基板２０の組がベルトコンベア上に載置された状態で一括してリフローが行われる。
リフローにより配線基板２０と半導体素子５とが接合された後は、配線基板２０と半導体素子５との間にアンダーフィル材が注入・硬化される。このようなアンダーフィル材により、半導体素子５と配線基板２０との間の接合強度の補強、及び基板折り曲げ時の応力の緩和等が図られる。

なお、リフローはマスリフローに限定されず、ローカルリフローを採用することも可能である。ローカルリフローを採用する場合、半導体素子５には予め電極形成面側にシート状のアンダーフィル材が貼付された上で、リフローが行われる。

［1-3．第１の実施の形態のまとめ］

上記のように本実施の形態の半導体装置１は、半導体基板６と、半導体基板６上に形成された複数のパッド７，７，・・・と、パッド７，７，・・・上にそれぞれ形成された金属ポストとを有し、金属ポストとして、先端部にはんだ層９が形成された第一の金属ポスト８ｓと、第一の金属ポスト８ｓよりも高さの高い第二の金属ポスト８ｔとが形成されている半導体素子５を備えたものである。

上記のように高さがより高くされた第二の金属ポスト８ｔは、リフロー時において半導体素子５とその接合相手（配線基板２０）との間のギャップを確保するためのストッパーとして機能する。
従って、リフロー時におけるはんだ溶融に伴う半導体素子５の傾きが抑制され、接合相手との間の電気的接続不良の発生防止を図ることができる。

また、本実施の形態の半導体装置１においては、第二の金属ポスト８ｔの数が３以上とされている。

これにより、リフロー時にはんだが溶融した状態で、半導体素子５が少なくとも３点で支持される。
このように少なくとも３点の支持が行われることで、半導体素子５が何れの方向にも傾かないようにすることが可能となり、接合相手との間の電気的接続不良の発生防止を図ることができる。

さらに、本実施の形態の半導体装置１においては、第二の金属ポスト８ｔの先端部にはんだ層９が形成されていない。

仮に、第二の金属ポスト８ｔの先端部にはんだ層９が形成されていると、該はんだ層９がリフロー時に溶融することに伴い、第二の金属ポスト８ｔを含むストッパー部分の高さが変動してしまう。すなわち、半導体素子５とその接合相手との間のギャップコントロールが困難となる。
上記のように第二の金属ポスト８ｔの先端にはんだ層９を形成しなければ、リフロー時に第二の金属ポスト８ｔを含むストッパー部分の高さが変動してしまうことの防止が図られ、ギャップコントロールの精度向上を図ることができる。また、第二の金属ポスト８ｔに対するはんだ層９の形成工程を省略でき、工数及び材料の削減によりコスト削減を図ることができる。

さらにまた、本実施の形態の半導体装置１においては、第一の金属ポスト８ｓ及び第二の金属ポスト８ｔが同一材料で構成されている。

これにより、第一の金属ポスト８ｓと第二の金属ポスト８ｔを同様の形成工程の繰り返しにより形成することが可能とされる。
従って、第一の金属ポスト８ｓと第二の金属ポスト８ｔとで形成装置を共用化するなど、半導体素子５の製造効率の向上を図ることができ、コスト削減が図られる。

また、本実施の形態の半導体装置１においては、第一の金属ポスト８ｓ及び第二の金属ポスト８ｔがＣｕ又はＮｉで構成されている。

Ｃｕ又はＮｉは、金属ポストをめっき法により比較的安価に形成するのに好適な材料である。
従って、コスト削減を図ることができる。

さらに、本実施の形態の半導体装置１においては、第二の金属ポスト８ｔは半導体素子５の外周部又は内周部に複数形成されている。

第二の金属ポスト８ｔが半導体素子５の外周部又は内周部に適切に配置されていることで、リフロー時における半導体素子５の傾きが適切に抑制される。
従って、半導体素子５と接合相手との間の電気的接続不良の防止を図ることができる。

さらにまた、本実施の形態の半導体装置１においては、半導体素子５が、少なくとも半導体基板６内に形成された配線と電気的に接続された第一の金属ポスト８ｓを介して配線基板２０と接合されている。

これにより、半導体素子５が配線基板２０に対して電気的且つ機械的に接合された半導体装置１が実現される。
すなわち、配線基板２０上に半導体素子５が適正に実装された半導体装置１を実現できる。

また、本実施の形態の半導体装置１においては、配線基板２０が有する基板部２１上には複数のパッド２２，２２，・・・が形成されており、第二の金属ポスト８ｔの先端が、配線基板２０のパッド２２に当接している。

このように第二の金属ポスト８ｔの先端が接合相手側の絶縁層（ソルダーレジスト層２４）でなくパッド上に当接されていることで、接合相手との間のギャップが絶縁層の厚みムラに起因して変動してしまうことの防止が図られる。
従って、ギャップコントロールの精度向上を図ることができる。
特に、樹脂材料をスピンコートして形成するソルダーレジスト層２４については、厚みムラのコントロールが比較的困難（厚みムラ±１０〜２０μｍ程度）とされているため、このような構成は配線基板２０上に半導体素子５が実装された半導体装置１に特に好適とされる。

また、本実施の形態の半導体装置の製造方法は、半導体基板６と、半導体基板６上に形成された複数のパッド７，７，・・・とを有する構造体５ｐを作成する構造体作成工程と、構造体５ｐにおけるパッド７，７，・・・のうち所定のパッド７上に先端部にはんだ層９が形成された第一の金属ポスト８ｓを形成し、構造体５ｐにおける別のパッド７上に第一の金属ポスト８ｓよりも高さの高い第二の金属ポスト８ｔを形成する金属ポスト形成工程とを有するものである。

このような半導体装置の製造方法によれば、上記した第１の実施の形態としての半導体装置１のように、リフロー時において半導体素子５とその接合相手との間のギャップを確保するためのストッパーとして機能する第二の金属ポスト８ｔを有する半導体装置が実現される。
従って、リフロー時におけるはんだ溶融に伴う半導体素子５の傾きが抑制され、接合相手との間の電気的接続不良の発生防止を図ることのできる半導体装置を実現できる。

＜２．第２の実施の形態＞
［2-1．構成例１及び構成例２］

続いて、図１２乃至図１５を参照して、第２の実施の形態の半導体装置について説明する。
第２の実施の形態の半導体装置は、先に説明した比較例２に対応するもので、半導体素子を別の半導体素子に対してＣＯＣ接合（チップオンチップ接合）したものである。このような第２の実施の形態の半導体装置として、以下では構成例１としての半導体装置１Ａと構成例２としての半導体装置１Ｂの二例を挙げる。

図１２及び図１３は、構成例１としての半導体装置１Ａの構成について説明するための図であり、図１２は、半導体装置１Ａが備える半導体素子５と半導体素子２５の接合前の状態を概略断面図により示し、図１３は半導体素子５が半導体素子２５と接合された状態の半導体装置１Ａを概略断面図により示している。

半導体素子５については、第１の実施の形態で説明したものと同様となるため重複説明は避ける。但し、本構成例においては、半導体素子５の接合相手となる半導体素子２５には、第二の金属ポスト８ｔと対向する位置に金属ポスト８が形成されているため、その分、第二の金属ポスト８ｔの高さは第１の実施の形態の場合よりも低くされる。

半導体素子２５は、先の図２で説明した半導体装置２５’と比較して、半導体素子５の第二の金属ポスト８ｔと対向する位置に形成された金属ポスト８の先端部にはんだ層９が形成されていない点が異なる。

図１３に示すように、構成例１としての半導体装置１Ａにおいては、半導体素子５と半導体装置２５とが、半導体素子５における第一の金属ポスト８ｓの先端部に形成されたはんだ層９と、半導体素子２５における金属ポスト８のうち第一の金属ポスト８ｓの対向位置に形成された金属ポスト８の先端部に形成されたはんだ層９とを介して接合される。このとき、半導体素子５の第二の金属ポスト８ｔは、半導体素子２５における対向位置に形成された金属ポスト８にその先端部が非接合で当接した状態とされている。

図１４及び図１５は、構成例２としての半導体装置１Ｂの構成について説明するための図であり、図１４は半導体装置１Ｂが備える半導体素子５と半導体素子２５Ａの接合前の状態を概略断面図により示し、図１５は半導体素子５が半導体素子２５Ａと接合された状態の半導体装置１Ｂを概略断面図により示している。

この場合も半導体素子５については、第１の実施の形態で説明したものと同様となるため重複説明は避ける。

半導体素子２５Ａは、半導体素子２５と比較して、パッド７，７，・・・のうち第二の金属ポスト８ｔの対向位置のパッド７が省略されてパッシベーション膜１０で覆われている点と、半導体基板６’に代えて半導体基板６’Ａが設けられた点が異なる。半導体基板６’と半導体素子６’Ａとの差は、主に省略されたパッド７に対する配線が存在しない点である。

図１５に示すように、構成例２としての半導体装置１Ｂにおいては、これら半導体素子５と半導体装置２５Ａとが、半導体素子５における第一の金属ポスト８ｓの先端部に形成されたはんだ層９と、半導体素子２５Ａにおける該第一の金属ポスト８ｓの対向位置に形成された金属ポスト８の先端部に形成されたはんだ層９とを介して接合される。構成例２の場合、半導体素子５の第二の金属ポスト８ｔは、半導体素子２５Ａにおけるパッシベーション膜１０にその先端部が非接合で当接した状態とされている。

なお、第２の実施の形態においても、第二の金属ポスト８ｔの数や配置位置、構成材料、高さ等、さらには半導体装置の製造方法については第１の実施の形態の場合と同様であるため、重複説明は避ける。

［2-2．第２の実施の形態のまとめ］

上記のように第２の実施の形態の半導体装置（１Ａ又は１Ｂ）においては、半導体素子５が、少なくとも半導体基板６内に形成された配線と電気的に接続された第一の金属ポスト８ｓを介して別の半導体素子（２５又は２５Ａ）と接合されている。

これにより、半導体素子５が別の半導体素子（２５又は２５Ａ）に対して電気的且つ機械的に接合された半導体装置が実現される。
すなわち、別の半導体素子上に半導体素子５が適正に実装された半導体装置を実現できる。

また、構成例１として例示したように、第２の実施の形態の半導体装置（１Ａ）においては、別の半導体素子（２５）が有する半導体基板（６’）上には複数のパッド７，７，・・・が形成されており、第二の金属ポスト８ｔの先端が、別の半導体素子のパッド７上に形成された金属ポスト８に当接している。

このように第二の金属ポスト８ｔの先端が接合相手側の絶縁層（パッシベーション膜１０）でなくパッド７上の金属ポスト８に当接されていることで、接合相手との間のギャップが絶縁層の厚みムラに起因して変動してしまうことの防止が図られる。
従って、ギャップコントロールの精度向上を図ることができる。

なお、構成例１では、第二の金属ポスト８ｔの対向位置のパッド７上に金属ポスト８が形成された場合を例示したが、この場合において、該対向位置のパッド７上の金属ポスト８を省略し、該対向位置のパッド７に対して第二の金属ポスト８ｔの先端が当接されるように構成することもできる。
これによっても、上記と同様の作用によりギャップコントロールの精度向上を図ることができる。

さらに、構成例２として例示したように、第２の実施の形態の半導体装置（１Ｂ）においては、別の半導体素子（２５Ａ）が有する半導体基板（６’Ａ）上には、複数のパッド７，７，・・・と、各パッド７の間を埋めるようにパターニングされた絶縁層（パッシベーション膜１０）とが形成されており、第二の金属ポスト８ｔの先端が絶縁層に当接している。

これにより、別の半導体素子においては、第二の金属ポスト８ｔが当接する部分に対してパッド７を形成しておく必要がない。
従って、材料の削減によりコスト削減が図られる。

ここで、パッシベーション膜１０（絶縁層）については、成膜がソルダーレジスト層２４のようにスピンコート法で行われるものではなく、膜厚のコントロールは比較的容易であり、厚みムラの発生が抑制される。このため、ＣＯＣ接合の場合は、上記のように第二の金属ポスト８ｔの先端を絶縁層上に当接させてもギャップコントロール精度を比較的高く保つことが可能とされる。
なお、ソルダーレジスト層２４の厚みムラのコントロール性が良好であれば、半導体装置１のように配線基板２０上に半導体素子５を実装するタイプの半導体装置においても、第二の金属ポスト８ｔの先端を絶縁層上に当接させる構成を採ることは可能である。

＜３．第３の実施の形態＞

第３の実施の形態は、第１の実施の形態又は第２の実施の形態の半導体装置を搭載した電子機器１００である。
図１６に電子機器１００の概略構成を示す。
電子機器１００は、例えば、横長の扁平な形状に形成された外筐１０１の内外に所要の各部が配置されて成り、例えば、ゲーム機器として用いられる。外筐１０１の前面には、左右方向における中央部に表示パネル１０２が設けられ、表示パネル１０２の左右にそれぞれ周方向に離隔して配置された操作キー１０３、１０３、・・・と操作キー１０４、１０４、・・・が設けられている。また、外筐１０１の前面における下端部には操作キー１０５、１０５、・・・が設けられている。操作キー１０３、１０３、・・・、操作キー１０４、１０４、・・・及び操作キー１０５、１０５、・・・は、表示パネル１０２に表示されたメニュー項目の選択やゲームの進行等に用いられる方向キーや決定キー等として機能する。
外筐１０１の上面には、外部機器を接続するための接続端子１０６、電力供給用の供給端子１０７、１０７、外部機器との赤外線通信を行う受光窓１０８等が設けられている。

次に、図１７に電子機器１００内部の回路構成を示す。
電子機器１００は、メインＣＰＵ（Central Processing Unit）１１０とシステムコントローラー１２０を備えている。メインＣＰＵ１１０とシステムコントローラー１２０には、例えば、図示しないバッテリーから異なる系統で電力が供給される。また、電子機器１００は、ユーザーにより設定された各種の情報を保持するメモリー等の設定情報保持部１３０を有している。

メインＣＰＵ１１０は、各種の情報の設定やアプリケーションの選択をユーザーに行わせるためのメニュー画面を生成するメニュー処理部１１１と、アプリケーションを実行するアプリケーション処理部１１２とを有している。設定された情報はメインＣＰＵ１１０によって設定情報保持部１３０に送出され設定情報保持部１３０において保持される。

システムコントローラー１２０は操作入力受付部１２１、通信処理部１２２及び電力制御部１２３を有している。 操作入力受付部１２１によって操作キー１０３、１０３、・・・、操作キー１０４、１０４、・・・及び操作キー１０５、１０５、・・・の状態検出が行われ、通信処理部１２２によって外部機器との間の通信処理が行われ、電力制御部１２３によって各部に供給される電力の制御が行われる。

図示は省略したが、第１の実施の形態の半導体装置１は、半導体素子５が、このような電子機器１００における例えばメインＣＰＵ１１０及び／又はシステムコントローラー１２０を構成する半導体素子（半導体チップ）として設けられ、配線基板２０がメインＣＰＵ１１０やシステムコントローラー１２０、設定情報保持部１３０を搭載するマザーボード（又はマザーボードとの間に配されるインターポーザ）として設けられる。
また、第２の実施の形態の半導体装置１Ａ,１Ｂは、半導体素子５や半導体素子２５，２５Ａが、例えばメインＣＰＵ１１０、システムコントローラー１２０がＣＯＣ接合された複数の半導体素子を有している場合において、それらの半導体素子として設けられる。

このように第１の実施の形態、第２の実施の形態の半導体装置を備えた電子機器１００は、リフロー時における半導体素子５の傾きの抑制が図られた半導体装置を備えている。
従って、半導体装置の電気的接合不良の防止が図られた電子機器を実現できる。

なお、電子機器１００としては、ポータブル型に限らず据え置き型の電子機器とすることもできる。

＜４．変形例＞

以上、本技術に係る実施の形態について説明したが、本技術は上記で例示した具体例に限定されるべきものではない。
例えば、上記では特に言及しなかったが、第二の金属ポスト８ｔは、第１の実施の形態や第２の実施の形態の構成例１のように接合相手側に形成されたパッドと電気的に接続可能とされた場合には、電源やＧＮＤ（グランド）などの電極として機能させることもできる。この場合には、半導体素子５における第二の金属ポスト８ｔが形成されたパッド７は、半導体基板６内に形成された電源配線やＧＮＤ配線など所定の配線と電気的に接続されるように形成する。

また、第二の金属ポスト８ｔが接合相手側のパッドと電気的に接続可能とされた場合には、半導体装置に対し、第二の金属ポスト８ｔを電極として機能させるか否かの切替制御を行う制御回路を設けることもできる。例えば、半導体素子５の接合相手となる配線基板又は半導体素子として、第二の金属ポスト８ｔの対向位置にあるパッドが当該配線基板又は当該半導体素子に形成された電源配線やＧＮＤ配線と接続されているタイプと、配線に非接続とされたタイプの二種が存在する場合において、それら接合相手のタイプに応じて、第二の金属ポスト８ｔを電源やＧＮＤの電極として機能させるか否かの切替制御を行う制御回路を設けることが考えられる。

図１８に、このような制御回路を備えた変形例としての半導体装置１Ｃの構成例を示す。
半導体装置１Ｃは、先の構成例１としての半導体装置１Ａと同様に半導体素子２５上に半導体素子５がＣＯＣ実装された構成を採っている。但し、この場合、半導体素子２５側からは、はんだ層９，９を介して接合された所定の電極を介して（所定の第一の金属ポスト８ｓを介して）、半導体素子５側に制御信号Ｓｃが入力される。この制御信号Ｓｃは、例えば半導体素子２５が上記した二種のタイプのうち何れのタイプに属するかを識別するための識別信号とされている。

この場合の半導体素子５には、半導体基板６内にスリーステートバッファ４０が形成されている。スリーステートバッファ４０は、半導体基板６内に形成されたトランジスタ等の素子の組み合わせで形成されており、制御端子が上記の制御信号Ｓｃが入力されるパッド７に対して接続され、入力端子が電源配線又はＧＮＤ配線に対して接続され、出力端子が第二の金属ポスト８ｔの形成された所定のパッド７に対して接続されている。

スリーステートバッファ４０は、制御端子に入力される制御信号Ｓｃに基づき、出力端子による出力値を入力端子への入力値とするか、或いは出力端子をハイインピーダンス状態とするかを切り替える。出力端子を入力端子と同値とすれば第二の金属ポスト８ｔは電源又はＧＮＤの電極として機能し、出力端子をハイインピーダンス状態とすれば第二の金属ポスト８ｔは電極として機能しないことになる。
これにより、半導体素子５の接合相手が上記の何れのタイプに属するかに応じて、第二の金属ポスト８ｔを電源又はＧＮＤの電極として機能させるか否かを切り替えることができる。

なお、制御回路としては、上記のスリーステートバッファ４０に限らず、例えば入力信号Ｓｃに基づき第二の金属ポスト８ｔの導通／非導通の切り替えを行うスイッチ回路など、第二の金属ポスト８ｔを電極として機能させるか否かの切替制御を行うものであれば他の構成を採ることもできる。
但し、第二の金属ポスト８ｔを電極として機能させない場合には、該第二の金属ポスト８ｔがフローティング状態となることは望ましくないため、この点を考慮すると制御回路としては上記で例示したスリーステートバッファ４０のようにハイインピーダンス状態への切り替えが可能な構成が採られることが望ましい。
また、上記の制御回路は、第１の実施の形態のように配線基板２０上に半導体素子５が実装される場合にも好適に適用することができる。

上記のような制御回路を備えた半導体装置１Ｃによれば、半導体素子５をタイプの異なる複数種の接合相手と接合することが可能とされる。
従って、半導体素子５の適用範囲を拡大できる。

なお、第二の金属ポスト８ｔを電源又はＧＮＤの電極として機能させる場合において、第二の金属ポスト８ｔが接合相手側に形成されたパッド７，２２などの電極に対して非接合で当接される構成が採られる場合には、該第二の金属ポスト８ｔを含む電極は、はんだを介して接合される本来の電極とは別の補助的な電極として設けられることが望ましい。

＜５．本技術＞

本技術は、以下に示す構成を採ることができる。
（１）
半導体基板と、
前記半導体基板上に形成された複数のパッドと、
前記パッド上にそれぞれ形成された金属ポストとを有し、
前記金属ポストとして、先端部にはんだが形成された第一の金属ポストと、前記第一の金属ポストよりも高さの高い第二の金属ポストとが形成されている半導体素子を備えた
半導体装置。
（２）
前記第二の金属ポストの数が３以上とされている
前記（１）に記載の半導体装置。
（３）
前記第二の金属ポストの先端部に前記はんだ層が形成されていない
前記（１）又は（２）に記載の半導体装置。
（４）
前記第一の金属ポスト及び前記第二の金属ポストが同一材料で構成されている
前記（１）乃至（３）何れかに記載の半導体装置。
（５）
前記第一の金属ポスト及び前記第二の金属ポストがＣｕ又はＮｉで構成されている
前記（１）乃至（４）何れかに記載の半導体装置。
（６）
前記第二の金属ポストは前記半導体素子の外周部又は内周部に複数形成されている
前記（１）乃至（５）何れかに記載の半導体装置。
（７）
前記半導体素子が、少なくとも前記半導体基板内に形成された配線と電気的に接続された前記第一の金属ポストを介して配線基板又は別の半導体素子と接合されている
前記（１）乃至（６）何れかに記載の半導体装置。
（８）
前記配線基板が有する基板部上又は前記別の半導体素子が有する半導体基板上には複数のパッドが形成されており、
前記第二の金属ポストの先端が、前記配線基板又は前記別の半導体素子の前記パッド、又は前記別の半導体素子の前記パッド上に形成された金属ポストに当接している
前記（７）に記載の半導体装置。
（９）
前記配線基板が有する基板部上又は前記別の半導体素子が有する半導体基板上には、複数のパッドと、各前記パッドの間を埋めるようにパターニングされた絶縁層とが形成されており、
前記第二の金属ポストの先端が前記絶縁層に当接している
前記（７）に記載の半導体装置。
（１０）
前記半導体素子は、
制御信号に基づいて前記第二の金属ポストを電極として機能させるか否かを切り替える制御回路を備える
前記（８）に記載の半導体装置。

１,１Ａ，１Ｂ，１Ｃ…半導体装置、５，２５，２５Ａ…半導体素子、６，６’，６’Ａ…半導体基板、７，２２…パッド、８ｓ…第一の金属ポスト、８ｔ…第二の金属ポスト、９…はんだ層、１０…パッシベーション膜、４,１４…半田ボール、５…保持体、６…導電部、７…絶縁部、１５,１７…金属ポスト、１６…仮基板、２０…配線基板、２１…基板部、２４…ソルダーレジスト層、４０…スリーステートバッファ、１００…電子機器

Claims (12)

1. 半導体基板と、
   前記半導体基板上に形成された複数のパッドと、
   前記パッド上にそれぞれ形成された金属ポストとを有し、
   前記金属ポストとして、先端部にはんだが形成された第一の金属ポストと、前記第一の金属ポストよりも高さの高い第二の金属ポストとが形成されている半導体素子を備えた
   半導体装置。
2. 前記第二の金属ポストの数が３以上とされている
   請求項１に記載の半導体装置。
3. 前記第二の金属ポストの先端部に前記はんだ層が形成されていない
   請求項１に記載の半導体装置。
4. 前記第一の金属ポスト及び前記第二の金属ポストが同一材料で構成されている
   請求項１に記載の半導体装置。
5. 前記第一の金属ポスト及び前記第二の金属ポストがＣｕ又はＮｉで構成されている
   請求項１に記載の半導体装置。
6. 前記第二の金属ポストは前記半導体素子の外周部又は内周部に複数形成されている
   請求項１に記載の半導体装置。
7. 前記半導体素子が、少なくとも前記半導体基板内に形成された配線と電気的に接続された前記第一の金属ポストを介して配線基板又は別の半導体素子と接合されている
   請求項１に記載の半導体装置。
8. 前記配線基板が有する基板部上又は前記別の半導体素子が有する半導体基板上には複数のパッドが形成されており、
   前記第二の金属ポストの先端が、前記配線基板又は前記別の半導体素子の前記パッド、又は前記別の半導体素子の前記パッド上に形成された金属ポストに当接している
   請求項７に記載の半導体装置。
9. 前記配線基板が有する基板部上又は前記別の半導体素子が有する半導体基板上には、複数のパッドと、各前記パッドの間を埋めるようにパターニングされた絶縁層とが形成されており、
   前記第二の金属ポストの先端が前記絶縁層に当接している
   請求項７に記載の半導体装置。
10. 前記半導体素子は、
    制御信号に基づいて前記第二の金属ポストを電極として機能させるか否かを切り替える制御回路を備える
    請求項８に記載の半導体装置。
11. 半導体基板と、前記半導体基板上に形成された複数のパッドとを有する構造体を作成する構造体作成工程と、
    前記構造体における前記パッドのうち所定の前記パッド上に先端部にはんだ層が形成された第一の金属ポストを形成し、前記構造体における別の前記パッド上に前記第一の金属ポストよりも高さの高い第二の金属ポストを形成する金属ポスト形成工程とを有する
    半導体装置の製造方法。
12. 半導体基板と、前記半導体基板上に形成された複数のパッドと、前記パッド上にそれぞれ形成された金属ポストとを有し、前記金属ポストとして、先端部にはんだが形成された第一の金属ポストと、前記第一の金属ポストよりも高さの高い第二の金属ポストとが形成されている半導体素子を備えた半導体装置を備える
    電子機器。

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