KR20210096044A - 범프 구조물을 갖는 반도체 디바이스 및 반도체 디바이스의 제조 방법 - Google Patents

범프 구조물을 갖는 반도체 디바이스 및 반도체 디바이스의 제조 방법 Download PDF

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semiconductor device
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페이-호 챠오
첸-시엔 첸
쳉-훙 차이
쿠오-친 창
리-후안 추
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
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    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199—Material of the matrix
    • H01L2224/132—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13238—Material of the matrix with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13247—Copper [Cu] as principal constituent
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Abstract

반도체 디바이스는 기판 및 기판 위에 배치된 적어도 하나의 범프 구조물을 포함한다. 적어도 하나의 범프 구조물은, 기판 위에 배치된 솔더 합금에 대해 구리 또는 구리 합금보다 더 낮은 납땜성을 갖는 금속으로 형성된 필라를 포함한다. 솔더 합금이 구리 또는 구리 합금보다 더 낮은 납땜성을 갖는 금속의 상부 표면 바로 위에 형성되며 이와 접촉한다. 필라는 10 ㎛보다 더 큰 높이를 갖는다.

Description

범프 구조물을 갖는 반도체 디바이스 및 반도체 디바이스의 제조 방법{SEMICONDUCTOR DEVICE WITH BUMP STRUCTURE AND METHOD OF MAKING SEMICONDUCTOR DEVICE}
관련 출원에 대한 상호참조
본 출원은 2017년 11월 28일 출원된 미국 가특허 출원 번호 제62/591,534호의 우선권을 주장하며, 이 출원의 전체 내용은 참조에 의해 여기에 포함된다.
보다 나은 성능을 갖는 소비자 디바이스가 소비자 요구에 대응하여 점점 더 작아짐에 따라, 이들 디바이스의 개별 컴포넌트도 필연적으로 크기가 감소하여 왔다. 이동 전화, 컴퓨터 태블릿 등과 같은 소비자 디바이스의 주요 컴포넌트를 구성하는 반도체 디바이스는 점점 더 작아졌다. 반도체 디바이스의 크기 감소는 반도체 디바이스들 간의 접속을 형성하는 것과 같은 반도체 제조 기술의 발전으로 충족되었다.
전자 산업이 TSV(through-Si-vias) 기술에 기초하여 3차원 집적 회로(3D IC; three dimensional integrated circuits)를 개발함에 따라, 적층된 칩들을 상호접속시키는 데에 사용되는 범프의 프로세싱 및 신뢰성에 대한 연구가 활발하게 진행되고 있다. 범프의 크기 감소 동안, 범프의 직경은 플립 칩 솔더 조인트(solder joint)의 크기보다 약 한 자릿수 더 작은 크기로 감소되고, 체적은 약 1000배 더 작다. 솔더 조인트의 훨씬 더 작은 크기는 범프 솔더 조인트의 실패 가능성을 증가시킨다.
반도체 디바이스는 기판 및 기판 위에 배치된 적어도 하나의 범프 구조물을 포함한다. 적어도 하나의 범프 구조물은, 기판 위에 배치된 솔더 합금에 대해 구리 또는 구리 합금보다 더 낮은 납땜성을 갖는 금속으로 형성된 필라를 포함한다. 솔더 합금이 구리 또는 구리 합금보다 더 낮은 납땜성을 갖는 금속의 상부 표면 바로 위에 형성되며 이와 접촉한다. 필라는 10 ㎛보다 더 큰 높이를 갖는다.
본 개시는 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않고 단지 설명을 위한 목적으로 사용된 것임을 강조한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 본 개시의 실시예에 따른 범프 구조물의 개략도이다.
도 2a 및 도 2b는 본 개시의 실시예에 따른 반도체 디바이스를 제조하는 방법의 다양한 동작들 중의 하나를 예시한다. 도 2a는 평면도이고, 도 2b는 도 2a의 라인 A-A에 따른 단면도이다.
도 3은 본 개시의 실시예에 따른 반도체 디바이스를 제조하는 방법의 다양한 동작들 중의 하나를 예시한 단면도이다.
도 4는 본 개시의 실시예에 따른 반도체 디바이스를 제조하는 방법의 다양한 동작들 중의 하나를 예시한 단면도이다.
도 5는 본 개시의 실시예에 따른 반도체 디바이스를 제조하는 방법의 다양한 동작들 중의 하나를 예시한 단면도이다.
도 6은 본 개시의 실시예에 따른 반도체 디바이스를 제조하는 방법의 다양한 동작들 중의 하나를 예시한 단면도이다.
도 7은 본 개시의 실시예에 따른 반도체 디바이스를 제조하는 방법의 다양한 동작들 중의 하나를 예시한 단면도이다.
도 8은 본 개시의 실시예에 따른 반도체 디바이스를 제조하는 방법의 다양한 동작들 중의 하나를 예시한 단면도이다.
도 9는 본 개시의 실시예에 따른 반도체 디바이스를 제조하는 방법의 다양한 동작들 중의 하나를 예시한 단면도이다.
도 10a 및 도 10b는 본 개시의 실시예에 따른 반도체 디바이스를 제조하는 방법의 다양한 동작들 중의 하나를 예시한다. 도 10a는 도 10b의 평면도의 라인 B-B에 따른 단면도이다.
도 11은 본 개시의 실시예에 따라 반도체 디바이스를 제조하는 방법을 예시한 흐름도이다.
도 12는 본 개시의 실시예에 따른 반도체 디바이스를 제조하는 방법의 다양한 동작들 중의 하나를 예시한 단면도이다.
도 13은 본 개시의 실시예에 따른 반도체 디바이스를 제조하는 방법의 다양한 동작들 중의 하나를 예시한 단면도이다.
도 14는 본 개시의 실시예에 따른 반도체 디바이스를 제조하는 방법의 다양한 동작들 중의 하나를 예시한 단면도이다.
도 15는 본 개시의 실시예에 따라 반도체 디바이스를 제조하는 방법을 예시한 흐름도이다.
도 16은 본 개시의 실시예에 따른 범프 구조물의 개략도이다.
도 17은 본 개시의 실시예에 따라 반도체 디바이스를 제조하는 방법을 예시한 흐름도이다.
도 18은 본 개시의 실시예에 따른 범프 구조물의 개략도이다.
도 19는 본 개시의 실시예에 따라 반도체 디바이스를 제조하는 방법을 예시한 흐름도이다.
도 20은 본 개시의 실시예에 따른 범프의 개략도이다.
다음의 개시는 본 개시의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것임을 이해하여야 할 것이다. 컴포넌트 및 구성의 구체적 실시예 또는 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 구성요소들의 치수는 개시된 범위 또는 값에 한정되지 않고, 디바이스의 프로세스 조건 및/또는 원하는 특성에 따라 달라질 수 있다. 또한, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 다양한 특징부들은 단순하고 명확하게 하기 위해 임의로 상이한 스케일로 도시되어질 수 있다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 디바이스는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다. 또한, 용어 “~로 이루어지는”은 “포함하는” 또는 “구성되는”을 의미할 수 있다.
도 1은 본 개시의 실시예에 따른 범프 구조물의 개략도이다. 반도체 디바이스(10)는 기판(15) 및 기판(15) 상에 배치된 적어도 하나의 범프 구조물(55)을 갖는다. 본딩 패드(20)가 기판(15) 상에 배치된다. 본딩 패드(20)는 기판(15)의 회로에 전기적으로 접속된다. 범프 구조물(55)은 본딩 패드(20)를 통해 기판(15)의 회로에 접속된다. 적어도 하나의 범프 구조물(55)은 솔더 합금에 대해 구리 또는 구리 합금보다 더 낮은 납땜성(solderability)(습윤성)을 갖는 금속으로 주로 형성된 필라(pillar)(25)를 포함한다. 다르게 말하자면, 더 낮은 납땜성(또는 습윤성)을 갖는 금속은, 금속과 솔더 합금의 계면에서 솔더 합금의 성분과 금속간 화합물(또는 합금)을 형성할 가능성이 구리 또는 구리 합금보다 더 작다. 필라가 구리 또는 구리 합금보다 더 낮은 납땜성을 갖기 때문에, 필라의 측부 아래로의 솔더 플로우가 억제된다. 일부 실시예에서, 필라(25)는 니켈 기반의 재료로 형성된다. 일부 실시예에서, 니켈 기반의 재료는 니켈 및 50 mol% 이상의 니켈을 함유하는 니켈 합금을 포함한다. 일부 실시예에서, 범프 구조물(55)은 하나의 니켈 기반의 층(25)만 포함한다. 일부 실시예에서, 반도체 디바이스(10)는 필라(25)와 기판(15) 사이의 본딩 패드(20) 상에 배치된 언더 범프 금속배선(under bump metallization)(40)을 포함한다.
일부 실시예에서, 범프 구조물(55)은 필라(25)와 언더 범프 금속배선(40) 사이에 배치된 Cu 또는 Cu 합금 층(30)을 포함한다. 일부 실시예에서, 금속간 화합물의 형성이 매우 느리도록 더 낮은 납땜성(또는 습윤성)을 갖는 금속이 선택되며, 그에 의해 솔더가 필라(25)의 높이에 걸쳐 이동하여 아래의 Cu 또는 Cu 합금 층(30)에 접촉하는 것을 막는다. 일부 실시예에서 절연 층(60)이 기판(15) 위에 언더 범프 금속배선(40)을 둘러싸며 형성된다.
일부 실시예에서, 본딩 패드(20)는 알루미늄, 구리, 은, 금, 니켈, 텅스텐, 티타늄, 이들의 합금, 및/또는 이들의 다층을 포함한 적합한 전도성 금속으로 형성된다.
일부 실시예에서, 범프 구조물(55)은 필라(25) 상에 배치된 솔더 층(35)을 포함한다. 일부 실시예에서, 솔더 층(35)은 AgSn, SnAgCu, PbSn, 및 CuSn과 같은 주석 함유 합금으로 형성된다. 일부 실시예에서, 솔더 층(35)은 필라(25)의 상부 표면과 직접 물리적으로 접촉한다. 일부 실시예에서, 솔더 층(35)은 Cu 또는 Cu 합금 층(30)과 직접 물리적으로 접촉하지 않는다.
일부 실시예에서, 필라(25)는 10 ㎛보다 더 크고 약 30 ㎛이하인 높이(D1)를 갖는다. 10 ㎛보다 더 큰 필라 높이(D1)에서, 필라(25)는, 솔더가 범프 아래로 급속하게 흐르며 솔더 본드에 보이드를 형성하거나 다른 반도체 디바이스 특징부와 접촉하여 단락 회로를 야기하는 것이 억제되도록, 충분한 높이를 갖는다. 필라 높이(D1)는 통상의 캡 층 높이보다 더 크다. 캡 층은 종래의 범프 구조물에서 Cu 또는 Cu 합금 층에서의 Cu가 솔더 층 안으로 확산하는 것을 막기 위한 배리어 층으로서 사용된다. 약 30 ㎛보다 더 큰 필라 높이에서는, 집적 회로 컴포넌트들 간의 증가된 간격으로 인해 집적 회로에서의 디바이스 밀도가 감소한다. 일부 실시예에서, 필라(25)는 약 5 ㎛ 내지 약 40 ㎛ 범위의 직경을 갖는다. 일부 실시예에서, 필라(25)는 약 20 ㎛ 내지 약 25 ㎛ 범위의 직경을 갖는다. 실시예에서, 반도체 디바이스(10)는 필라(25)과 언더 범프 금속배선(40)의 상부 표면 사이에 약 5 ㎛ 내지 약 10 ㎛의 높이(D2)를 갖는 Cu 또는 Cu 합금 층(30)을 포함한다. 일부 실시예에서, 필라(25)의 높이(D1)는 Cu 또는 Cu 합금 층(30)의 높이(D2)보다 더 크다. 일부 실시예에서, Cu 또는 Cu 합금 층(30)의 높이(D2)에 대한, 필라(25)의 높이(D1)의 비(D1/D2)는, 약 6/1 내지 약 1.5/1 범위이다. 일부 실시예에서, Cu 또는 Cu 합금 층(30)의 높이(D2)에 대한, 필라(25)의 높이(D1)의 비(D1/D2)는, 약 5/1 내지 약 3/1 범위이다. 일부 실시예에서, Cu 또는 Cu 합금 층(30)의 높이(D2)에 대한, 필라(25)의 높이(D1)의 비(D1/D2)는, 약 4/1 내지 약 2/1 범위이다.
일부 실시예에서, 범프 구조물(55)의 측벽의 재료 조성은 주어진 높이에서 범프 구조물(55)의 내부 부분의 재료 조성과 실질적으로 동일하다. 다르게 말하자면, 일부 실시예에서 범프 구조물(55)의 측벽 상에 의도적으로 형성된 층이 없다. 예를 들어, 일부 실시예에서, 필라(25)의 측벽 상에 질화물 층과 같이 의도적으로 형성된 패시베이션 층이 없다.
일부 실시예에서, 반도체 디바이스(10)는 그 안에 트랜지스터와 같은 능동 소자를 포함하는 디바이스 다이이다. 다른 실시예에서, 반도체 디바이스(10)는 그 위에 형성된 디바이스 다이를 갖는 패키지 기판 또는 인터포저를 포함한다. 일부 실시예에서, 범프 구조물(55)은 반도체 칩 또는 다이를 인터포저, 패키지 기판, 또는 또다른 반도체 칩 또는 다이에 본딩하도록 사용된다.
도 2a 및 도 2b는 본 개시의 실시예에 따른 반도체 디바이스를 제조하는 방법의 다양한 동작들 중의 하나를 예시한다. 도 2a는 평면도이고, 도 2b는 도 3a의 라인 A-A에 따른 단면도이다. 도 2a에 도시된 바와 같이, 그 위에 범프가 형성될 복수의 본딩 패드(20)가 기판(15)의 표면 상에 배열된다. 본딩 패드(20)는 알루미늄, 구리, 은, 금, 니켈, 텅스텐, 티타늄, 이들의 합금, 및/또는 이들의 다층을 포함한 적합한 전도성 금속으로 형성된다. 본딩 패드는 전해 또는 무전해 도금, 스퍼터링을 포함한 물리적 기상 증착(PVD; physical vapor deposition), 화학적 기상 증착(CVD; chemical vapor deposition), 원자층 증착(ALD; atomic layer deposition), 열 증발, 또는 전자 빔 증발을 포함하는 적합한 금속 퇴적 동작에 의해 형성된다. 일부 실시예에서 본딩 패드(20)는 행-열(row-column) 배열로 배열된다.
도 3 내지 도 10b는 본 개시의 실시예에 따라 반도체 디바이스를 제조하는 방법의 다양한 단계들을 예시한 단면도들이다. 도 3에 도시된 바와 같이, 일부 실시예에서 본딩 패드 및 절연 층(60) 위에 언더 범프 금속배선(40)이 형성된다.
일부 실시예에서, 디바이스(160)를 포함하는 회로(155)가 기판(12) 상에 배치된다. 일부 실시예에서 디바이스(160)는 트랜지스터, 커패시터, 인덕터, 저항 등을 포함한다. 일부 실시예에서 본딩 패드(20) 및 범프 구조물(55)은 배선 층 및 비아를 포함하는 아래의 상호접속부(165)를 통해 회로(155)에 전기적으로 커플링된다. 상호접속(165)의 배선 층 및 비아는 구리 또는 구리 합금, 알루미늄, 텅스텐, 니켈, 또는 임의의 다른 적합한 금속으로 형성될 수 있다. 배선 층 및 비아는 다마신 프로세스를 사용하여 형성될 수 있다. 일부 실시예에서 회로(155)는 층간 유전체(ILD; interlayer dielectric) 층 또는 금속간 유전체(IMD; intermetal dielectric) 층과 같은 절연 층(170)에 매립된다.
일부 실시예에서, 기판(15)은 반도체 베이스(12)를 포함한다. 반도체 베이스(12)는 실리콘, 다이아몬드, 게르마늄, SiGe, SiGeSn, SiGeC, GeSn, SiSn, GaAs, InGaAs, InAs, InP, InSb, GaAsP, GaInP, 및 SiC로 구성된 그룹으로부터 선택된 적어도 하나로 형성된다. 일부 실시예에서, 반도체 베이스(12)는 실리콘 웨이퍼이다.
일부 실시예에서 절연 층(60)이 기판(15) 위에 형성된다. 일부 실시예에서, 절연 층(60)은 산화물 층이다. 일부 실시예에서 절연 층(60)은 언더 범프 금속배선(40)이 퇴적되는 개구를 형성하도록 적합한 포토리소그래피 및 에칭 동작을 사용하여 패터닝된다. 일부 실시예에서, 언더 범프 금속배선은 전해 또는 무전해 도금, 스퍼터링을 포함한 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 원자층 증착(ALD), 열 증발, 및 전자 빔 증발을 포함하는 적합한 금속 퇴적 동작에 의해 형성된다. 일부 실시예에서, 언더 범프 금속배선이 형성되기 전에 본딩 패드 상에 시드 층(도시되지 않음)이 퇴적된다. 일부 실시예에서, 언더 범프 금속배선(40)은 절연 층(60) 위로 연장하고, 과도한 언더 범프 금속배선은 화학 기계적 연마(CMP; chemical mechanical polishing)와 같은 적합한 동작에 의해 제거된다.
실시예에서, 언더 범프 금속배선(40)은 패드(20) 상에 배치된 티타늄 기반의 층 및 티타늄 기반의 층 상에 배치된 스퍼터 퇴적된 구리 기반의 층을 포함한다. 티타늄 기반의 재료는 티타늄, 및 50 mol% 이상의 티타늄을 함유하는 티타늄 합금 및 티타늄 화합물을 포함한다. 구리 기반의 재료는 구리, 및 50 mol% 이상의 구리를 함유하는 구리 합금 및 구리 화합물을 포함한다. 실시예에서, 티타늄 기반의 층은 20 nm 내지 70 nm 범위의 두께를 갖는, Ti 또는 TiW의 스퍼터 퇴적된 층이다.
다음으로, 본 개시의 일부 실시예에서, 도 4에 도시된 바와 같이, 언더 범프 금속배선(40) 및 절연 층(60) 위에 포토레지스트 층(65)이 형성된다. 포토레지스트 층(65)은 포지티브 포토레지스트 또는 네가티브 포토레지스트일 수 있다. 포토레지스트가 포지티브 레지스트일 경우, 화학 방사선에 노출된 포토레지스트 부분은 현상제 내에서 용해성이 되며 현상 동작 동안 제거된다. 포토레지스트가 네가티브 레지스트일 경우, 현상 동작 동안, 화학 방사선에 노출된 포토레지스트 부분은 현상제 내에서 불용성이 되며 디바이스 상에 남는 반면에, 화학 방사선에 노출되지 않은 부분은 제거된다. 일부 실시예에서, 화학 방사선은 i선 및 g선 방사선과 심자외 방사선(deep ultraviolet radiation)을 포함하는 자외 방사선; EUV(extreme ultraviolet) 방사선; 및 전자 빔 방사선이다. 일부 실시예에서, 화학 방사선은 수은 아크 램프 또는 ArF 및 KrF 엑시머 레이저를 포함한 레이저, 및 레이저 여기 주석 플라즈마에 의해 생성된다.
도 5에 도시된 바와 같이, 그 후에 언더 범프 금속배선(40)을 노출시키는 복수의 개구(75)를 형성하도록 포토레지스트 층(65)이 화학 방사선에 선택적으로 노출되고 현상된다. 일부 실시예에서, 개구(75)는 약 10 ㎛ 내지 약 40 ㎛ 범위의 직경을 갖는, 실질적으로 원형이다. 일부 실시예에서, 개구(75)는 약 20 ㎛ 내지 약 25 ㎛ 범위의 직경을 갖는다.
도 6에 도시된 바와 같이, 일부 실시예에서 그 후에 제1 금속 층(30)이 언더 범프 금속배선(40) 위의 개구(75)에 형성된다. 일부 실시예에서 제1 금속 층(30)은 구리 또는 구리 합금이다. 제1 금속 층(30)은 전해 또는 무전해 도금, 스퍼터링을 포함한 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 원자층 증착(ALD), 열 증발, 및 전자 빔 증발을 포함하는 적합한 금속 퇴적 동작에 의해 형성될 수 있다. 일부 실시예에서, 제1 금속 층이 형성되기 전에 언더 범프 금속배선 상에 시드 층(도시되지 않음)이 퇴적된다. 일부 실시예에서 제1 금속 층은 약 5 ㎛ 내지 약 10 ㎛의 두께로 퇴적된다.
도 7를 참조하면, 제2 금속 층(25)이 제1 금속 층(30) 위의 개구(75)에 형성된다. 일부 실시예에서, 제2 금속 층(25)은 솔더 합금에 대해 구리 또는 구리 합금보다 더 낮은 납땜성 또는 습윤성을 갖는 금속의 필라(25)를 형성한다.
일부 실시예에서, 제2 금속 층(25)의 높이(D1)는 제1 금속 층(30)의 높이(D2)보다 더 크다. 일부 실시예에서, 제2 금속 층(25)의 높이(D1)는 10 ㎛보다 더 크고 약 30 ㎛ 이하이다. 일부 실시예에서, 제2 금속 층(25)은 약 5 ㎛ 내지 약 40 ㎛ 범위의 직경을 갖는다. 일부 실시예에서, 제2 금속 층(25)은 약 20 ㎛ 내지 약 25 ㎛ 범위의 직경을 갖는다. 일부 실시예에서, 제1 금속 층(30)은 제2 금속 층(25)과 언더 범프 금속배선(55)의 상부 표면 사이에 약 5 ㎛ 내지 약 10 ㎛의 높이(D2)를 갖는다. 일부 실시예에서, 제1 금속 층(30)의 높이(D2)에 대한, 제2 금속 층(25)의 높이(D1)의 비(D1/D2)는, 약 6/1 내지 약 1.5/1 범위이다. 일부 실시예에서, 제1 금속 층(30)의 높이(D2)에 대한, 제2 금속 층(25)의 높이(D1)의 비(D1/D2)는, 약 5/1 내지 약 3/1 범위이다. 일부 실시예에서, 제2 금속 층(25)의 높이(D1)는 제1 금속 층(30)의 높이(D2)보다 더 크다.
일부 실시예에서, 제2 금속 층 또는 필라(25)는 알루미늄, 크롬, 철, 망간, 마그네슘, 몰리브덴, 니켈, 니오븀, 탄탈, 티타늄, 텅스텐, 아연, 및 이들의 합금으로 구성된 그룹으로부터 선택된 금속으로 주로 형성된다. 일부 실시예에서, 제2 금속 층 또는 필라(25)는 니켈 기반의 재료로 형성된다. 일부 실시예에서, 니켈 기반의 재료는 니켈 및 50 mol% 이상의 니켈을 함유하는 니켈 합금을 포함한다. 일부 실시예에서 제2 금속 층 또는 필라(25)는 전해 또는 무전해 도금, 스퍼터링을 포함한 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 원자층 증착(ALD), 열 증발, 및 전자 빔 증발을 포함하는 적합한 금속 퇴적 동작에 의해 형성될 수 있다.
도 8에 도시된 바와 같이, 일부 실시예에서 그 후에 제2 금속 층 위의 개구에 솔더 층(35)이 형성된다. 일부 실시예에서 솔더 층(35)은 AgSn, SnAgCu, PbSn, 및 CuSn으로 구성된 그룹으로부터 선택된 합금과 같은 공융 솔더를 포함한다. 필라가 구리 또는 구리 합금보다 솔더에 대한 더 낮은 납땜성(습윤성)을 갖는 한, 다른 적합한 솔더가 사용될 수 있다. 일부 실시예에서 솔더 층(35)의 두께는 약 2 ㎛ 내지 약 10 ㎛이다. 일부 실시예에서, 과도한 솔더는 포토레지스트 층(65) 위로부터 제거된다.
솔더 층(35), 필라(25) 및 제1 금속 층(30)의 측벽을 노출시키도록, 도 9에 도시된 바와 같이 그 후에 포토레지스트 층(65)이 제거된다. 일부 실시예에서 포토레지스트 층(65)은 적합한 포토레지스트 스트리퍼를 사용하여 제거된다. 그 다음, 언더 범프 금속배선(40)의 노출된 부분은 예컨대 적합한 에칭 동작에 의해 제거된다.
포토레지스트 층(65)의 제거 후에, 복수의 범프 구조물(55)을 갖는 반도체 디바이스(10)를 제공하도록, 도 10a에 도시된 바와 같이, 일부 실시예에서 솔더 층(35)은 매끄러운 반구형 형상을 형성하도록 리플로우된다. 도 10a는 도 10b의 평면도의 라인 B-B에 따른 단면도이다. 솔더 층(35)은 솔더가 연화되어 흐르는 온도로 솔더를 가열함으로써 리플로우된다.
도 10b는 반도체 디바이스(10) 상의 범프 구조물(55)의 행-열 배열을 도시한 평면도이다. 범프 구조물의 3 × 3 배열이 예시되어 있지만, 본 개시는 3 × 3 배열에 한정되지 않는다. 더 적거나 더 많은 수의 행 또는 열의 범프 구조물을 포함한 다른 배열이 본 개시의 범위에 포함된다. 예를 들어, 배열은 10 × 10 배열이거나, 또는 더 큰 수의 열과 행의 배열일 수 있다. 범프 구조물의 배열은 직사각형 배열에 한정되지 않는다. 일부 실시예에서, 다른 배열로는 엇갈린(staggered) 행과 열을 포함하며, 각각의 범프 구조물은 6개의 다른 범프 구조물에 바로 인접하다. 다른 실시예에서, 범프 구조물은 동심원 배열로 배열된다. 다른 실시예에서, 범프 구조물은 기판의 둘레 주변에 또는 기판의 중심부에 배열된다. 다른 실시예에서, 범프 구조물은 불규칙적으로 이격된다. 일부 실시예에서, 최대 약 10,000개의 범프 구조물이 기판 상에 형성된다.
일부 실시예에서, 범프 구조물(55)은 평면도에서 볼 수 있듯이 약 5 ㎛ 내지 약 40 ㎛ 범위의 직경(D3)을 갖는다. 일부 실시예에서, 범프 구조물(55)은 약 20 ㎛ 내지 약 25 ㎛ 범위의 직경(D3)을 갖는다. 일부 실시예에서, 복수의 범프 구조물(55)은 X 방향으로 하나의 범프 구조물(55)의 중심으로부터 또다른 범프 구조물(55)의 중심으로 약 15 ㎛ 내지 약 60 ㎛의 피치(pitch)(S1)를 갖는 행-열 배열로 배열된다. 일부 실시예에서, 복수의 범프 구조물(55)은 X 방향으로 하나의 범프 구조물(55)의 중심으로부터 또다른 범프 구조물(55)의 중심으로 약 25 ㎛ 내지 약 40 ㎛의 피치(S1)를 갖는다. 일부 실시예에서, 복수의 범프 구조물(55)은 Y 방향으로 하나의 범프 구조물(55)의 중심으로부터 또다른 범프 구조물(55)의 중심으로 약 15 ㎛ 내지 약 60 ㎛의 피치(S2)를 갖는다. 일부 실시예에서, 복수의 범프 구조물(55)은 Y 방향으로 하나의 범프 구조물(55)의 중심으로부터 또다른 범프 구조물(55)의 중심으로 약 25 ㎛ 내지 약 40 ㎛의 피치(S2)를 갖는다.
일부 실시예에서, X 방향으로 피치(S1)에 대한 범프 구조물의 직경(D3)의 비는 약 1/12 내지 약 8/9 범위이다. 일부 실시예에서, X 방향으로 피치(S1)에 대한 범프 구조물의 직경(D3)의 비는 약 1/3 내지 약 2/3 범위이다. 일부 실시예에서, Y 방향으로 피치(S2)에 대한 범프 구조물의 직경(D3)의 비는 약 1/12 내지 약 8/9 범위이다. 일부 실시예에서, Y 방향으로 피치(S2)에 대한 범프 구조물의 직경(D3)의 비는 약 1/3 내지 약 2/3 범위이다. 일부 실시예에서, X 방향에서의 피치(S1)는 Y 방향에서의 피치(S2)와 실질적으로 동일하다. 일부 실시예에서, X 방향에서의 피치(S1)는 Y 방향에서의 피치(S2)보다 더 크다. 일부 실시예에서, X 방향에서의 피치(S1)는 Y 방향에서의 피치(S2)보다 더 작다.
도 10a 및 도 10b에 도시된 디바이스는 외부 컨택, 유전체 층, 모듈 안으로의 집적 등과 같이 다양한 특징부를 형성하기 위한 부가의 반도체 프로세스를 거친다는 것을 알 수 있다.
도 11은 본 개시의 실시예에 따라 반도체 디바이스를 제조하는 또다른 방법(200)을 예시한 흐름도이다. 동작 S210에서, 제1 및 제2 기판 위에 구리 또는 구리 합금 층이 형성된다. 구리 또는 구리 합금 층은 전해 또는 무전해 도금, 스퍼터링을 포함한 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 원자층 증착(ALD), 열 증발, 및 전자 빔 증발을 포함하는 적합한 금속 퇴적 동작에 의해 형성될 수 있다. 동작 S220에서, 10 ㎛보다 더 큰 두께를 갖는, 솔더 합금에 대해 구리 또는 구리 합금보다 더 낮은 납땜성을 갖는 금속이, 기판 상의 각각의 구리 또는 구리 합금 층 위에 형성된다. 일부 실시예에서, 구리 또는 구리 합금 층은 최대 약 30 ㎛의 두께를 갖는다. 일부 실시예에서, 솔더 합금은 AgSn, SnAgCu, PbSn, 및 CuSn으로 구성된 그룹으로부터 선택된다. 구리 또는 구리 합금 층보다 더 낮은 납땜성을 갖는 금속의 층은 전해 또는 무전해 도금, 스퍼터링을 포함한 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 원자층 증착(ALD), 열 증발, 및 전자 빔 증발을 포함하는 적합한 금속 퇴적 동작에 의해 형성될 수 있다. 동작 S230에서, 그 후에 기판 상에 구리 또는 구리 합금보다 더 낮은 납땜성을 갖는 금속의 각각의 층 위에 솔더 층이 형성되며, 그리하여 제1 기판 및 제2 기판의 각각 상에 범프 구조물을 형성한다.
동작 S240에서, 그 후에, 제1 기판 상의 범프 구조물과 제2 기판 상의 범프 구조물이 서로 마주하고 서로 정렬되도록, 제1 기판 및 제2 기판이 배열된다. 다음으로, 동작 S250에서, 제1 기판 상의 범프 구조물과 제2 기판 상의 범프 구조물은 서로 접촉하게 된다. 그 다음, 동작 S260에서, 범프 구조물 상의 솔더 층이 흐르고 제1 기판 상의 범프 구조물과 제2 기판 상의 범프 구조물이 함께 용융(fuse)하도록, 에너지가 범프에 인가된다.
도 12 내지 도 15는 본 개시의 실시예에 따라 2개의 기판(15, 15’) 상의 범프 구조물(55, 55’)을 함께 용융시키는 방법을 예시한다. 도 12에 도시된 바와 같이, 제1 반도체 디바이스(10) 및 제2 반도체 디바이스(10’)는 도 2a 내지 도 10b에 기재된 동작에 따라 형성된 복수의 범프 구조물(55)을 포함한다. 제2 반도체 디바이스(10’)는, 제1 반도체 디바이스(10)에서의 범프 구조물(55)의 솔더 층(35)이 제2 반도체 디바이스(10’)에서의 범프 구조물(55’)의 솔더 층(35’)과 마주하고 정렬되도록 배향된다. 일부 실시예에서, 제2 반도체 디바이스(10’)는 패키지 기판, 인터포저 또는 그 안에 형성된 회로(155)가 없는 기판이다.
도 13에 도시된 바와 같이, 제1 및 제2 반도체 디바이스(10, 10’)의 범프 구조물(55)은 서로 접촉하게 되고, 솔더 층(35, 35’)이 연화되어 서로 안으로 흐르게 한 다음 용융하여 솔더 조인트(90)에서 금속간 본드를 형성하도록 에너지가 인가되는데, 인가된 에너지가 제거될 때 제1 반도체 디바이스(10) 및 제2 반도체 디바이스(10’)가 결합된다. 실시예에서, 기판이 함께 용융하여 제1 반도체 디바이스(10)와 제2 반도체 디바이스(10’)의 조합인 반도체 디바이스(80)를 형성한 후에 제1 기판(15)은 필라/솔더/필라 접속을 통해 제2 기판(15’)에 본딩된다. 일부 실시예에서, 에너지는 열 에너지, 초음파 에너지, 또는 열 에너지와 초음파 에너지의 조합이다. 일부 실시예에서, 열 에너지는 가열된 공기, 적외선 가열 램프 또는 레이저에 의해 공급된다. 일부 실시예에서, 초음파 에너지는 초음파 트랜스듀서에 의해 인가된다.
수율을 증가시키고 반도체 디바이스(80)의 수명을 연장하기 위해, 도 14에 도시된 바와 같이, 일부 실시예에서 결합된 기판(15, 15’) 사이에 언더필 재료(95)가 형성된다. 언더필 재료는 언더필 재료 내에 솔더 상호접속부를 매립한다. 언더필 재료(95)는 기판(15,15’)을 기계적으로 연결하고 디바이스 수율 및 수명을 개선하도록 솔더 조인트(90) 상의 스트레스를 감소시킨다.
일부 실시예에서 언더필 재료(95)는 열 경화가능한 액상 폴리머 수지이다. 언더필 재료(95)는 제1 기판(15)과 제2 기판(15’) 사이의 영역의 에지에 도포될 수 있고, 그 다음 언더필 재료(95)는 모세관 작용에 의해 제1 기판(15)과 제2 기판(15’) 사이의 보이드 안으로 흘러들어간다. 일부 실시예에서, 보이드를 완전히 채우도록 언더필 재료의 여러 번의 도포가 수행된다. 일부 실시예에서, 언더필 재료(95)의 도포는 언더필 재료(95)를 도포하기 전에 보이드에 진공을 부여함으로써 보조된다. 일부 실시예에서, 언더필 채움 동작은 그의 점도를 감소시키도록 수지의 경화점 아래의 온도로 언더필 폴리머 수지를 가열함으로써 보조된다.
일부 실시예에서, 언더필 재료는 액상 수지이다. 일부 실시예에서, 실리콘, 에폭시, 및 폴리아미드와 같은 열경화성 몰딩 컴파운드를 포함하는 다양한 수지가 언더필 재료로서 사용될 수 있다. 에폭시는 노발락 에폭시 수지를 포함한다. 언더필 수지는 실리카, 알루미나, 활석 등과 같은 필러(filler)를 선택적으로 함유할 수 있다.
도 15는 본 개시의 또다른 실시예에 따라 범프 구조물(55a)을 갖는 반도체 디바이스(10a)를 제조하는 방법(300)을 예시한 흐름도이다. 도 15의 방법(300)에 따라 형성된 반도체 디바이스(10a)가 도 16에 예시되어 있다. 반도체 디바이스(10a)는 기판(15) 및 기판(15) 상에 배치된 적어도 하나의 범프 구조물(55a)을 갖는다. 동작 S310에서, 기판(15) 위에 언더 범프 금속배선(40)이 퇴적된다. 일부 실시예에서, 언더 범프 금속배선(40)은 티타늄 기반의 층 및/또는 구리 기반의 층을 포함한다. 일부 실시예에서 언더 범프 금속배선(40)은 약 5 nm 내지 약 500 nm의 두께를 갖는다. 언더 범프 금속배선을 퇴적한 후에, 필라(25)를 형성하도록, 동작 S320에서, 10 ㎛보다 더 큰, 언더 범프 금속배선(40)의 상부 표면으로부터 측정된 높이(D3)를 갖는, 솔더 합금에 대해 구리 또는 구리 합금보다 더 낮은 납땜성을 갖는 금속 층이, 언더 범프 금속배선 위에 형성된다. 일부 실시예에서, 필라(25)는 전해 또는 무전해 도금, 스퍼터링을 포함한 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 원자층 증착(ALD), 열 증발, 및 전자 빔 증발을 포함하는 적합한 금속 퇴적 동작에 의해 형성된 니켈 기반의 재료이다. 동작 S330에서, 그 후에 니켈 기반의 층(25) 상에 솔더 층(35)이 형성되며, 그리하여 범프 구조물(55a)을 형성한다.
도 16에 도시된 디바이스는 외부 컨택, 유전체 층, 모듈 안으로의 집적 등과 같이 다양한 특징부를 형성하기 위한 부가의 반도체 프로세스를 거친다는 것을 알 수 있다.
도 17은 본 개시의 또다른 실시예에 따라 범프 구조물(55b)을 갖는 반도체 디바이스(10b)를 제조하는 방법(400)을 예시한 흐름도이다. 도 17의 방법(400)에 따라 형성된 반도체 디바이스(10b)가 도 18에 예시되어 있다. 도 18은 본 개시의 또다른 실시예에 따른 적어도 하나의 범프 구조물(55b)을 갖는 반도체 디바이스(10b)의 개략도이다. 동작 S410에서, 티타늄 기반의 층(40a)이 기판(15) 위에 형성된다. 동작 S420에서, 티타늄 기반의 층(40a) 위에 구리 기반의 층(40b)이 퇴적된다. 따라서, 복수의 층(40a, 40b)을 포함하는 언더 범프 금속배선(40)이 형성된다. 일부 실시예에서, 티타늄 기반의 층(40a) 및 구리 기반의 층(40b)은 스퍼터링에 의해 퇴적된다. 일부 실시예에서, 티타늄 기반의 층(40a)의 두께는 약 5 nm 내지 약 100 nm이다. 다른 실시예에서, 티타늄 기반의 층(40a)의 두께는 약 20 nm 내지 약 70 nm이다. 일부 실시예에서, 구리 기반의 층(40a)의 두께는 약 5 nm 내지 약 500 nm이다. 다른 실시예에서, 구리 기반의 층(40a)의 두께는 약 10 nm 내지 약 100 nm이다. 다른 실시예에서, 구리 기반의 층(40a)의 두께는 약 20 nm 내지 약 70 nm이다. 실시예에서, 티타늄 기반의 층은 약 20 nm 내지 약 70 nm 범위의 두께를 갖는, Ti 또는 TiW의 스퍼터 퇴적된 층이다.
언더 범프 금속배선(40)을 형성한 후에, 동작 S430에서, 언더 범프 금속배선(40) 위에 구리 또는 구리 합금 층(30)이 형성된다. 일부 실시예에서, 구리 또는 구리 합금 층은, 언더 범프 금속배선(40)의 상부 표면으로부터 측정될 때 약 5 ㎛ 내지 약 10 ㎛의 높이(D4)로 전해 또는 무전해 도금에 의해 형성된다. 필라(25)를 형성하도록, 동작 S440에서, 10 ㎛보다 더 큰 높이(D5)를 갖는, 솔더 합금에 대해 구리 또는 구리 합금보다 더 낮은 납땜성을 갖는 금속 층이, 구리 또는 구리 합금 층(30) 위에 형성된다. 일부 실시예에서, 필라(25)는 최대 30 ㎛의 높이를 갖는다. 일부 실시예에서, 필라(25)는 본 개시에서 앞서 개시된 적합한 금속 퇴적 동작에 의해 형성된 니켈 기반의 재료이다. S450에서, 그 후에 필라(25) 상에 솔더 층(35)이 형성되며, 그리하여 범프 구조물(55b)을 형성한다.
일부 실시예에서, 티타늄 기반의 층(40a) 및 구리 기반의 층(40b)은 본딩 패드(20) 및 기판(15)의 상부 표면을 덮고, 그 다음 티타늄 기반의 층(40a) 및 구리 기반의 층(40b)은 본딩 패드(20) 위에 복수의 언더 범프 금속배선(40)을 형성하도록 적합한 포토리소그래피 및 에칭 동작을 사용하여 패터닝된다. 그 다음, 언더 범프 금속배선(40)을 둘러싸는 절연 층(60)이 형성된다. 일부 실시예에서, 언더 범프 금속배선(40)은 약 15 ㎛ 내지 약 60 ㎛의 피치를 갖는 행-열 배열로 배열된다.
일부 실시예에서, 솔더 합금(25)에 대해 구리 또는 구리 합금보다 더 낮은 납땜성을 갖는 금속 층을 형성하는 것은, 도 5 내지 도 10에 개시된 동작과 유사하게, 기판(15) 및 복수의 언더 범프 금속배선 위에 포토레지스트 층을 형성하고, 복수의 언더 범프 금속배선을 노출시키는 복수의 개구를 형성하도록 포토레지스트 층을 포토리소그래피 패터닝하며, 복수의 개구에 금속을 퇴적하고, 복수의 개구에서 금속 위에 솔더 층을 퇴적하고, 포토레지스트 층을 제거하는 것을 포함한다.
도 18에 도시된 디바이스는 외부 컨택, 유전체 층, 모듈 안으로의 집적 등과 같이 다양한 특징부를 형성하기 위한 부가의 반도체 프로세스를 거친다는 것을 알 수 있다.
도 19는 본 개시의 또다른 실시예에 따라 반도체 디바이스(10c)를 제조하는 또다른 방법(500)을 예시한 흐름도이다. 도 20에 도시된 바와 같이, 반도체 디바이스(10c)는 기판(15) 및 기판(15) 상에 배치된 적어도 하나의 범프 구조물(55c)을 포함한 범프 구조물(50c)을 포함한다. 동작 S510에서, 언더 범프 금속배선(40) 위에 구리 또는 구리 합금 층(30)이 형성된다. 일부 실시예에서, 구리 또는 구리 합금 층은, 언더 범프 금속배선(40)의 상부 표면으로부터 측정될 때 약 5 ㎛ 내지 약 10 ㎛의 높이(D6)로 형성된다. 필라(25)를 형성하도록, 동작 S520에서, 10 ㎛보다 더 큰 높이(D7)를 갖는, 솔더 합금에 대해 구리 또는 구리 합금보다 더 낮은 납땜성을 갖는 금속 층이, 구리 또는 구리 합금 층 위에 형성된다. 일부 실시예에서, 필라(25)는 최대 30 ㎛의 높이를 갖는다. 일부 실시예에서, 필라(25)는 본 개시에서 앞서 개시된 적합한 금속 퇴적 동작에 의해 형성된 니켈 기반의 재료이다. 다음으로, 동작 S530에서, 마감 층(150)이 필라(25) 위에 형성된다. 마감 층(150)을 형성한 후에, 동작 S540에서 솔더 층(35)이 마감 층(150) 위에 형성되며, 그리하여 범프 구조물(55c)을 형성한다.
일부 실시예에서, 마감 층(150)은 금속 층이다. 마감 층(150)은 니켈로 형성될 수 있지만, 다른 금속이 추가될 수 있다. 일부 실시예에서, 마감 층(150)은 ENEPIG(electroless nickel electroless palladium immersion gold)로 형성되며, 이는 니켈 층, 니켈 층 상의 팔라듐 층, 및 팔라듐 층 상의 금 층을 포함한다. 금 층은 침지 도금을 사용하여 형성될 수 있다. 다른 실시예에서, 마감 층(150)은, ENIG(electroless nickel immersion gold), DIG(direct immersion gold) 등을 포함하지만 이에 한정되는 것은 아닌 다른 공지된 마감 재료 및 방법으로 형성된다. 일부 실시예에서, 마감 층은 실질적으로 구리가 없다. 여기에서 사용될 때, 실질적으로 구리가 없다는 것은, 마감 층에 임의의 구리가 존재한다면 불순물 레벨로만 존재함을 의미한다. 마감 층(150)을 형성하는 방법은 무전해 도금, 침지 등을 포함한다. 마감 층(150)은 아래의 필라(25)와의 큰 계면 영역을 형성하며, 그에 의해 필라(25)와 솔더 층(35) 간의 본딩을 개선한다. 일부 실시예에서, 마감 층(150)은 약 5 nm 내지 약 100 nm 범위의 두께를 갖는다.
도 20에 도시된 디바이스는 외부 컨택, 유전체 층, 모듈 안으로의 집적 등과 같이 다양한 특징부를 형성하기 위한 부가의 반도체 프로세스를 거친다는 것을 알 수 있다.
솔더는, 구리 필라와 솔더에서의 주석 간의 금속간 화합물/합금을 형성하면서 본딩 프로세스 동안 구리 필라와 같은 필라 아래로 빠르게 흐를 수 있다. 필라 아래로의 급격한 흐름은 솔더 본드에 보이드를 생성할 수 있다. 필라에 대하여 구리 또는 구리 합금보다 더 낮은 납땜성(또는 습윤성)을 갖는 금속을 사용하면, 금속간 화합물의 형성 및 필라 아래로의 솔더의 흐름을 늦추고, 그에 의해 솔더 본드에서의 보이드의 형성을 억제한다. 범프 구조물의 측부 아래로의 솔더 흐름이 억제되기 때문에, 솔더링 동작 동안 솔더는 솔더 조인트 영역에 남고, 그에 의해 솔더 조인트에서의 보이드의 형성을 막는다. 또한, 솔더가 범프 구조물의 측부 아래로 흐르는 것으로 인한 솔더 오버플로우 및 단락 회로 형성의 문제는 구리 또는 구리 합금보다 더 낮은 납땜성(또는 습윤성)을 갖는 금속에 의해 억제된다. 본 개시에 따른 디바이스 및 방법은, 특히 범프 구조물의 크기 및 피치가 감소함에 따라, 반도체 디바이스의 신뢰성을 개선한다.
모든 이점들이 반드시 여기에 설명된 것은 아니고 어떠한 특정 이점도 모든 실시예 또는 예에 요구되는 것이 아니며 다른 실시예 또는 예가 다른 이점을 제공할 수 있다는 것을 이해하여야 할 것이다.
본 개시의 실시예는 기판 및 상기 기판 위에 배치된 적어도 하나의 범프 구조물을 포함하는 반도체 디바이스이다. 상기 적어도 하나의 범프 구조물은, 상기 기판 위에 배치된 솔더 합금에 대해 구리 또는 구리 합금보다 더 낮은 납땜성(solderability)을 갖는 금속으로 형성된 필라(pillar), 및 상기 구리 또는 구리 합금보다 더 낮은 납땜성을 갖는 금속의 상부 표면 바로 위에 형성되며 이와 접촉하는 솔더 합금을 포함한다. 상기 필라는 10 ㎛보다 더 큰 높이를 갖는다. 실시예에서, 상기 반도체 디바이스는, 상기 필라와 상기 기판 사이에 구리 또는 구리 합금 층을 더 포함하고, 상기 필라의 높이는 상기 구리 또는 구리 합금 층의 높이보다 더 크다. 실시예에서, 상기 구리 또는 구리 합금 층은 5 ㎛ 내지 10 ㎛의 높이를 갖는다. 실시예에서, 상기 구리 또는 구리 합금 층의 높이에 대한, 상기 필라의 높이의 비는, 6/1 내지 1.5/1 범위이다. 실시예에서, 상기 구리 또는 구리 합금 층의 높이에 대한, 상기 필라의 높이의 비는, 5/1 내지 3/1 범위이다. 실시예에서, 상기 필라는 주로 알루미늄, 크롬, 철, 망간, 마그네슘, 몰리브덴, 니켈, 니오븀, 탄탈, 티타늄, 텅스텐, 아연 및 이들의 합금으로 구성된 그룹으로부터 선택된 금속으로 형성된다. 실시예에서, 상기 필라의 높이는, 10 ㎛보다 더 크고 30 ㎛ 이하인 범위이다. 실시예에서, 상기 필라는 5 ㎛ 내지 40 ㎛ 범위의 직경을 갖는다. 실시예에서, 상기 필라는 20 ㎛ 내지 25 ㎛ 범위의 직경을 갖는다. 실시예에서, 반도체 디바이스는 상기 기판과 상기 범프 구조물 사이에 배치된 언더 범프 금속배선(under bump metallization)을 더 포함한다. 실시예에서, 상기 복수의 범프 구조물은 15 ㎛ 내지 60 ㎛ 범위의 피치(pitch)를 갖는 행-열 배열로 배열된다.
본 개시의 다른 실시예는, 제1 회로를 포함하는 제1 기판 및 제2 기판을 포함하는 반도체 디바이스이다. 상기 제1 기판은 제1 필라와 제2 필라 사이에 배치된 솔더 층을 포함한 접속을 통해 상기 제2 기판에 접속된다. 상기 제1 필라는 10 ㎛보다 더 큰 높이를 갖는 니켈 기반의 재료로 형성된다. 실시예에서, 상기 반도체 디바이스는 상기 제1 필라와 상기 기판 사이에 배치된 구리 또는 구리 합금 층을 포함하고, 상기 제1 필라의 높이는 상기 구리 또는 구리 합금 층의 높이보다 더 크다. 실시예에서, 상기 구리 또는 구리 합금 층은 5 ㎛ 내지 10 ㎛의 높이를 갖는다. 실시예에서, 상기 구리 또는 구리 합금 층의 높이에 대한, 상기 제1 필라의 높이의 비는, 6/1 내지 1.5/1 범위이다. 실시예에서, 상기 제1 필라 또는 상기 제2 필라는 5 ㎛ 내지 40 ㎛ 범위의 직경을 갖는다. 실시예에서, 상기 반도체 디바이스는 상기 제1 필라와 상기 솔더 층 사이에 실질적으로 구리가 없는 마감 층(finish layer)을 포함한다.
본 개시의 또다른 실시예는, 기판 및 상기 기판 위에 배치된 적어도 하나의 범프 구조물을 포함하는 범프 구조물을 갖는 반도체 디바이스이다. 상기 적어도 하나의 범프 구조물은, 10 ㎛보다 더 큰 높이를 갖는 니켈 기반의 재료로 형성된 필라 및 상기 필라의 상부 표면 바로 위에 형성되며 이와 접촉하는 솔더 합금을 포함한다. 실시예에서, 반도체 디바이스는 상기 필라와 상기 기판 사이의 구리 또는 구리 합금 층을 포함하고, 상기 구리 또는 구리 합금 층의 높이에 대한, 상기 필라의 높이의 비는, 6/1 내지 1.5/1 범위이다. 실시예에서, 상기 필라의 높이는, 10 ㎛보다 더 크고 30 ㎛ 이하인 범위이다.
본 개시의 또다른 실시예는, 기판 위에 포토레지스트 층을 형성하는 단계, 및 상기 기판을 노출시키는 복수의 개구를 형성하도록 상기 포토레지스트 층을 패터닝하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법이다. 상기 복수의 개구에 구리 또는 구리 합금 재료보다 더 낮은 납땜성을 갖는 금속이 퇴적된다. 상기 복수의 개구에 상기 구리 또는 구리 합금 재료보다 더 낮은 납땜성을 갖는 금속 위에 솔더 층이 형성되고, 상기 포토레지스트 층이 제거된다. 상기 솔더 층은 상기 구리 또는 구리 합금 재료보다 더 낮은 납땜성을 갖는 금속과 직접 접촉한다. 실시예에서, 상기 방법은, 상기 복수의 개구에 상기 구리 또는 구리 합금 재료보다 더 낮은 납땜성을 갖는 금속을 퇴적하기 전에, 상기 복수의 개구에 구리 또는 구리 합금 재료를 퇴적하는 단계를 포함하고, 상기 구리 또는 구리 합금 재료보다 더 낮은 납땜성을 갖는 금속의 높이는 상기 구리 또는 구리 합금 재료의 높이보다 더 크다. 실시예에서, 상기 방법은, 상기 기판과 상기 구리 또는 구리 합금 재료보다 더 낮은 납땜성을 갖는 금속 사이에 티타늄 기반의 층을 형성하는 단계를 포함한다. 실시예에서, 상기 티타늄 기반의 층은 스퍼터링에 의해 형성된다. 실시예에서, 스퍼터 퇴적된 구리 기반의 층이 상기 티타늄 기반의 층 위에 형성된다. 실시예에서, 상기 방법은 상기 스퍼터 퇴적된 구리 기반의 층 상에 상기 구리 또는 구리 합금 재료를 전해 또는 무전해 도금하는 단계를 포함한다. 실시예에서, 솔더 합금에 대해 상기 구리 또는 구리 합금보다 더 낮은 납땜성을 갖는 금속은 10 ㎛보다 더 크고 30 ㎛ 이하인 높이를 갖는다. 실시예에서, 상기 구리 또는 구리 합금보다 더 낮은 납땜성을 갖는 금속은 전해 또는 무전해 도금에 의해 상기 복수의 개구에 퇴적된다. 실시예에서, 상기 방법은, 상기 기판 위에 티타늄 기반의 층을 형성하는 단계; 상기 티타늄 기반의 층 위에 구리 기반의 층을 형성하는 단계, 및 15 ㎛ 내지 60 ㎛ 범위의 피치를 갖는 행-열 배열로 배열된 복수의 언더 범프 금속배선을 형성하도록 상기 티타늄 기반의 층 및 상기 구리 기반의 층을 에칭하는 단계를 포함한다.
본 개시의 또다른 실시예는, 제1 기판의 일부를 노출시키는 개구를 형성하도록 상기 제1 기판 위에 배치된 포토레지스트 층을 패터닝하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법이다. 솔더 합금에 대해 구리 또는 구리 합금보다 더 낮은 납땜성을 갖는 금속 층이 상기 개구에 퇴적된다. 상기 구리 또는 구리 합금보다 더 낮은 납땜성을 갖는 금속 층은 10 ㎛보다 더 큰 높이를 갖는다. 상기 구리 또는 구리 합금보다 더 낮은 납땜성을 갖는 금속 층 위에 솔더 층이 형성된다. 상기 포토레지스트 층이 제거되고, 그에 의해 상기 제1 기판 상에 복수의 제1 범프 구조물을 형성한다. 상기 제1 기판 및 복수의 제2 범프 구조물을 갖는 제2 기판은, 상기 제1 범프 구조물과 상기 제2 범프 구조물이 서로 마주하고 서로 정렬되도록 배열된다. 상기 제1 범프 구조물과 상기 제2 범프 구조물은 서로 접촉하게 되고, 상기 범프 구조물 상의 솔더가 흐르며 상기 제1 범프 구조물과 상기 제2 범프 구조물이 함께 용융(fuse)하도록, 상기 제1 및 제2 범프 구조물에 에너지가 인가된다. 실시예에서, 상기 방법은, 상기 개구에 구리 또는 구리 합금 층을 퇴적하는 단계를 포함하고, 상기 구리 또는 구리 합금보다 더 낮은 납땜성을 갖는 금속 층의 높이는 상기 구리 또는 구리 합금 층의 높이보다 더 크다. 실시예에서, 상기 에너지는 열 에너지, 초음파 에너지, 또는 열 에너지와 초음파 에너지의 조합이다. 실시예에서, 상기 제1 및 제2 범프 구조물이 함께 용융한 후에, 상기 제1 기판은 필라/솔더/필라 접속을 통해 상기 제2 기판에 본딩된다. 실시예에서, 상기 구리 또는 구리 합금보다 더 낮은 납땜성을 갖는 금속은 주로 알루미늄, 크롬, 철, 망간, 마그네슘, 몰리브덴, 니켈, 니오븀, 탄탈, 티타늄, 텅스텐, 아연 및 이들의 합금으로 구성된 그룹으로부터 선택된 금속으로 형성된다. 실시예에서, 상기 방법은, 상기 구리 또는 구리 합금보다 더 낮은 납땜성을 갖는 금속 층과 상기 제1 기판 사이에 약 5 ㎛ 내지 10 ㎛의 두께를 갖는 Cu 층을 형성하는 단계를 포함한다.
본 개시의 또다른 실시예는, 기판 상에 티타늄 기반의 층을 퇴적하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법이다. 상기 티타늄 기반의 층 위에 10 ㎛보다 더 큰 높이를 갖는 니켈 기반의 층이 퇴적된다. 솔더 층이 상기 니켈 기반의 층의 상부 표면 바로 위에 형성되며 이와 접촉한다. 실시예에서, 상기 티타늄 기반의 층은 스퍼터링에 의해 퇴적된다. 실시예에서, 방법은 상기 티타늄 기반의 층 위에 구리 기반의 층을 스퍼터 퇴적하는 단계를 포함한다. 실시예에서, 상기 방법은 상기 스퍼터 퇴적된 구리 기반의 층 상에 구리 또는 구리 합금 층을 전해 또는 무전해 도금하는 단계를 포함한다. 실시예에서, 상기 구리 또는 구리 합금 층의 높이에 대한, 상기 니켈 기반의 층의 높이의 비는, 6/1 내지 1.5/1 범위이다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예 또는 예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예 또는 예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 반도체 디바이스에 있어서,
기판; 및
상기 기판 위에 배치된 적어도 하나의 범프 구조물을 포함하고,
상기 적어도 하나의 범프 구조물은,
상기 기판 위에 배치된 솔더 합금에 대해 구리 또는 구리 합금보다 더 낮은 납땜성(solderability)을 갖는 금속으로 형성된 필라(pillar); 및
상기 구리 또는 구리 합금보다 더 낮은 납땜성을 갖는 금속의 상부 표면 바로 위에 형성되며 이와 접촉하는 솔더 합금을 포함하고,
상기 필라는 10 ㎛보다 더 큰 높이를 갖는 것인, 반도체 디바이스.
실시예 2. 실시예 1에 있어서, 상기 필라와 상기 기판 사이에 구리 또는 구리 합금 층을 더 포함하고, 상기 필라의 높이는 상기 구리 또는 구리 합금 층의 높이보다 더 큰 것인, 반도체 디바이스.
실시예 3. 실시예 2에 있어서, 상기 구리 또는 구리 합금 층은 5 ㎛ 내지 10 ㎛의 높이를 갖는 것인, 반도체 디바이스.
실시예 4. 실시예 2에 있어서, 상기 구리 또는 구리 합금 층의 높이에 대한, 상기 필라의 높이의 비는, 6/1 내지 1.5/1 범위인 것인, 반도체 디바이스.
실시예 5. 실시예 2에 있어서, 상기 구리 또는 구리 합금 층의 높이에 대한, 상기 필라의 높이의 비는, 5/1 내지 3/1 범위인 것인, 반도체 디바이스.
실시예 6. 실시예 1에 있어서, 상기 필라는 주로 알루미늄, 크롬, 철, 망간, 마그네슘, 몰리브덴, 니켈, 니오븀, 탄탈, 티타늄, 텅스텐, 아연 및 이들의 합금으로 구성된 그룹으로부터 선택된 금속으로 형성되는 것인, 반도체 디바이스.
실시예 7. 실시예 1에 있어서, 상기 필라의 높이는, 10 ㎛보다 더 크고 30 ㎛ 이하인 범위인 것인, 반도체 디바이스.
실시예 8. 실시예 1에 있어서, 상기 필라는 5 ㎛ 내지 40 ㎛ 범위의 직경을 갖는 것인, 반도체 디바이스.
실시예 9. 실시예 8에 있어서, 상기 필라는 20 ㎛ 내지 25 ㎛ 범위의 직경을 갖는 것인, 반도체 디바이스.
실시예 10. 실시예 1에 있어서, 상기 기판과 상기 범프 구조물 사이에 배치된 언더 범프 금속배선(under bump metallization)을 더 포함하는, 반도체 디바이스.
실시예 11. 실시예 1에 있어서, 상기 복수의 범프 구조물은 15 ㎛ 내지 60 ㎛ 범위의 피치(pitch)를 갖는 행-열 배열로 배열되는 것인, 반도체 디바이스.
실시예 12. 반도체 디바이스에 있어서,
제1 회로를 포함하는 제1 기판; 및
제2 기판을 포함하고,
상기 제1 기판은 제1 필라와 제2 필라 사이에 배치된 솔더 층을 포함한 접속을 통해 상기 제2 기판에 접속되고,
상기 제1 필라는 10 ㎛보다 더 큰 높이를 갖는 니켈 기반의 재료로 형성되는 것인, 반도체 디바이스.
실시예 13. 실시예 12에 있어서, 상기 제1 필라와 상기 기판 사이에 배치된 구리 또는 구리 합금 층을 더 포함하고, 상기 제1 필라의 높이는 상기 구리 또는 구리 합금 층의 높이보다 더 큰 것인, 반도체 디바이스.
실시예 14. 실시예 13에 있어서, 상기 구리 또는 구리 합금 층은 5 ㎛ 내지 10 ㎛의 높이를 갖는 것인, 반도체 디바이스.
실시예 15. 실시예 13에 있어서, 상기 구리 또는 구리 합금 층의 높이에 대한, 상기 제1 필라의 높이의 비는, 6/1 내지 1.5/1 범위인 것인, 반도체 디바이스.
실시예 16. 실시예 12에 있어서, 상기 제1 필라 또는 상기 제2 필라는 5 ㎛ 내지 40 ㎛ 범위의 직경을 갖는 것인, 반도체 디바이스.
실시예 17. 실시예 12에 있어서, 상기 제1 필라와 상기 솔더 층 사이에 실질적으로 구리가 없는 마감 층(finish layer)을 더 포함하는, 반도체 디바이스.
실시예 18. 반도체 디바이스를 제조하는 방법에 있어서,
기판 위에 포토레지스트 층을 형성하는 단계;
상기 기판을 노출시키는 복수의 개구를 형성하도록 상기 포토레지스트 층을 패터닝하는 단계;
상기 복수의 개구에 구리 또는 구리 합금 재료보다 더 낮은 납땜성을 갖는 금속을 퇴적하는 단계;
상기 복수의 개구에 상기 구리 또는 구리 합금 재료보다 더 낮은 납땜성을 갖는 금속 위에 솔더 층을 형성하는 단계; 및
상기 포토레지스트 층을 제거하는 단계를 포함하고,
상기 솔더 층은 상기 구리 또는 구리 합금 재료보다 더 낮은 납땜성을 갖는 금속과 직접 접촉하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 19. 실시예 18에 있어서, 상기 복수의 개구에 상기 구리 또는 구리 합금 재료보다 더 낮은 납땜성을 갖는 금속을 퇴적하기 전에, 상기 복수의 개구에 구리 또는 구리 합금 재료를 퇴적하는 단계를 더 포함하고, 상기 구리 또는 구리 합금 재료보다 더 낮은 납땜성을 갖는 금속의 높이는 상기 구리 또는 구리 합금 재료의 높이보다 더 큰 것인, 반도체 디바이스를 제조하는 방법.
실시예 20. 실시예 18에 있어서, 상기 솔더 합금에 대해 상기 구리 또는 구리 합금 재료보다 더 낮은 납땜성을 갖는 금속은, 10 ㎛보다 더 크고 30 ㎛ 이하인 높이를 갖는 것인, 반도체 디바이스를 제조하는 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판;
    상기 기판 위에 배치된 적어도 하나의 범프 구조물; 및
    상기 기판 및 상기 적어도 하나의 범프 구조물 사이에 배치된 언더 범프 금속 배선
    을 포함하고,
    상기 적어도 하나의 범프 구조물은,
    상기 기판 위에 배치된 솔더 합금에 대해 구리 또는 구리 합금보다 더 낮은 납땜성(solderability)을 갖는 금속으로 형성된 필라(pillar);
    상기 구리 또는 구리 합금보다 더 낮은 납땜성을 갖는 금속의 상부 표면 위에 형성되는 솔더 합금; 및
    상기 기판 위의 상기 언더 범프 금속 배선 및 상기 필라 사이에 있는 제1 구리 또는 구리 합금 층을 포함하고,
    상기 필라는 10 ㎛보다 더 큰 높이를 갖고, 상기 필라의 높이는 상기 제1 구리 또는 구리 합금 층의 높이보다 더 크며,
    상기 언더 범프 금속 배선은 제2 구리 또는 구리 합금 층을 포함하는 것인, 반도체 디바이스.
  2. 청구항 1에 있어서, 상기 제1 구리 또는 구리 합금 층의 높이에 대한, 상기 필라의 높이의 비는, 5/1 내지 3/1 범위인 것인인, 반도체 디바이스.
  3. 청구항 2에 있어서, 상기 제1 구리 또는 구리 합금 층은 5 ㎛ 내지 10 ㎛의 높이를 갖는 것인, 반도체 디바이스.
  4. 청구항 1에 있어서, 상기 제1 구리 또는 구리 합금 층의 높이에 대한, 상기 필라의 높이의 비는, 6/1 내지 1.5/1 범위인 것인, 반도체 디바이스.
  5. 청구항 1에 있어서, 상기 필라는 알루미늄, 크롬, 철, 망간, 마그네슘, 몰리브덴, 니켈, 니오븀, 탄탈, 티타늄, 텅스텐, 아연 및 이들의 합금으로 구성된 그룹으로부터 선택된 금속으로 형성되는 것인, 반도체 디바이스.
  6. 청구항 1에 있어서, 상기 필라의 높이는, 10 ㎛보다 더 크고 30 ㎛ 이하인 범위인 것인, 반도체 디바이스.
  7. 청구항 1에 있어서, 상기 필라는 5 ㎛ 내지 40 ㎛ 범위의 직경을 갖는 것인, 반도체 디바이스.
  8. 청구항 1에 있어서, 상기 복수의 범프 구조물은 15 ㎛ 내지 60 ㎛ 범위의 피치(pitch)를 갖는 행-열 배열로 배열되는 것인, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    제1 회로를 포함하는 제1 기판;
    제2 기판 - 상기 제1 기판은 제1 필라와 제2 필라 사이에 배치된 솔더 층을 포함한 접속을 통해 상기 제2 기판에 접속되고, 상기 제1 필라는 10 ㎛보다 더 큰 높이를 갖는 니켈 또는 니켈 합금 재료로 형성됨 - ;
    상기 제1 기판 위에 배치되는 언더 범프 금속배선; 및
    상기 제1 필라 및 상기 언더 범프 금속배선 사이에 배치되는 제1 구리 또는 구리 합층 층 - 상기 언더 범프 금속배선은 제2 구리 또는 구리 합금 층을 포함하고, 상기 제1 필라의 높이는 상기 제1 구리 또는 구리 합금 층의 높이보다 더 큼 -을 포함하는 것인, 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위에 언더 범프 금속배선을 형성하는 단계;
    상기 기판 위의 상기 언더 범프 금속배선 위에 포토레지스트 층을 형성하는 단계;
    상기 기판 위의 상기 언더 범프 금속배선을 노출시키는 복수의 개구를 형성하도록 상기 포토레지스트 층을 패터닝하는 단계;
    상기 복수의 개구 내에 제1 구리 또는 구리 합금층을 퇴적하는 단계;
    상기 복수의 개구 내의 제1 구리 또는 구리 합금층 위에 구리 또는 구리 합금 재료보다 더 낮은 납땜성을 갖는 금속을 퇴적하는 단계;
    상기 복수의 개구에 구리 또는 구리 합금 재료보다 더 낮은 납땜성을 갖는 금속 위에 솔더 층을 형성하는 단계; 및
    상기 포토레지스트 층을 제거하는 단계를 포함하고,
    상기 언더 범프 금속배선은 제2 구리 또는 구리 합금 층을 포함하고,
    상기 구리 또는 구리 합금 재료보다 더 낮은 납땜성을 갖는 금속의 높이는 상기 제1 구리 또는 구리 합금 층의 높이보다 더 큰 것인, 반도체 디바이스를 제조하는 방법.
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