DE10312642A1 - Halbleitereinrichtung und Herstellungsverfahren von Kontakthöcker auf Halbleiterchips - Google Patents

Halbleitereinrichtung und Herstellungsverfahren von Kontakthöcker auf Halbleiterchips Download PDF

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semiconductor
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Masahiro Hirose
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Mitsubishi Electric Corp
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Abstract

Ein erster Halbleiterchip ist mit einem Trägersubstrat chip-gebondet, eine Mehrzahl hoher Kontakthöcker und eine Mehrzahl niedriger Kontakthöcker sind auf einem zweiten Halbleiterchip ausgebildet, und der zweite Halbleiterchip ist mit der aktiven Seite nach unten mit dem Trägersubstrat und dem ersten Halbleiterchip gebondet.

Description

  • Vorliegende Erfindung bezieht sich auf eine Halbleitereinrichtung, hergestellt durch das Bonden eines Halbleiterchips auf ein Trägersubstrat mit der Kontaktseite nach unten, und auf das Herstellungsverfahren von Kontakthöcker auf einem Halbleiterchip.
  • 15 zeigt die Vorderansicht einer herkömmlichen Halbleitereinrichtung. In den Zeichnungen bezeichnet Ziffer 1 ein Trägersubstrat; 2 bezeichnet einen ersten Halbleiterchip, chip-gebondet mit dem Trägersubstrat 1; 3 bezeichnet einen Bond-Draht, der das Trägersubstrat 1 und den ersten Halbleiterchip 2 elektrisch verbindet; 4 bezeichnet einen zweiten Halbleiterchip, der mit der Kontaktseite nach unten mit dem ersten Halbleiterchip 2 gebondet ist; und 5 bezeichnet eine Mehrzahl von Kontakthöcker, die vorher auf dem zweiten Halbleiterchip 4 hergestellt worden sind. All diese Kontakthöcker 5 sind aus elektrisch leitendem Material wie Lot oder Gold so hergestellt, dass die Kontakthöcker von gleicher Höhe und die Kontakthöcker mit den Kontaktflächen des ersten Halbleiterchips 2 leitend verbunden sind.
  • 16A–16G zeigen erläuternde Zeichnungen des Herstellungsprozess der Kontakthöcker 5. Gemäß 16A wird der äußere Bereich der Kontaktfläche 6, hergestellt aus Aluminium oder ähnlichem, in einem ersten Schritt mit einer Passivierungsschicht 7 überzogen. Wenn nun die Kontakthöcker 5 hergestellt werden, wird zuerst, in 16B verdeutlicht, eine Kontakthöcker-Metallunterlage 8 über die Kontaktfläche 6 und die Passivierungsschicht 7 gesputtert. Dann wird, wie in 16C gezeigt, eine Produktionsmaske 9 über die Kontakthöcker-Metallunterlage 8 positioniert und eine Aussparung 9A dieser Produktionsmaske über der Kontaktfläche 6 ausgerichtet. Darauf hin wird, wie in 16D gezeigt, die Aussparung 9A mit Lot 10 verfüllt. Danach wird, gemäß 16E, die Produktionsmaske 9 entfernt und, wie in 16F zu sehen, die Kontakthöcker-Metallunterlage 8 bis auf die Teile, die sich unterhalb des Lotes 10 befinden, mittels Ätzen beseitigt. Schließlich wird, wie in 16G gezeigt, das Lot 10 mittels eines Aufschmelz-(Reflow-)Ofens erhitzt und geschmolzen, so dass der Kontakthöcker 10A seine Form erhält.
  • Eine herkömmliche Halbleitereinrichtung ist wie oben beschrieben ausgeführt. Sie besteht im Einzelnen aus: einem einzelnen zweiten Halbleiterchip 4, ausgestattet mit Kontakthöcker 5 von gleicher Höhe, ausschließlich mit der aktive Seite nach unten auf die Oberseite eines ersten Halbleiterchips 2 gebondet. Das führt dazu, dass eine sehr kompakte Verschaltung bei einer herkömmlichen Halbleitereinrichtung schwierig herzustellen ist. Weiter ist der erste Halbleiterchip 2 mit dem Trägersubstrat 1 mit Hilfe eines Bond-Drahtes 3 elektrisch leitend verbunden. Das führt zu dem Problem, dass die Reduktion der Verdrahtungs-Kapazität, entstanden durch das Umlenkung des Bond-Drahtes 3, bei einer Ausführung der Halbleiterchips 2 und 4 als Hochfrequenzchips, äußerst schwierig ist.
  • Vorliegende Erfindung löst oben genannte Probleme. Gegenstand dieser Erfindung ist eine Halbleitereinrichtung, in der eine Vielzahl von Halbleiterchips, ohne Bond-Drähte oder mit reduzierter Anzahl von Bond-Drähten; auf kleinster Fläche, auf einem Substrat angeordnet werden können, und ein Herstellungsverfahren für Kontakthöcker auf einem Halbleiterchip zur Herstellung der Halbleitereinrichtung.
  • In Bezug auf einen ersten Aspekt vorliegender Erfindung, wird eine Halbleitereinrichtung bereitgestellt, in der ein Halbleiterchip, der mehrere Kontakthöcker verschiedener Höhe aufweist, mit der Kontaktfläche nach unten mindestens auf ein Trägersubstrat oder einen anderen Halbleiterchip gebondet ist.
  • Somit kann die elektrische Verbindung zwischen einem Halbleiterchip und einem Trägersubstrat bzw. dem Halbleiterchip und einem anderen Halbleiterchip allein durch die Verwendung von Kontakthöcker hergestellt werden. Folglich kann ein Halbleiterchip über einen anderen Halbleiterchip, chip-gebondet mit einem Substrat, ohne die Benutzung eines Bond-Drahtes chip-gebondet werden. Halbleiterchips können ohne dessen Verwendung auf engstem Raum angeordnet und gleichzeitig kann die Verdrahtungskapazität reduziert werden. Zusätzlich ist diese Einbaumethode, da kein einziger Bond-Draht verwendet wird, gerade bei der Verwendung von als Hochfrequenz-Halbleiterchips ausgebildeten Halbleiterchips besonders nützlich.
  • Zudem ist, bezugnehmend auf Aspekt 2 vorliegender Erfindung, ist ein Herstellungsverfahren für Kontakthöcker auf Halbleiterchips mit folgenden Schritten vorgesehen:
    Sukzessives Versehen des Halbleiterchips mit einer Produktionsmaske, so dass sich die Aussparung dieser Produktionsmaske auf der Kontaktfläche befindet, an der ein hoher Kontakthöcker hergestellt werden soll; Verfüllen der Aussparung der Produktionsmaske mit elektrisch leitendem Material jedes Mal wenn die Produktionsmaske bereitgestellt ist; und Entfernen sämtlicher Produktionsmasken.
  • Folglich können, bezugnehmend auf die vorliegende Erfindung, zwei oder mehrere verschieden hohe Arten von Kontakthöcker leicht geformt werden. Zusätzlich können herkömmliche Kontakthöcker gleicher Höhe in Kontakthöcker verschiedener Höhe umgewandelt werden.
  • 1 zeigt die Vorderansicht der Halbleitereinrichtung entsprechend einer Ausführungsform 1 vorliegender Erfindung.
  • 2 zeigt die Draufsicht der Halbleitereinrichtung aus 1.
  • 3 zeigt die Vorderansicht der Halbleitereinrichtung entsprechend einer Ausführungsform 2 vorliegender Erfindung.
  • 4 zeigt die Draufsicht der Halbleitereinrichtung aus 3.
  • 5 zeigt die Vorderansicht der Halbleitereinrichtung entsprechend einer Ausführungsform 3 vorliegender Erfindung.
  • 6 zeigt die Draufsicht der Halbleitereinrichtung aus 5.
  • 7 zeigt die Vorderansicht der Halbleitereinrichtung entsprechend einer Ausführungsform 4 vorliegender Erfindung.
  • 8 zeigt die Draufsicht der Halbleitereinrichtung aus 7.
  • 9 zeigt die Vorderansicht der Halbleitereinrichtung entsprechend einer Ausführungsform 5 vorliegender Erfindung.
  • 10 zeigt die Draufsicht der Halbleitereinrichtung aus 9.
  • 11 zeigt die Vorderansicht der Halbleitereinrichtung entsprechend einer Ausführungsform 6 vorliegender Erfindung.
  • 12 zeigt die Draufsicht der Halbleitereinrichtung aus 11.
  • Fig. zeigt die Vorderansicht der Halbleitereinrichtung entsprechend einer Ausführungsform 7 vorliegender Erfindung.
  • 14 zeigt eine erläuternde Schnittzeichnung der Herstellungsmethode von Kontakthöcker auf einem Halbleiterchip gemäß einer Ausführungsform 8 vorliegender Erfindung.
  • 15 zeigt die Vorderansicht Halbleitereinrichtung nach konventioneller Bauweise.
  • 16 zeigt eine erläuternde Schnittzeichnung des Herstellungsverfahrens eines Kontakthöckers auf einem Halbleiterchip nach konventioneller Verfahrenstechnik.
  • Eine Ausführungsform vorliegender Erfindung wird im folgenden näher beschrieben.
  • AUSFÜHRUNGSFORM 1
  • 1 zeigt die Vorderansicht einer Halbleiterordnung entsprechend einer Ausführungsform 1 vorliegender Erfindung. 2 zeigt die Draufsicht der Halbleitereinrichtung aus 1. In den Zeichnungen bezeichnet Ziffer 11 ein Trägersubstrat oder eine Leiterplatte; 12 bezeichnet einen ersten Halbleiterchip, chip-gebondet mit der Oberfläche des Trägersubstrats 11; 13 bezeichnet einen zweiten Halbleiterchip, der mit der Kontaktseite nach unten mit dem Trägersubstrat 11 und dem ersten Halbleiterchip 12 gebondet ist, 14 bezeichnet eine Mehrzahl hoher Kontakthöcker, die zuvor auf dem zweiten Halbleiterchip 13 hergestellt wurden, und 15 bezeichnet eine Mehrzahl niedriger Kontakthöcker, die zuvor auf dem zweiten Halbleiterchip 13 hergestellt wurden. In Bezug auf die Grundfläche ist der zweite Halbleiterchip 13 kleiner als das Trägersubstrat 11 und der erste Halbleiterchip 12 kleiner als der zweite Halbleiterchip 13.
  • Das Herstellungsverfahren der Halbleitereinrichtung gemäss Ausführungsform 1 wird im folgenden beschrieben:
    Der zweite Halbleiterchip 13, auf dem die hohen Kontakthöcker 14 und die niedrigen Kontakthöcker 15 geformt wurden, wird vorher vorbereitet. Dann wird der erste Halbleiterchip 12 nahe des Zentrums mit der Oberfläche des Trägersubstrats 11 chip-gebondet. Anschließend wird der zweite Halbleiterchip 13 mit der aktiven Seite nach unten mit dem Trägersubstrat 11 und dem ersten Halbleiterchip 12 gebondet, so dass der zweite Halbleiterchip den ersten Halbleiterchip 12 überdeckt. Zu diesem Zeitpunkt sind die hohen Kontakthöcker 14 mit den Kontaktflächen des Trägersubstrats 11 und die niedrigen Kontakthöcker 15 mit den Kontaktflächen des ersten Halbleiterchips 12 leitend verbunden.
  • Wie bereits erwähnt werden, bei Ausführungsform 1, die hohen Kontakthöcker 14 und die niedrigen Kontakthöcker 15 auf dem zweiten Halbleiterchip 13 hergestellt und das Trägersubstrat 11 und die Halbleiterchips 12 und 13 lediglich durch diese Kontakthöcker 14 und 15 elektrisch verbunden. Folglich können die Halbleiterchips 12 und 13 dreidimensional und äußerst dicht aneinander, ohne die Verwendung eines Bond-Drahtes, angeordnet werden, wodurch die Verdrahtungskapazität reduziert wird. Weil kein Bond-Draht verwendet wird, erhält man besonders bei der Verwendung von als Hochfrequenz-Halbleiterchips ausgebildeten Halbleiterchips einen vorteilhaften Effekt.
  • AUSFÜHRUNGSFORM 2
  • 3 zeigt die Vorderansicht der Halbleitereinrichtung entsprechend einer Ausführungsform 2 vorliegender Erfindung. 4 zeigt die Draufsicht der Halbleitereinrichtung aus 3. In den Zeichnungen bezeichnet Ziffer 21 ein Trägersubstrat; 22 bezeichnet einen ersten Halbleiterchip, chip-gebondet mit der Oberseite des Trägersubstrats 21; 23 bezeichnet einen zweiten Halbleiterchip, der mit der aktiven Seite nach unten mit dem Trägersubstrat 21 und dem ersten Halbleiterchip 22 gebondet ist; 24 bezeichnet eine Mehrzahl hoher Kontakthöcker, die zuvor auf dem zweiten Halbleiterchip 13 hergestellt wurden; und 25 bezeichnet eine Mehrzahl niedriger Kontakthöcker, die zuvor auf dem zweiten Halbleiterchip 23 hergestellt wurden. In Bezug auf seine Grundfläche ist der zweite Halbleiterchip 23 kleiner als das Trägersubstrat 21, der erste Halbleiterchip 22 ist kleiner als der zweite Halbleiterchip 23 und ein Teil des ersten Halbleiterchips ist außerhalb der Fläche des zweiten Halbleiterchips 23 angeordnet.
  • Das Herstellungsverfahren der Halbleitereinrichtung gemäß Ausführungsform 2 wird im folgenden beschrieben.
  • Der zweite Halbleiterchip 23, auf dem die hohen Kontakthöcker 24 und die niedrigen Kontakthöcker 25 hergestellt wurden, wird zuvor vorbereitet. Dann wird der erste Halbleiterchip 22 mit dem Trägersubstrats 21, beispielsweise in einem Eckbereich der Oberfläche des Trägersubstrates 21, chip-gebondet. Daraufhin wird der zweite Halbleiterchip 23 mit der aktiven Seite nach unten, mit dem Trägersubstrat 21 und dem ersten Halbleiterchip 22 gebondet, so dass der zweite Halbleiterchip einen größeren Teil des ersten Halbleiterchips 22 bedeckt. Zu diesem Zeitpunkt sind die hohen Kontakthöcker 24 mit den Kontaktflächen des Trägersubstrats 21 und die niedrigen Kontakthöcker 25 mit den Kontaktflächen des ersten Halbleiterchips 22 leitend verbunden.
  • Wie oben erwähnt erhält man bei Ausführungsform 2, weil die hohen Kontakthöcker 24 und die niedrigen Kontakthöcker 25 auf dem zweiten Halbleiterchip 23 hergestellt sind und das Trägersubstrat 21 und die Halbleiterchips 22 und 23 nur mit Hilfe der Kontakthöcker 24 und 25 elektrisch leitend verbunden sind, einen ähnlichen Effekt wie in Ausführungsform 1. Zusätzlich können das Trägersubstrats 21 und die Halbleiterchips 22 und 23 auf verschiedenste Weise angeordnet werden, indem man die Position des ersten Halbleiterchips 22 verändert.
  • AUSFÜHRUNGSFORM 3
  • 5 zeigt eine Vorderansicht der Halbleitereinrichtung entsprechend einer Ausführungsform 3 vorliegender Erfindung. 6 zeigt eine Draufsicht der Halbleitereinrichtung aus 5. In den Zeichnungen bezeichnet Ziffer 31 ein Trägersubstrat; 32 bezeichnet einen ersten Halbleiterchip chip-gebondet mit der Oberfläche des Trägersubstrats 31; 33 bezeichnet einen zweiten Halbleiterchip, chip-gebondet mit der Oberfläche des Trägersubstrats 31, neben dem ersten Halbleiterchip 32; 34 bezeichnet einen dritten Halbleiterchip, der mit der aktiven Seite nach unten mit dem ersten Halbleiterchip 32 und dem zweiten Halbleiterchip 33 gebondet ist; 35 bezeichnet eine Mehrzahl hoher Kontakthöcker, die zuvor auf dem dritten Halbleiterchip 34 hergestellt wurden; und 36 bezeichnet eine Mehrzahl niedriger Kontakthöcker, die zuvor auf dem dritten Halbleiterchip 34 hergestellt wurden. Die Grundfläche des dritten Halbleiterchips 34 ist kleiner als die des Trägersubstrats 31. Außerdem sind der erste Halbleiterchip 32 und der zweite Halbleiterchip 33 gleich groß und innerhalb der Fläche des dritten Halbleiterchips 34 angeordnet.
  • Das Herstellungsverfahren der Halbleitereinrichtung gemäß Ausführungsform 3 wird im folgenden beschrieben.
  • Der zweite Halbleiterchip 34, auf dem zuvor die hohen Kontakthöcker 35 und die niedrigen Kontakthöcker 36 hergestellt wurden, wird zuerst vorbereitet. Dann wird der erste Halbleiterchip 32 und der zweite Halbleiterchip 33 mit der Oberfläche des Trägersubstrats 31 chip-gebondet. Anschließend wird der dritte Halbleiterchip 34 mit der aktiven Seite nach unten mit dem Trägersubstrat 31, dem ersten Halbleiterchip 32 und dem zweiten Halbleiterchip 33 gebondet, so dass der dritte Halbleiterchip 34 den ersten Halbleiterchip 32 und den zweiten Halbleiterchip 33 überdeckt. Zu diesem Zeitpunkt sind die hohen Kontakthöcker 35 mit den Kontaktflächen des Trägersubstrats 31 und die niedrigen Kontakthöcker 36 mit den Kontaktflächen des ersten Halbleiterchips 32 und des zweiten Halbleiterchips 33 leitend verbunden.
  • Wie oben erwähnt erhält man bei Ausführungsform 3, weil die hohen Kontakthöcker 35 und die niedrigen Kontakthöcker 36 zuvor auf dem dritten Halbleiterchip 34 hergestellt und das Trägersubstrat 31 und die Halbleiterchips 32-34 allein mit Hilfe dieser Kontakthöcker 35 und 36 miteinander elektrisch leitend verbunden sind, einen ähnlichen Effekt wie in Ausführungsform 1.
  • AUSFÜHRUNGSFORM 4
  • 7 zeigt die Vorderansicht der Halbleitereinrichtung entsprechend Ausführungsform 4 vorliegender Erfindung. 8 zeigt die Draufsicht der Halbleitereinrichtung aus 7. In den Zeichnungen bezeichnet Ziffer 41 ein Trägersubstrat; 42 bezeichnet einen ersten Halbleiterchip, der mit der Oberfläche des Trägersubstrats 41, beispielsweise mit einem Eckbereich des Trägersubstrates, chip-gebondet ist; 44 bezeichnet einen dritten Halbleiterchip, der mit der aktiven Fläche nach unten, mit dem Trägersubstrat 41, dem ersten Halbleiterchip 42 und dem zweiten Halbleiterchip 43 gebondet ist; 45 bezeichnet eine Mehrzahl von hohen Kontakthöcker, die zuvor auf dem dritten Halbleiterchip 44 hergestellt wurden; und 46 bezeichnet eine Mehrzahl von niedrigen Kontakthöcker, die zuvor auf dem dritten Halbleiterchip 44 hergestellt wurden. In Bezug auf seine Grundfläche ist der dritte Halbleiterchip 44 kleiner als das Trägersubstrat 41, der erste Halbleiterchip 42 und der zweite Halbleiterchip 43 sind kleiner als der dritte Halbleiterchip 44; und ein Teil des ersten Halbleiterchips und ein Teil des zweiten Halbleiterchips sind außerhalb der Fläche des dritten Halbleiterchips 44 angeordnet.
  • Das Herstellungsverfahren der Halbleitereinrichtung gemäß Ausführungsform 4 wird im folgenden beschrieben.
  • Der dritte Halbleiterchip 44, auf dem zuvor die hohen Kontakthöcker 45 und die niedrigen Kontakthöcker 46 hergestellt wurden, wird zuerst vorbereitet. Dann wird der erste Halbleiterchip 42 und der zweite Halbleiterchip 43 mit der Oberfläche des Trägersubstrats 41 chip-gebondet. Anschließend wird der dritter Halbleiterchip 44 mit der aktiven Seite nach unten mit dem Trägersubstrat 41, dem ersten Halbleiterchip 42 und dem zweiten Halbleiterchip 43 gebondet, so dass der dritte Halbleiterchip einen Teil des ersten Halbleiterchips 42 und einen Teil des zweiten Halbleiterchips 43 überdeckt. Zu diesem Zeitpunkt sind die hohen Kontakthöcker 45 mit den Kontaktflächen des Trägersubstrats 41 und die niedrigen Kontakthöcker 46 mit den Kontaktflächen des ersten Halbleiterchips 42 und des zweiten Halbleiterchips 43 leitend verbunden.
  • Wie oben erwähnt erhält man bei Ausführungsform 4, weil die hohen Kontakthöcker 45 und die niedrigen Kontakthöcker 46 zuvor auf dem dritten Halbleiterchip 44 hergestellt worden sind und das Trägersubstrat 41 und die Halbleiterchips 42–44 lediglich mit Hilfe dieser Kontakthöcker 45 und 46 elektrisch leitend verbunden sind, einen ähnlichen Effekt wie in Ausführungsform 3. Außerdem ergibt sich eine Vielzahl von Anordnungsmöglichkeiten des Trägersubstrats 41 und der Halbleiterchips 42–44, indem man die Position des ersten Halbleiterchips 42 und die des zweiten Halbleiterchips 43 verändert.
  • AUSFÜHRUNGSFORM 5
  • 9 zeigt die Vorderansicht der Halbleitereinrichtung entsprechend Ausführungsform 5 vorliegender Erfindung. 10 zeigt die Draufsicht der Halbleitereinrichtung aus 9. In den Zeichnungen bezeichnet Ziffer 51 ein Trägersubstrat; 52 einen ersten Halbleiterchip, chip-gebondet mit der Oberfläche des Trägersubstrats 51; 53 bezeichnet einen zweiten Halbleiterchip, der mit der aktiven Seite nach unten mit dem Trägersubstrat 51 und dem ersten Halbleiterchip 52 gebondet ist; 54 bezeichnet einen dritten Halbleiterchip, der zuvor mit dem zweiten Halbleiterchip 53 chip-gebondet wurde; 55 bezeichnet eine Mehrzahl hoher Kontakthöcker, die zuvor auf dem ersten Halbleiterchip 52 hergestellt wurden; 56 bezeichnet eine Mehrzahl niedriger Kontakthöcker, die zuvor auf dem ersten Halbleiterchip 52 hergestellt wurden; 57 bezeichnet eine Mehrzahl hoher Kontakthöcker, die zuvor auf dem zweiten Halbleiterchip 53 hergestellt wurden; und 58 bezeichnet eine Mehrzahl niedriger Kontakthöcker, die zuvor auf dem zweiten Halbleiterchip 53 hergestellt worden sind. Darüber hinaus ist, in Bezug auf die Grundfläche, der zweite Halbleiterchip 53 kleiner als das Trägersubstrat 51, der erste Halbleiterchip 52 kleiner als der zweite Halbleiterchip 53, und der dritte Halbleiterchip 54 kleiner als der erste Halbleiterchip 52.
  • Das Herstellungsverfahren der Halbleitereinrichtung gemäß Ausführungsform 5 wird im folgenden beschrieben.
  • Der erste Halbleiterchip 52, auf dem zuvor die hohen Kontakthöcker 55 und die niedrigen Kontakthöcker 56 hergestellt worden sind, wird zuerst vorbereitet. Danach wird der zweite Halbleiterchip 53, der mit dem der dritten Halbleiterchip 54 chip-gebondet ist und auf dem zuvor die hohen Kontakthöcker 57 und die niedrigen Kontakthöcker 58 hergestellt wurden, vorbereitet. Dann wird der erste Halbleiterchip 52 mit der Oberfläche des Trägersubstrat 51 im Bereich des Zentrums der Oberfläche chip-gebondet. Anschließend wird der zweite Halbleiterchip 53 mit der aktiven Seite nach unten mit dem Trägersubstrat 51 und dem ersten Halbleiterchip 52 gebondet, so dass der zweite Halbleiterchip den ersten Halbleiterchip 52 überdeckt. Zu diesem Zeitpunkt sind die hohen Kontakthöcker 55 des ersten Halbleiterchips 52 und die niedrigen Kontakthöcker 58 des zweiten Halbleiterchips 53 miteinander leitend verbunden; die niedrigen Kontakthöcker 56 des ersten Halbleiterchips 52 sind mit den Kontaktflächen des dritten Halbleiterchips 54 elektrisch leitend verbunden; und die hohen Kontakthöcker 57 des zweiten Halbleiterchips 53 sind mit den Kontaktflächen des Trägersubstrats 51 elektrisch leitend verbunden.
  • Wie oben erwähnt sind bei Ausführungsform 5 die hohen Kontakthöcker 55 und die niedrigen Kontakthöcker 56 auf dem ersten Halbleiterchip 52 hergestellt; die hohen Kontakthöcker 57 und die niedrigen Kontakthöcker 58 sind auf dem zweiten Halbleiterchip 53 hergestellt; und das Trägersubstrat 51 und die Halbleiterchips 52–54 sind allein mit Hilfe dieser Kontakthöcker 55–58 elektrisch leitend verbunden. Aus diesem Grund ist eine dichtere und flexiblere Bestückung im Vergleich zu der Bestückung gemäß der Ausführungsformen 1–4 möglich. Darüber hinaus erhält man, in Bezug auf die anderen Eigenschaften, den gleichen Effekt wie bei Ausführungsform 3.
  • AUSFÜHRUNGSFORM 6
  • 11 zeigt die Vorderansicht der Halbleitereinrichtung entsprechend einer Ausführungsform 6 vorliegender Erfindung. 12 zeigt die Draufsicht der Halbleitereinrichtung aus 11. In den Zeichnungen bezeichnet Ziffer 61 ein Trägersubstrat; 62 einen ersten Halbleiterchip, chip-gebondet mit der Oberfläche des Trägersubstrats 61; 63 bezeichnet einen zweiten Halbleiterchip, der mit der aktiven Seite nach unten mit der Oberfläche des Trägersubstrats 61 und dem ersten Halbleiterchips 62 gebondet ist; 64 bezeichnet einen dritten Halbleiterchip, der zuvor mit dem zweiten Halbleiterchip 63 chip-gebondet wurde; 65 bezeichnet einen vierten Halbleiterchip, der zuvor mit dem zweiten Halbleiterchip 63 chip-gebondet wurde; 66 bezeichnet eine Mehrzahl hoher Kontakthöcker, die zuvor auf dem ersten Halbleiterchip 62 hergestellt wurden; 67 bezeichnet eine Mehrzahl niedriger Kontakthöcker, die zuvor auf dem ersten Halbleiterchip 62 hergestellt wurden; 68 bezeichnet eine Mehrzahl hoher Kontakthöcker, die zuvor auf dem zweiten Halbleiterchip 63 hergestellt wurden; und 69 bezeichnet eine Mehrzahl niedriger Kontakthöcker, die zuvor auf dem zweiten Halbleiterchip 63 hergestellt wurden. Darüber hinaus, in Bezug auf ihre Grundfläche, entsprechen die Halbleiterchips in Ausführungsform 6 den Halbleiterchips in Ausführungsform 5, außer dass in Ausführungsform 6 der dritte Halbleiterchip 64 und der vierte Halbleiterchip 65 anstelle des in Ausführungsform 5 verwendeten dritten Halbleiterchips 54 verwendet werden.
  • Der Herstellungsvorgang der Halbleitereinrichtung gemäß Ausführungsform 6 wird im folgenden beschrieben.
  • Der erste Halbleiterchip 62, auf dem zuvor die hohen Kontakthöcker 66 und die niedrigen Kontakthöcker 67 hergestellt worden sind, wird zuerst vorbereitet. Der zweite Halbleiterchip 63, mit dem der dritte Halbleiterchip 64 und der vierte Halbleiterchip 65 chip-gebondet sind und auf dem zuvor die hohen Kontakthöcker 68 und die niedrigen Kontakthöcker 69 hergestellt wurden, wird als nächstes vorbereitet. Dann wird der erste Halbleiterchip 62 mit der Oberfläche des Trägersubstrats 61 im Bereich des Zentrums chip-gebondet. Anschließend wird der zweite Halbleiterchip 63 mit der aktiven Seite nach unten mit dem Trägersubstrat 61 und dem ersten Halbleiterchip 62 gebondet, so dass der zweite Halbleiterchip den ersten Halbleiterchip 62 überdeckt. Zu diesem Zeitpunkt sind die Kontakthöcker 66–69 auf dieselbe Weise leitend verbunden wie die Kontakthöcker 55–58 in Ausführungsform 5.
  • Wie oben erwähnt werden bei Ausführungsform 6 die hohen Kontakthöcker 66 und die niedrigen Kontakthöcker 67 auf dem ersten Halbleiterchip 62 hergestellt; die hohen Kontakthöcker 68 und die niedrigen Kontakthöcker 69 werden auf dem zweiten Halbleiterchip 63 hergestellt; und das Trägersubstrat 61 und die Halbleiterchips 62–65 lediglich mit Hilfe dieser Kontakthöcker 66–69 elektrisch leitend verbunden. Aus diesem Grund erhält man einen ähnlichen Effekt wie in Ausführungsform 5.
  • AUSFÜHRUNGSFORM 7
  • 13 zeigt die Vorderansicht der Halbleitereinrichtung entsprechend Ausführungsform 7 vorliegender Erfindung. In den Zeichnungen bezeichnet Ziffer 71 ein Trägersubstrat; 72 einen ersten Halbleiterchip, chip-gebondet mit der Oberseite des Trägersubstrats 71; 73 bezeichnet einen zweiten Halbleiterchip chip-gebondet mit der Oberfläche des ersten Halbleiterchips 72; 74 bezeichnet einen dritten Halbleiterchip, der mit der aktiven Seite nach unten mit dem ersten Halbleiterchip 72 und dem zweiten Halbleiterchip 73 gebondet ist; 75 bezeichnet eine Mehrzahl hoher Kontakthöcker, die zuvor auf dem dritten Halbleiterchip 74 hergestellt wurden; 76 bezeichnet eine Mehrzahl niedriger Kontakthöcker, die zuvor auf dem dritten Halbleiterchip 74 hergestellt wurden; und 77 bezeichnet einen Bond-Draht, der die Kontaktfläche des Trägersubstrats 71 und die Kontaktfläche des ersten Halbleiterchips 72 leitend verbindet. Darüber hinaus, in Bezug auf ihre Grundfläche, ist der erste Halbleiterchip 72 kleiner als das Trägersubstrat 71; der dritte Halbleiterchip 74 kleiner als der erste Halbleiterchip 72; und der zweite Halbleiterchip 73 kleiner als der dritte Halbleiterchip 74.
  • Das Herstellungsverfahren der Halbleitereinrichtung gemäß Ausführungsform 7 wird im folgenden beschrieben.
  • Der dritte Halbleiterchip 74, auf dem zuvor die hohen Kontakthöcker 75 und die niedrigen Kontakthöcker 76 hergestellt worden sind, wird zuerst vorbereitet. Dann wird der erste Halbleiterchip 72 mit der Oberfläche des Trägersubstrats 71, im Bereich des Zentrums der Oberfläche, chip-gebondet. Anschließend wird der zweite Halbleiterchip 73 mit der Oberfläche des ersten Halbleiterchips 72, im Bereich des Zentrums der Oberfläche, chip-gebondet. Darüber hinaus wird der dritte Halbleiterchip 74 mit der aktiven Seite nach unten mit dem ersten Halbleiterchip 72 und dem zweiten Halbleiterchip 73 gebondet. Zu diesem Zeitpunkt sind die hohen Kontakthöcker 75 mit den Kontaktflächen des ersten Halbleiterchips 72 und die niedrigen Kontakthöcker 76 mit den Kontaktflächen des zweiten Halbleiterchips 73 leitend verbunden. Die Kontaktflächen des Trägersubstrats 71 und die Kontaktflächen des ersten Halbleiterchips 72 sind mit Hilfe der Bond-Drähte 77 leitend verbunden.
  • Wie oben erwähnt werden bei Ausführungsform 7 die hohen Kontakthöcker 75 und die niedrigen Kontakthöcker 76 auf dem dritten Halbleiterchip 74 hergestellt und die Halbleiterchips 72–74 lediglich mit Hilfe der Kontakthöcker 75 und 76 miteinander elektrisch leitend verbunden. Aus diesem Grund kann die Anzahl von Bond-Drähten 77 im Vergleich zu deren Anzahl bei herkömmlichen Halbleitern reduziert werden. Außerdem erhält man fast denselben Effekt wie in Ausführungsform 5.
  • AUSFÜHRUNGSFORM 8
  • Die Zeichnungen 14A–14I sind erläuternde Darstellungen zum Herstellungsprozess von Kontakthöckern auf einem Halbleiterchip bei Ausführungsform 8 der vorliegenden Erfindung. Die Kontakthöcker 14, 15, 24, 25, 35, 36, 45, 46, 55–58, 66–69, 75 und 76 in oben erwähnten Ausführungsformen 1 bis 7 werden durch dieses Verfahren hergestellt. Wie in 14A gezeigt wird der äußere Teil der Kontaktfläche 81, hergestellt aus Aluminium oder ähnlichem, in einem Anfangsschritt der Waferbearbeitung, mit einem Passivierungsfilm 82 überzogen.
  • Zuerst wird, gemäß 14B, eine Kontakthöcker-Metallunterlage 83 über die Kontaktfläche 81 und den Passivierungsfilm 82 gesputtert. Anschließend wird, wie in 14C gezeigt, die erste Produktionsmaske 85 so auf der Kontakthöcker-Metallunterlage 83 angeordnet, dass deren Aussparungen 84 sich über den Kontaktflächen 81 befinden. Dann wird, wie in 14D gezeigt, mit Hilfe galvanischer oder ähnlicher Verfahren Lot 86 in diejenigen Aussparungen 84 verfüllt, wo die Kontakthöcker hergestellt werden sollen. Es kann auch anderes elektrisch leitfähiges Material, wie beispielsweise Gold, anstelle von Lot 86 verwendet werden.
  • Schließlich wird, wie in 14E gezeigt, die zweite Produktionsmaske 88 über der ersten Produktionsmaske 85 angeordnet, so dass deren Aussparungen 87 sich über dem Lot 86 befinden, die erhöht werden sollen. Wie in 14F verdeutlicht, wird das Lot 86 in die Aussparungen 87 der zweiten Produktionsmaske 88 auf die selbe oben beschriebene Weise eingefüllt.
  • Dann werden, wie in 14G gezeigt, die erste Produktionsmaske 85 und die zweite Produktionsmaske 88 entfernt. Darüber hinaus wird, wie in 14H gezeigt, die Kontakthöcker-Metallunterlage 83 bis auf den Bereich, der sich unter dem Lot 86 befindet, durch Ätzen entfernt. Schließlich, wie in 14I gezeigt, wird das Lot 86 mit Hilfe eines Aufschmelz-(Reflow-)Ofens erhitzt und geschmolzen, so dass sich die niedrigen Kontakthöcker 86A und die hohen Kontakthöcker 86B formen.
  • Anstelle der Verwendung der ersten Produktionsmaske 85 mit deren Aussparung 84 und der zweiten Produktionsmaske 88 mit deren Aussparung 87 kann man die beiden Aussparungen 84 und 87 auch mit Hilfe der Fotolithografie einschließlich der Schritte Fotolack auftragen, Fotomaske positionieren, Fotolack belichten, Fotolack entwickeln, Fotolack ätzen und Fotolack entfernen, herstellen. Darüber hinaus ist es unnötig darauf hinzuweisen, dass auch ein hoher Kontakthöcker hergestellt werden kann, indem man diese Schritte wiederholt.
  • Wie oben erwähnt können bei Ausführungsform 8 zwei oder mehr verschieden hohe Arten von Kontakthöcker hergestellt werden indem man gleichartiges Lot 86 auf das vorher geformte Lot 86 schichtet. Folglich können herkömmliche Kontakthöcker gleicher Höhe, hergestellt auf einem Halbleiterchip, in zwei oder mehrere Kontakthöcker verschiedener Höhe umgeändert werden, indem man die Schritte des Bereitstellens der Produktionsmasken 85 und 88 über den herkömmlichen Kontakthöcker gleicher Höhe auf einem Halbleiterchip wiederholt.
  • Zusätzlich wurden, wie oben in Ausführungsform 5 erwähnt, die hohen Kontakthöcker 55 des ersten Halbleiterchips 52 leitend mit den niedrigen Kontakthöcker 58 des zweiten Halbleiterchips 53 verbunden. Jedoch kann man den zweite Halbleiterchip 53 mit dem ersten Halbleiterchip 52 bonden, ohne die niedrigen Kontakthöcker 58 des zweiten Halbleiterchips 53 herstellen zu müssen, indem man die hohen Kontakthöcker 55 des ersten Halbleiterchips 52 erhöht, oder ohne das Herstellen der hohen Kontakthöcker 55 auf dem ersten Halbleiterchip 52, indem man die niedrigen Kontakthöcker 58 des zweiten Halbleiterchips 53 erhöht. Diese Tatsache kann auf Ausführungsform 6 angewendet werden. Zusätzlich sind in den oben beschriebenen Ausführungsformen 1–8 zwei verschiedene Formen von Kontakthöcker beschrieben. Es ist jedoch unnötig zu erwähnen, dass auch drei oder mehr verschieden hohe Typen von Kontakthöcker und verschiedene Arten von Halbleiterchips miteinander kombiniert werden können.

Claims (12)

  1. Halbleitereinrichtung mit: einem Trägersubstrat (11, 21, 31, 41, 51, 61, 71); einem ersten Halbleiterchip (12, 22, 32, 42, 52, 62, 72); und einem zweiten Halbleiterchip (13, 23, 34, 4, 53, 63, 74), der eine Mehrzahl von Kontakthöcker (14, 15, 24, 25, 35, 36, 45, 46, 57, 58, 68, 69, 75, 76) unterschiedlicher Höhe aufweist; wobei der zweite Halbleiterchip (13, 23, 34, 44, 53, 63, 74) der eine Mehrzahl von Kontakthöcker (14, 15, 24, 25, 35, 36, 45, 46, 57, 58, 68, 69, 75, 76) unterschiedlicher Höhe aufweist, mit der aktiven Seite nach unten, mindestens mit dem Trägersubstrat (11, 21, 31, 41, 51, 61, 71) und dem ersten Halbleiterchip (12, 22, 32, 42, 52, 62, 72) gebondet ist.
  2. Halbleitereinrichtung gemäss Anspruch 1, wobei der erste Halbleiterchip (12) mit dem Trägersubstrat (11) chip-gebondet ist; eine Mehrzahl von Kontakthöcker verschiedener Höhe auf dem zweiten Halbleiterchip (13) hergestellt sind; und der zweite Halbleiterchip (13) mit der aktiven Seite nach unten mit dem Trägersubstrat (11) und dem ersten Halbleiterchip (12) gebondet ist.
  3. Halbleitereinrichtung gemäss Anspruch 2, wobei der gesamte erste Halbleiterchip (12) gänzlich innerhalb der Fläche des zweiten Halbleiterchips (13) angeordnet ist.
  4. Halbleitereinrichtung gemäss Anspruch 2, wobei ein Teil des ersten Halbleiterchips (22) außerhalb der Grundfläche des zweiten Halbleiterchips (23) angeordnet ist.
  5. Halbleitereinrichtung gemäss Anspruch 2, mit einem dritten Halbleiterchip (33), wobei der dritte Halbleiterchip (33) mit dem Trägersubstrat (31) chip-gebondet ist.
  6. Eine Halbleitereinrichtung gemäss Anspruch 5, wobei der gesamte erste Halbleiterchip (32) und der gesamte dritte Halbleiterchip (33) innerhalb der Fläche des zweiten Halbleiterchips (34) angeordnet sind.
  7. Eine Halbleitereinrichtung gemäss Anspruch 5, wobei ein Teil des ersten (42) und/oder des dritten Halbleiterchips (43) außerhalb der Fläche des dritten Halbleiterchips (44) angeordnet sind.
  8. Eine Halbleitereinrichtung gemäss Anspruch 2 mit einem dritten Halbleiterchip, wobei Kontakthöcker (55, 56) verschiedener Höhe auf dem ersten Halbleiterchip (52) geformt sind und der dritte Halbleiterchip (54) mit dem zweiten Halbleiterchip (53) chip-gebondet ist.
  9. Halbleitereinrichtung gemäss Anspruch 8 mit einem vierten Halbleiterchip (65), wobei der vierte Halbleiterchip (65) mit dem zweiten Halbleiterchip (63) chip-gebondet ist.
  10. Halbleitereinrichtung gemäss Anspruch 1, mit: einem dritten Halbleiterchip (74); und einem Bond-Draht (77); wobei der erste Halbleiterchip (72) mit dem Trägersubstrat (71) chip-gebondet ist; der zweite Halbleiterchip (73) mit dem ersten Halbleiterchip (72) chipgebondet ist; das Trägersubstrat (71) und der erste Halbleiterchip (72) unter Nutzung des Bond-Drahtes leitend verbunden sind; eine Mehrzahl von Kontakthöcker (75, 76) mit verschiedener Höhe auf dem dritten Halbleiterchip (74) ausgebildet sind; und der dritte Halbleiterchip (74), mit der aktiven Seite nach unten, mit dem ersten Halbleiterchip (72) und dem zweiten Halbleiterchip (73) gebondet ist.
  11. Herstellungsverfahren für Kontakthöcker auf einem Halbleiterchip, um eine Mehrzahl von Kontakthöcker (86a, 86b), mit verschiedener Höhe, auf den Kontaktflächen (81) eines Halbleiterchips herzustellen, mit folgenden Schritten: Vorbereiten einer Produktionsschablone (85, 88) auf dem Halbleiterchip, so dass die Aussparung (84) der Produktionsschablone (85, 88) auf der Kontaktfläche positioniert ist, auf der ein hoher Kontakthöcker hergestellt werden soll; Verfüllen der Aussparung der Produktionsschablone mit elektrisch leitendem Material (86), jedes Mal wenn die Produktionsschablone (85, 88) vorbereitet ist; und Entfernen aller Herstellungsschablonen (85, 88).
  12. Das Herstellungsverfahren für Kontakthöcker auf einem Halbleiterchip gemäss Anspruch 11, wobei die Produktionsschablone (85, 88) mittels Fotolithografie vorbereitet wird.
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Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070267758A1 (en) * 2002-12-03 2007-11-22 Advanced Semiconductor Engineering Inc. Semiconductor package
TWI233194B (en) * 2002-12-03 2005-05-21 Advanced Semiconductor Eng Semiconductor packaging structure
JP4149289B2 (ja) * 2003-03-12 2008-09-10 株式会社ルネサステクノロジ 半導体装置
JP4580730B2 (ja) * 2003-11-28 2010-11-17 ルネサスエレクトロニクス株式会社 オフセット接合型マルチチップ半導体装置
CN1622730A (zh) * 2004-12-16 2005-06-01 新磊微制造股份有限公司 发光模块
WO2006066620A1 (en) * 2004-12-21 2006-06-29 Eles Semiconductor Equipment S.P.A. A system for contacting electronic devices and production processes thereof
US20060186535A1 (en) * 2005-02-23 2006-08-24 Visteon Global Technologies, Inc. Semi-conductor die mount assembly
US7364945B2 (en) 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
US7354800B2 (en) * 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
US7746656B2 (en) * 2005-05-16 2010-06-29 Stats Chippac Ltd. Offset integrated circuit package-on-package stacking system
US7518224B2 (en) * 2005-05-16 2009-04-14 Stats Chippac Ltd. Offset integrated circuit package-on-package stacking system
KR100631991B1 (ko) * 2005-07-14 2006-10-09 삼성전기주식회사 Ｉｃ 칩 적층 구조를 갖는 전자 기기용 모듈
US7456088B2 (en) 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
US7768125B2 (en) * 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US7750482B2 (en) 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US8704349B2 (en) 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
US7385299B2 (en) * 2006-02-25 2008-06-10 Stats Chippac Ltd. Stackable integrated circuit package system with multiple interconnect interface
US7768075B2 (en) * 2006-04-06 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die packages using thin dies and metal substrates
US8163600B2 (en) * 2006-12-28 2012-04-24 Stats Chippac Ltd. Bridge stack integrated circuit package-on-package system
JP2009088110A (ja) * 2007-09-28 2009-04-23 Casio Comput Co Ltd 半導体装置の実装構造
US8110440B2 (en) 2009-05-18 2012-02-07 Stats Chippac, Ltd. Semiconductor device and method of forming overlapping semiconductor die with coplanar vertical interconnect structure
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
KR20120032293A (ko) * 2010-09-28 2012-04-05 삼성전자주식회사 반도체 패키지
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
DE102011102483A1 (de) 2011-05-24 2012-11-29 Austriamicrosystems Ag Verfahren zum Betreiben einer Hallsensoranordnung und Hallsensoranordnung
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
WO2013153742A1 (ja) 2012-04-11 2013-10-17 パナソニック株式会社 半導体装置
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8963339B2 (en) * 2012-10-08 2015-02-24 Qualcomm Incorporated Stacked multi-chip integrated circuit package
KR102021077B1 (ko) * 2013-01-24 2019-09-11 삼성전자주식회사 적층된 다이 패키지, 이를 포함하는 시스템 및 이의 제조 방법
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9601456B2 (en) * 2014-01-20 2017-03-21 Etron Technology, Inc. System-in-package module and manufacture method for a system-in-package module
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
CN104157617B (zh) 2014-07-29 2017-11-17 华为技术有限公司 芯片集成模块、芯片封装结构及芯片集成方法
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
KR20170034597A (ko) * 2015-09-21 2017-03-29 에스케이하이닉스 주식회사 복수의 칩들이 내장된 반도체 패키지
US9603283B1 (en) * 2015-10-09 2017-03-21 Raytheon Company Electronic module with free-formed self-supported vertical interconnects
US10490528B2 (en) * 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
DE102018103505A1 (de) * 2018-02-16 2019-08-22 Osram Opto Semiconductors Gmbh Komposithalbleiterbauelement und Verfahren zur Herstellung eines Komposithalbleiterbauelements
US11521958B2 (en) * 2019-11-05 2022-12-06 Advanced Semiconductor Engineering, Inc. Semiconductor device package with conductive pillars and reinforcing and encapsulating layers

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204288A (ja) 1992-03-18 1994-07-22 Nec Corp 半導体装置
JPH07249657A (ja) 1994-03-10 1995-09-26 Hitachi Ltd 半導体集積回路装置
US5608262A (en) * 1995-02-24 1997-03-04 Lucent Technologies Inc. Packaging multi-chip modules without wire-bond interconnection
US5760478A (en) * 1996-08-20 1998-06-02 International Business Machines Corporation Clock skew minimization system and method for integrated circuits
US6225699B1 (en) * 1998-06-26 2001-05-01 International Business Machines Corporation Chip-on-chip interconnections of varied characteristics
KR100470386B1 (ko) * 1998-12-26 2005-05-19 주식회사 하이닉스반도체 멀티-칩패키지
JP2000228417A (ja) 1999-02-04 2000-08-15 Sony Corp 半導体装置、電子モジュール及び電子機器、並びに半導体装置の製造方法
US6238949B1 (en) * 1999-06-18 2001-05-29 National Semiconductor Corporation Method and apparatus for forming a plastic chip on chip package module
US6369448B1 (en) * 2000-01-21 2002-04-09 Lsi Logic Corporation Vertically integrated flip chip semiconductor package

Also Published As

Publication number Publication date
US20040004291A1 (en) 2004-01-08
JP2004039929A (ja) 2004-02-05
JP4601892B2 (ja) 2010-12-22
US6740980B2 (en) 2004-05-25

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