JPH07249657A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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- H01L2924/11—Device type
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Abstract
(57)【要約】
【目的】 フリップチップ方式によって配線基板上に実
装された半導体チップの外観検査を容易に実施できるよ
うにする。 【構成】 半導体チップ４０をパッケージ基板４１上に
フェイスダウンボンディングする際、バンプ電極４３の
高さを異ならせて半導体チップ４０を斜めに実装し、半
導体チップ４０の素子形成面の外観検査を可能とすると
共に、半導体チップ４０の放熱性を向上させる。
装された半導体チップの外観検査を容易に実施できるよ
うにする。 【構成】 半導体チップ４０をパッケージ基板４１上に
フェイスダウンボンディングする際、バンプ電極４３の
高さを異ならせて半導体チップ４０を斜めに実装し、半
導体チップ４０の素子形成面の外観検査を可能とすると
共に、半導体チップ４０の放熱性を向上させる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、フリップチップ方式によって半導体チップ
を配線基板に実装する半導体集積回路装置に適用して有
効な技術に関するものである。
関し、特に、フリップチップ方式によって半導体チップ
を配線基板に実装する半導体集積回路装置に適用して有
効な技術に関するものである。
【０００２】
【従来の技術】半導体チップを配線基板に実装する方式
として、フリップチップ方式が知られている。
として、フリップチップ方式が知られている。
【０００３】フリップチップ方式は、半導体チップの主
面に蒸着した半田薄膜をリフトオフ法でパターニングし
て電極パッド上のみに半田薄膜を残し、これを加熱溶融
してボール状の半田バンプを形成した後、この半田バン
プを介して半導体チップを配線基板上にフェイスダウン
ボンディングする方式であり、例えば「日本金属学会会
報第２３巻第１２号（1984年）」 P1004〜P1013 や、特
開昭６２−２４９４２９号公報などに記載がある。
面に蒸着した半田薄膜をリフトオフ法でパターニングし
て電極パッド上のみに半田薄膜を残し、これを加熱溶融
してボール状の半田バンプを形成した後、この半田バン
プを介して半導体チップを配線基板上にフェイスダウン
ボンディングする方式であり、例えば「日本金属学会会
報第２３巻第１２号（1984年）」 P1004〜P1013 や、特
開昭６２−２４９４２９号公報などに記載がある。
【０００４】
【発明が解決しようとする課題】前記フリップチップ方
式は、半導体チップの素子形成面を下向きにして配線基
板上に実装するため、実装後に半導体チップの素子形成
面を外観検査することが殆ど不可能で、迅速な不良解析
を行うことができないという問題があった。
式は、半導体チップの素子形成面を下向きにして配線基
板上に実装するため、実装後に半導体チップの素子形成
面を外観検査することが殆ど不可能で、迅速な不良解析
を行うことができないという問題があった。
【０００５】また、半導体チップの素子形成面と配線基
板との隙間が極めて狭い（半田バンプの直径程度）た
め、半導体チップの放熱性が低いという問題があった。
板との隙間が極めて狭い（半田バンプの直径程度）た
め、半導体チップの放熱性が低いという問題があった。
【０００６】本発明の目的は、フリップチップ方式で配
線基板上に実装された半導体チップの外観検査を容易に
実施することのできる技術を提供することにある。
線基板上に実装された半導体チップの外観検査を容易に
実施することのできる技術を提供することにある。
【０００７】本発明の他の目的は、フリップチップ方式
で配線基板上に実装された半導体チップの放熱性を向上
させることのできる技術を提供することにある。
で配線基板上に実装された半導体チップの放熱性を向上
させることのできる技術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１０】本発明の半導体集積回路装置は、半導体チ
ップを配線基板の主面上にフェイスダウンボンディング
する際、高さの異なるバンプ電極を用いて半導体チップ
を配線基板の主面上に斜め実装するものである。
ップを配線基板の主面上にフェイスダウンボンディング
する際、高さの異なるバンプ電極を用いて半導体チップ
を配線基板の主面上に斜め実装するものである。
【００１１】
【作用】上記した手段によれば、半導体チップを配線基
板の主面上に斜めに実装することにより、半導体チップ
の素子形成面を横方向から外観検査することが可能とな
る。
板の主面上に斜めに実装することにより、半導体チップ
の素子形成面を横方向から外観検査することが可能とな
る。
【００１２】また、半導体チップを配線基板の主面上に
斜めに実装することにより、半導体チップの素子形成面
と配線基板との隙間が広がるので、半導体チップの放熱
性が向上する。
斜めに実装することにより、半導体チップの素子形成面
と配線基板との隙間が広がるので、半導体チップの放熱
性が向上する。
【００１３】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１４】（実施例１）図１は、本発明の一実施例で
ある半導体集積回路装置の断面図である。この半導体集
積回路装置は、シリコン単結晶の半導体チップ４０をセ
ラミック製のパッケージ基板４１の主面にフェイスダウ
ンボンディングし、この半導体チップ４０をセラミック
製のキャップ４２で気密封止したＬＳＩパッケージであ
る。
ある半導体集積回路装置の断面図である。この半導体集
積回路装置は、シリコン単結晶の半導体チップ４０をセ
ラミック製のパッケージ基板４１の主面にフェイスダウ
ンボンディングし、この半導体チップ４０をセラミック
製のキャップ４２で気密封止したＬＳＩパッケージであ
る。
【００１５】上記半導体チップ４０は、Ａｕ（金）のバ
ンプ電極４３を介してパッケージ基板４１の主面上の配
線４４の一端に接続されている。また、この配線４４の
他端には外部端子であるリード４５が接続されている。
本実施例のＬＳＩパッケージの特徴は、上記バンプ電極
４３の高さを異ならせることによって、半導体チップ４
０をパッケージ基板４１の主面上に斜め実装したことに
ある。
ンプ電極４３を介してパッケージ基板４１の主面上の配
線４４の一端に接続されている。また、この配線４４の
他端には外部端子であるリード４５が接続されている。
本実施例のＬＳＩパッケージの特徴は、上記バンプ電極
４３の高さを異ならせることによって、半導体チップ４
０をパッケージ基板４１の主面上に斜め実装したことに
ある。
【００１６】上記半導体チップ４０の素子形成面には、
例えば図２に示すようなバイポーラトランジスタを備え
た高速バイポーラＬＳＩが形成されている。
例えば図２に示すようなバイポーラトランジスタを備え
た高速バイポーラＬＳＩが形成されている。
【００１７】同図に示すように、半導体チップ４０は、
高抵抗の単結晶シリコンからなる支持基板１上に酸化シ
リコン膜からなる接着層２を介して単結晶のシリコン薄
膜３を貼り合わせたＳＯＩ(Silicon On Insulator)基板
で構成されている。
高抵抗の単結晶シリコンからなる支持基板１上に酸化シ
リコン膜からなる接着層２を介して単結晶のシリコン薄
膜３を貼り合わせたＳＯＩ(Silicon On Insulator)基板
で構成されている。
【００１８】バイポーラトランジスタは、上記ＳＯＩ基
板のシリコン薄膜３の上に成長させたｎ型のエピタキシ
ャル層４の活性領域に形成されている。この活性領域の
下部には、シリコン薄膜３にｎ型の不純物をドープして
形成した埋込み層５が設けられている。
板のシリコン薄膜３の上に成長させたｎ型のエピタキシ
ャル層４の活性領域に形成されている。この活性領域の
下部には、シリコン薄膜３にｎ型の不純物をドープして
形成した埋込み層５が設けられている。
【００１９】上記活性領域は素子分離領域によって周囲
の他の活性領域と電気的に分離されている。この素子分
離領域は、エピタキシャル層４の主面に形成された酸化
シリコン膜からなるフィールド絶縁膜６とその下部のシ
リコン薄膜３に形成されたＵ溝７とで構成されている。
の他の活性領域と電気的に分離されている。この素子分
離領域は、エピタキシャル層４の主面に形成された酸化
シリコン膜からなるフィールド絶縁膜６とその下部のシ
リコン薄膜３に形成されたＵ溝７とで構成されている。
【００２０】上記活性領域の主面に形成されたバイポー
ラトランジスタは、ｎ型コレクタ領域、ｐ型ベース領
域、ｎ型エミッタ領域の各々を上下方向に配置した縦型
構造で構成されている。ｎ型コレクタ領域はエピタキシ
ャル層４、埋込み層５およびコレクタ引出し用のｎ型半
導体領域８で構成されている。ｐ型ベース領域はグラフ
トベース領域であるｐ型半導体領域９と真性ベース領域
であるｐ型半導体領域１０とで構成されている。ｎ型エ
ミッタ領域はｎ型半導体領域１１で構成されている。
ラトランジスタは、ｎ型コレクタ領域、ｐ型ベース領
域、ｎ型エミッタ領域の各々を上下方向に配置した縦型
構造で構成されている。ｎ型コレクタ領域はエピタキシ
ャル層４、埋込み層５およびコレクタ引出し用のｎ型半
導体領域８で構成されている。ｐ型ベース領域はグラフ
トベース領域であるｐ型半導体領域９と真性ベース領域
であるｐ型半導体領域１０とで構成されている。ｎ型エ
ミッタ領域はｎ型半導体領域１１で構成されている。
【００２１】上記コレクタ引出し用のｎ型半導体領域８
には、フィールド絶縁膜６の一部に開孔された接続孔１
２を通じて第１層目の配線１３が接続されている。グラ
フトベース領域であるｐ型半導体領域９には、フィール
ド絶縁膜６の一部に開孔された接続孔１４を通じてベー
ス引出し電極１５の一端が接続されている。このベース
引出し電極１５は、ｐ型不純物（ホウ素）が導入された
多結晶シリコン膜で構成されている。ベース引出し電極
１５の他端には、酸化シリコンからなる絶縁膜１６に開
孔された接続孔１７を通じて第１層目の配線１８が接続
されている。
には、フィールド絶縁膜６の一部に開孔された接続孔１
２を通じて第１層目の配線１３が接続されている。グラ
フトベース領域であるｐ型半導体領域９には、フィール
ド絶縁膜６の一部に開孔された接続孔１４を通じてベー
ス引出し電極１５の一端が接続されている。このベース
引出し電極１５は、ｐ型不純物（ホウ素）が導入された
多結晶シリコン膜で構成されている。ベース引出し電極
１５の他端には、酸化シリコンからなる絶縁膜１６に開
孔された接続孔１７を通じて第１層目の配線１８が接続
されている。
【００２２】ｎ型エミッタ領域であるｎ型半導体領域１
１には、フィールド絶縁膜６の一部に開孔された接続孔
１９を通じてエミッタ引出し電極２０が接続されてい
る。このエミッタ引出し電極２０は、ｎ型不純物（リン
またはヒ素）が導入された多結晶シリコン膜で構成され
ている。エミッタ引出し電極２０には、絶縁膜１６に開
孔された接続孔２１を通じて第１層目の配線２２が接続
されている。
１には、フィールド絶縁膜６の一部に開孔された接続孔
１９を通じてエミッタ引出し電極２０が接続されてい
る。このエミッタ引出し電極２０は、ｎ型不純物（リン
またはヒ素）が導入された多結晶シリコン膜で構成され
ている。エミッタ引出し電極２０には、絶縁膜１６に開
孔された接続孔２１を通じて第１層目の配線２２が接続
されている。
【００２３】上記第１層目の配線１３，１８，２２は、
Ｗ（タングステン）／Ａｌ（アルミニウム）／Ｗ（タン
グステン）の積層膜で構成されている。ここで、下層の
Ｗはスパッタ法とＣＶＤ法との連続処理で形成され、下
地の絶縁膜１６に対して良好な接着性を維持している。
また、Ａｌは純ＡｌまたはＳｉもしくはＣｕあるいはこ
の両者が添加されたアルミニウム合金で構成され、配線
抵抗を下げることを目的として用いられている。Ｃｕは
マイグレーションを低減する作用がある。上層のＷは、
反射防止膜としての作用を有している。
Ｗ（タングステン）／Ａｌ（アルミニウム）／Ｗ（タン
グステン）の積層膜で構成されている。ここで、下層の
Ｗはスパッタ法とＣＶＤ法との連続処理で形成され、下
地の絶縁膜１６に対して良好な接着性を維持している。
また、Ａｌは純ＡｌまたはＳｉもしくはＣｕあるいはこ
の両者が添加されたアルミニウム合金で構成され、配線
抵抗を下げることを目的として用いられている。Ｃｕは
マイグレーションを低減する作用がある。上層のＷは、
反射防止膜としての作用を有している。
【００２４】上記第１層目の配線１３，１８，２２は、
層間絶縁膜２３，２４，２５で覆われている。ここで、
層間絶縁膜２３，２５はプラズマＣＶＤ法で堆積した酸
化シリコン膜であり、層間絶縁膜２４はスピンオングラ
ス膜である。この層間絶縁膜２４はその表面がエッチバ
ックにより平坦化され、層間絶縁膜２３の凹部に埋め込
まれている。
層間絶縁膜２３，２４，２５で覆われている。ここで、
層間絶縁膜２３，２５はプラズマＣＶＤ法で堆積した酸
化シリコン膜であり、層間絶縁膜２４はスピンオングラ
ス膜である。この層間絶縁膜２４はその表面がエッチバ
ックにより平坦化され、層間絶縁膜２３の凹部に埋め込
まれている。
【００２５】上記層間絶縁膜２５の上には、第２層目の
配線２６，２７が形成されている。配線２６は、層間絶
縁膜２３，２４，２５にほぼ垂直に開孔された接続孔２
８を通じて第１層目の配線１３に接続されている。第２
層目の配線２６，２７は、第１層目の配線１３，１８，
２２と同じく、Ｗ／Ａｌ／Ｗの積層膜で構成されてい
る。
配線２６，２７が形成されている。配線２６は、層間絶
縁膜２３，２４，２５にほぼ垂直に開孔された接続孔２
８を通じて第１層目の配線１３に接続されている。第２
層目の配線２６，２７は、第１層目の配線１３，１８，
２２と同じく、Ｗ／Ａｌ／Ｗの積層膜で構成されてい
る。
【００２６】上記第２層目の配線２６，２７は、パッシ
ベーション膜で覆われている。このパッシベーション膜
は、プラズマＣＶＤ法で堆積した窒化シリコン膜２９と
プラズマＣＶＤ法で堆積した酸化シリコン膜３０との積
層膜で構成されている。
ベーション膜で覆われている。このパッシベーション膜
は、プラズマＣＶＤ法で堆積した窒化シリコン膜２９と
プラズマＣＶＤ法で堆積した酸化シリコン膜３０との積
層膜で構成されている。
【００２７】上記パッシベーション膜の上には、外部端
子用引出し配線としてのＢＬＭ層３４が形成されてい
る。このＢＬＭ層３４は、一例としてクロム（Ｃｒ）
膜、銅（Ｃｕ）膜、金（Ａｕ）膜を順次積層した構造と
なっている。ここで、Ｃｒ膜はＣｕ膜とバンプ電極４３
との反応を抑えるバリアの役目をし、Ｃｕ膜はバンプ電
極４３の濡れ性を確保する役目をする。また、最上層の
Ａｕ膜はＣｕ膜の酸化を防止する役目をする。
子用引出し配線としてのＢＬＭ層３４が形成されてい
る。このＢＬＭ層３４は、一例としてクロム（Ｃｒ）
膜、銅（Ｃｕ）膜、金（Ａｕ）膜を順次積層した構造と
なっている。ここで、Ｃｒ膜はＣｕ膜とバンプ電極４３
との反応を抑えるバリアの役目をし、Ｃｕ膜はバンプ電
極４３の濡れ性を確保する役目をする。また、最上層の
Ａｕ膜はＣｕ膜の酸化を防止する役目をする。
【００２８】上記ＢＬＭ層３４は、パッシベーション膜
に開孔された接続孔３６を通じて第２層目の配線２６に
接続されている。この接続孔３６は、その断面がテーパ
状となるように加工されている。また、ＢＬＭ層３４の
上には、Ａｕのバンプ電極４３が形成されている。
に開孔された接続孔３６を通じて第２層目の配線２６に
接続されている。この接続孔３６は、その断面がテーパ
状となるように加工されている。また、ＢＬＭ層３４の
上には、Ａｕのバンプ電極４３が形成されている。
【００２９】次に、本実施例のＬＳＩパッケージの製造
方法の一例を図３〜図７を用いて説明する。
方法の一例を図３〜図７を用いて説明する。
【００３０】まず、図３に示すように、半導体チップ４
０の主面上にバンプ電極４３を接合する。バンプ電極４
３の接合は、加熱、超音波またはこれらを併用した周知
のボールボンディング法で行う。
０の主面上にバンプ電極４３を接合する。バンプ電極４
３の接合は、加熱、超音波またはこれらを併用した周知
のボールボンディング法で行う。
【００３１】また、図４に示すように、上記の作業と並
行してパッケージ基板４１の配線４４上にも前記ボール
ボンディング法でバンプ電極４３を接合する。このと
き、バンプ電極４３を高さ方向に複数個重ね合わせて接
合する。その際、パッケージ基板４１の一端側でバンプ
電極４３の高さが高く、他端側で低くなるように、重ね
合わせるバンプ電極４３の数を配線４４同士の間で調整
する。
行してパッケージ基板４１の配線４４上にも前記ボール
ボンディング法でバンプ電極４３を接合する。このと
き、バンプ電極４３を高さ方向に複数個重ね合わせて接
合する。その際、パッケージ基板４１の一端側でバンプ
電極４３の高さが高く、他端側で低くなるように、重ね
合わせるバンプ電極４３の数を配線４４同士の間で調整
する。
【００３２】次に、図５に示すように、底面に傾斜を設
けたツール５０をパッケージ基板４１の上方からバンプ
電極４３に圧着し、それぞれの配線４４上に接合された
最上段のバンプ電極４３がツール５０の底面に接触する
ように高さを調整する。
けたツール５０をパッケージ基板４１の上方からバンプ
電極４３に圧着し、それぞれの配線４４上に接合された
最上段のバンプ電極４３がツール５０の底面に接触する
ように高さを調整する。
【００３３】次に、図６に示すように、パッケージ基板
４１の主面上に半導体チップ４０を重ね合わせ、パッケ
ージ基板４１側のバンプ電極４３と半導体チップ４０側
のバンプ電極４３とを熱圧着で接合して半導体チップ４
０を実装する。
４１の主面上に半導体チップ４０を重ね合わせ、パッケ
ージ基板４１側のバンプ電極４３と半導体チップ４０側
のバンプ電極４３とを熱圧着で接合して半導体チップ４
０を実装する。
【００３４】次に、図７に示すように、半導体チップ４
０の外観検査を行う。この外観検査は、半導体チップ４
０の素子形成面の状態やバンプ電極４３の接続状態など
を鏡面５１からの反射光などを利用してパッケージ基板
４１の上方から目視あるいは顕微鏡で検査することによ
り、容易に実施が可能である。
０の外観検査を行う。この外観検査は、半導体チップ４
０の素子形成面の状態やバンプ電極４３の接続状態など
を鏡面５１からの反射光などを利用してパッケージ基板
４１の上方から目視あるいは顕微鏡で検査することによ
り、容易に実施が可能である。
【００３５】その後、半導体チップ４０をキャップ４２
で気密封止することにより、前記図１に示すＬＳＩパッ
ケージが完成する。
で気密封止することにより、前記図１に示すＬＳＩパッ
ケージが完成する。
【００３６】このように、本実施例によれば、パッケー
ジ基板４１の主面上にフェイスダウンボンディングした
半導体チップ４０の外観検査を容易に実施することがで
きるので、ＬＳＩパッケージの信頼性、製造歩留りが向
上する。
ジ基板４１の主面上にフェイスダウンボンディングした
半導体チップ４０の外観検査を容易に実施することがで
きるので、ＬＳＩパッケージの信頼性、製造歩留りが向
上する。
【００３７】また、本実施例によれば、半導体チップ４
０を斜め実装することにより、半導体チップ４０の素子
形成面とパッケージ基板４１との隙間が広がり、半導体
チップ４０からパッケージ基板４１への輻射熱が低減さ
れると共に、この隙間に空気の対流が生じ易くなるの
で、半導体チップ４０の放熱性が向上する。
０を斜め実装することにより、半導体チップ４０の素子
形成面とパッケージ基板４１との隙間が広がり、半導体
チップ４０からパッケージ基板４１への輻射熱が低減さ
れると共に、この隙間に空気の対流が生じ易くなるの
で、半導体チップ４０の放熱性が向上する。
【００３８】（実施例２）図８は、本発明の他の実施例
である半導体集積回路装置の断面図である。前記実施例
１では、パッケージ基板４１の配線４４上に重ね合わせ
るバンプ電極４３の数を変えて半導体チップ４０に傾斜
を持たせたが、本実施例２では、図８に示すように、パ
ッケージ基板４１側に接合したバンプ電極４３と半導体
チップ４０側に接合したバンプ電極４３との間に導電性
のピン４６を介在させ、このピン４６の長さを変えるこ
とによって半導体チップ４０を斜め実装している。
である半導体集積回路装置の断面図である。前記実施例
１では、パッケージ基板４１の配線４４上に重ね合わせ
るバンプ電極４３の数を変えて半導体チップ４０に傾斜
を持たせたが、本実施例２では、図８に示すように、パ
ッケージ基板４１側に接合したバンプ電極４３と半導体
チップ４０側に接合したバンプ電極４３との間に導電性
のピン４６を介在させ、このピン４６の長さを変えるこ
とによって半導体チップ４０を斜め実装している。
【００３９】本実施例２によれば、前記実施例１と同
様、パッケージ基板４１の主面上にフェイスダウンボン
ディングした半導体チップ４０の外観検査を容易に実施
することができる。また、半導体チップ４０の放熱性を
向上させることができる。
様、パッケージ基板４１の主面上にフェイスダウンボン
ディングした半導体チップ４０の外観検査を容易に実施
することができる。また、半導体チップ４０の放熱性を
向上させることができる。
【００４０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００４１】前記実施例では、ＬＳＩパッケージの基板
上に半導体チップを実装した場合について説明したが、
半導体チップをフリップチップ方式で各種配線基板上に
実装する場合に広く適用することができる。
上に半導体チップを実装した場合について説明したが、
半導体チップをフリップチップ方式で各種配線基板上に
実装する場合に広く適用することができる。
【００４２】また、本発明によれば、半導体チップの外
観検査のみならず、半導体チップを配線基板にフェイス
ダウンボンディングする際、配線基板側のバンプ電極
（または配線）と半導体チップ側のバンプ電極との位置
合わせも高精度に行うことが可能となる。
観検査のみならず、半導体チップを配線基板にフェイス
ダウンボンディングする際、配線基板側のバンプ電極
（または配線）と半導体チップ側のバンプ電極との位置
合わせも高精度に行うことが可能となる。
【００４３】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４４】本発明によれば、半導体チップを配線基板
上に斜め実装することにより、配線基板上にフェイスダ
ウンボンディングされた半導体チップの外観検査を容易
に実施することができる。
上に斜め実装することにより、配線基板上にフェイスダ
ウンボンディングされた半導体チップの外観検査を容易
に実施することができる。
【００４５】また、本発明によれば、半導体チップを配
線基板上に斜め実装することにより、半導体チップの素
子形成面と配線基板との隙間が広がり、半導体チップの
放熱性が向上する。
線基板上に斜め実装することにより、半導体チップの素
子形成面と配線基板との隙間が広がり、半導体チップの
放熱性が向上する。
【図１】本発明の一実施例である半導体集積回路装置の
断面図である。
断面図である。
【図２】図１に示す半導体集積回路装置に実装された半
導体チップの要部断面図である。
導体チップの要部断面図である。
【図３】図１に示す半導体集積回路装置の製造方法を示
す断面図である。
す断面図である。
【図４】図１に示す半導体集積回路装置の製造方法を示
す断面図である。
す断面図である。
【図５】図１に示す半導体集積回路装置の製造方法を示
す断面図である。
す断面図である。
【図６】図１に示す半導体集積回路装置の製造方法を示
す断面図である。
す断面図である。
【図７】図１に示す半導体集積回路装置の製造方法を示
す断面図である。
す断面図である。
【図８】本発明の他の実施例である半導体集積回路装置
の断面図である。
の断面図である。
１ 支持基板 ２ 接着層 ３ シリコン薄膜 ４ エピタキシャル層 ５ 埋込み層 ６ フィールド絶縁膜 ７ Ｕ溝 ８ ｎ型半導体領域 ９ ｐ型半導体領域 １０ ｐ型半導体領域 １１ ｎ型半導体領域 １２ 接続孔 １３ 配線 １４ 接続孔 １５ ベース引出し電極 １６ 絶縁膜 １７ 接続孔 １８ 配線 １９ 接続孔 ２０ エミッタ引出し電極 ２１ 接続孔 ２２ 配線 ２３ 層間絶縁膜 ２４ 層間絶縁膜 ２５ 層間絶縁膜 ２６ 配線 ２７ 配線 ２８ 接続孔 ２９ 窒化シリコン膜 ３０ 酸化シリコン膜 ３４ ＢＬＭ層 ３６ 接続孔 ４０ 半導体チップ ４１ パッケージ基板 ４２ キャップ ４３ バンプ電極 ４４ 配線 ４５ リード ４６ ピン ５０ ツール ５１ 鏡面
Claims (4)
- 【請求項１】 配線基板の主面上にバンプ電極を介して
半導体チップをフェイスダウンボンディングした半導体
集積回路装置であって、高さの異なるバンプ電極を用い
て前記半導体チップを前記配線基板の主面上に斜め実装
したことを特徴とする半導体集積回路装置。 - 【請求項２】 複数個のバンプ電極を高さ方向に重ね合
わせることによってバンプ電極の高さを異ならせたこと
を特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 対向する一対のバンプ電極の間に長さの
異なるピンを介在させてバンプ電極の高さを異ならせた
ことを特徴とする請求項１記載の半導体集積回路装置。 - 【請求項４】 バンプ電極を金で構成したことを特徴と
する請求項１、２または３記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6040043A JPH07249657A (ja) | 1994-03-10 | 1994-03-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6040043A JPH07249657A (ja) | 1994-03-10 | 1994-03-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249657A true JPH07249657A (ja) | 1995-09-26 |
Family
ID=12569891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6040043A Pending JPH07249657A (ja) | 1994-03-10 | 1994-03-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249657A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003063232A1 (en) * | 2002-01-23 | 2003-07-31 | Fujitsu Media Devices Limited | Module device |
| US6740980B2 (en) | 2002-07-04 | 2004-05-25 | Renesas Technology Corp. | Semiconductor device |
| US6917104B2 (en) | 2002-03-06 | 2005-07-12 | Seiko Epson Corporation | Integrated circuit chip, electronic device and method of manufacturing the same, and electronic instrument |
| JP2009124147A (ja) * | 2007-11-12 | 2009-06-04 | Robert Bosch Gmbh | ソケットエレメント、ソケット構成体、および別のソケット構成体の製造方法 |
| US10637433B2 (en) | 2016-10-28 | 2020-04-28 | Murata Manufacturing Co., Ltd. | Elastic wave device, radio-frequency front-end circuit, and communication device |
-
1994
- 1994-03-10 JP JP6040043A patent/JPH07249657A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003063232A1 (en) * | 2002-01-23 | 2003-07-31 | Fujitsu Media Devices Limited | Module device |
| US6917104B2 (en) | 2002-03-06 | 2005-07-12 | Seiko Epson Corporation | Integrated circuit chip, electronic device and method of manufacturing the same, and electronic instrument |
| US7186584B2 (en) | 2002-03-06 | 2007-03-06 | Seiko Epson Corporation | Integrated circuit chip, electronic device and method of manufacturing the same, and electronic instrument |
| US6740980B2 (en) | 2002-07-04 | 2004-05-25 | Renesas Technology Corp. | Semiconductor device |
| JP2009124147A (ja) * | 2007-11-12 | 2009-06-04 | Robert Bosch Gmbh | ソケットエレメント、ソケット構成体、および別のソケット構成体の製造方法 |
| US10637433B2 (en) | 2016-10-28 | 2020-04-28 | Murata Manufacturing Co., Ltd. | Elastic wave device, radio-frequency front-end circuit, and communication device |
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