JPH08124929A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH08124929A
JPH08124929A JP6256538A JP25653894A JPH08124929A JP H08124929 A JPH08124929 A JP H08124929A JP 6256538 A JP6256538 A JP 6256538A JP 25653894 A JP25653894 A JP 25653894A JP H08124929 A JPH08124929 A JP H08124929A
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Abstract

(57)【要約】 【目的】 パッシベーション膜を平坦化することができ
る半導体集積回路装置の製造方法を提供する。 【構成】 パッシベーション膜を５層の絶縁膜２９〜３
３で構成する。第１層目の絶縁膜２９は、プラズマＣＶ
Ｄ法で堆積した酸化シリコン膜であり、第２層目の絶縁
膜３０は、スピンオングラス膜である。この絶縁膜３０
はその表面がエッチバックにより平坦化され、絶縁膜２
９の凹部に埋め込まれる。第３層目の絶縁膜３１はプラ
ズマＣＶＤ法で堆積した酸化シリコン膜であり、第４層
目の絶縁膜３２はプラズマＣＶＤ法で堆積した窒化シリ
コン膜である。また、第５層目の絶縁膜３３はプラズマ
ＣＶＤ法で堆積した酸化シリコン膜である。この絶縁膜
３３は、パッシベーション膜の耐圧を確保するために、
第１〜第４層目の絶縁膜２９〜３２に比べて厚い膜厚で
形成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、多層配線構造を有する
半導体集積回路装置に適用して有効な技術に関するもの
である。
【０００２】
【従来の技術】半導体チップを配線基板に実装する方式
として、ＣＣＢ(Controlled CollapseBonding) 方式お
よびワイヤボンディング方式が知られている。
【０００３】ＣＣＢ方式は、半導体チップの主面に蒸着
した半田薄膜をリフトオフ法でパターニングして電極パ
ッド上にのみ半田薄膜を残し、これを加熱溶融してボー
ル状の半田バンプを形成した後、この半田バンプを介し
て半導体チップを配線基板上にフェイスダウンボンディ
ングする方式であり、例えば「日本金属学会会報第２３
巻第１２号（1984年）」 P1004〜P1013 や、特開昭６２
−２４９４２９号公報などに記載がある。また、ワイヤ
ボンディング方式は、半導体チップと配線基板上の配線
とをワイヤを介して電気的に接続する方式である。
【０００４】上記した２つの実装方式のうち、ＣＣＢ方
式では、半導体チップの最上層配線と半田バンプとの接
着性を向上させるために、最上層配線の上にＢＬＭ(Bal
l Limiting Metallization) と称されるバリアメタル層
を設けている。このＢＬＭ層は、例えばクロム（Ｃ
ｒ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、金（Ａｕ）など
の金属薄膜を積層した複合膜で構成される。
【０００５】一方、ワイヤボンディング方式では、半導
体チップの表面保護膜（パッシベーション膜）の一部を
開孔して最上層配線を露出させ、この露出した配線（ボ
ンディングパッド）上にワイヤを直接接続する方式を採
用している。
【０００６】しかしながら、ワイヤボンディング方式に
おいては、ワイヤボンディング時の衝撃による半導体素
子のダメージを低減するために、ボンディングパッド表
面に対するワイヤの圧着力を抑える必要があるため、ボ
ンディングパッドとワイヤとの接着力（ボンダビリテ
ィ）の不足が懸念されるという問題や、ボンディングパ
ッドのレイアウトに合わせて最上層配線をレイアウトし
なければならないという制約が生じることから、前記Ｃ
ＣＢ方式で用いられているＢＬＭ層を引出しパッドとし
て利用することが検討されている。
【０００７】
【発明が解決しようとする課題】前記ＣＣＢ方式やワイ
ヤボンディング方式において、半導体チップの表面にＢ
ＬＭ層を形成する場合は、半導体チップの表面を覆うパ
ッシベーション膜の平坦性を如何にして確保するかが重
要な課題となる。
【０００８】通常、最上層配線は、電源配線やＧＮＤ配
線として利用されるため、２μｍ程度の厚い膜厚で形成
される。そのため、最上層配線の有る箇所と無い箇所と
の間に大きな段差が生じる。その結果、パッシベーショ
ン膜の上に堆積した金属膜をエッチングしてＢＬＭ層を
形成する際、段差部にエッチ残りが生じ、隣り合ったＢ
ＬＭ層同士がこのエッチ残りを介してショートするとい
う問題が生じる。
【０００９】上記パッシベーション膜の平坦性を確保す
る方法として、例えば最上層配線の配線スペースを広く
（例えば８μｍ以上）設定することも考えられるが、こ
のようにすると、配線のレイアウトに大きな制約が生
じ、配線層数を増加しなければならなくなるといった不
具合が生じる。
【００１０】本発明の目的は、パッシベーション膜を良
好に平坦化することのできる技術を提供することにあ
る。
【００１１】本発明の他の目的は、パッシベーション膜
を平坦化することにより、その上に歩留り良くＢＬＭ層
を形成することのできる技術を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１４】(1).本発明の半導体集積回路装置は、半導
体基板の表面を覆うパッシベーション膜を、少なくとも
ＣＶＤ法で堆積された第１の酸化シリコン膜と、前記第
１の酸化シリコン膜の上層に堆積され、その表面がエッ
チバックにより平坦化されたスピンオングラス膜と、前
記スピンオングラス膜の上層にＣＶＤ法で堆積された第
２の酸化シリコン膜との積層膜で構成するものである。
【００１５】(2).また、本発明の半導体集積回路装置
は、前記積層膜で構成されたパッシベーション膜の上に
ＢＬＭ層を形成し、前記パッシベーション膜に開孔した
接続孔を通じて前記ＢＬＭ層と最上層配線とを接続する
ものである。
【００１６】(3).さらに、本発明の半導体集積回路装置
の製造方法は、前記パッシベーション膜をエッチングし
て接続孔を形成する際、前記第２の酸化シリコン膜をウ
ェットエッチングで等方的にエッチングし、その下層の
絶縁膜をドライエッチングで異方的にエッチングするこ
とにより、前記接続孔をテーパ状に加工するものであ
る。
【００１７】
【作用】上記した本発明の半導体集積回路装置によれ
ば、パッシベーション膜を平坦化することができるの
で、パッシベーション膜上に形成されるＢＬＭ層の加工
歩留りを向上させることができる。また、パッシベーシ
ョン膜が平坦化されることにより、最上層配線の配線ス
ペースを狭くすることができる。
【００１８】上記した本発明の半導体集積回路装置の製
造方法によれば、接続孔をテーパ状に加工することによ
り、接続孔内部でのＢＬＭ層の被着性（カバレージ）が
向上するので、ＢＬＭ層の断線を防止することができ
る。
【００１９】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
【００２０】（実施例１）図１は、本発明の一実施例で
ある半導体集積回路装置を示す半導体基板の要部断面図
である。
【００２１】この半導体集積回路装置は、高抵抗の単結
晶シリコンからなる支持基板１上に酸化シリコン膜から
なる接着層２を介して単結晶のシリコン薄膜３を貼り合
わせたＳＯＩ(Silicon On Insulator)基板を有するバイ
ポーラデバイスである。
【００２２】バイポーラトランジスタは、上記ＳＯＩ基
板のシリコン薄膜３の上に成長させたｎ型のエピタキシ
ャル層４の活性領域に形成されている。この活性領域の
下部には、シリコン薄膜３にｎ型の不純物をドープして
形成した埋込み層５が設けられている。
【００２３】上記活性領域は素子分離領域によって周囲
の他の活性領域と電気的に分離されている。この素子分
離領域は、エピタキシャル層４の主面に形成された酸化
シリコン膜からなるフィールド絶縁膜６とその下部のシ
リコン薄膜３に形成されたＵ溝７とで構成されている。
【００２４】上記活性領域の主面に形成されたバイポー
ラトランジスタは、ｎ型コレクタ領域、ｐ型ベース領
域、ｎ型エミッタ領域の各々を上下方向に配置した縦型
構造で構成されている。ｎ型コレクタ領域はエピタキシ
ャル層４、埋込み層５およびコレクタ引出し用のｎ型半
導体領域８で構成されている。ｐ型ベース領域はグラフ
トベース領域であるｐ型半導体領域９と真性ベース領域
であるｐ型半導体領域１０とで構成されている。ｎ型エ
ミッタ領域はｎ型半導体領域１１で構成されている。
【００２５】上記コレクタ引出し用のｎ型半導体領域８
には、フィールド絶縁膜６の一部に開孔された接続孔１
２を通じて第１層目の配線１３が接続されている。グラ
フトベース領域であるｐ型半導体領域９には、フィール
ド絶縁膜６の一部に開孔された接続孔１４を通じてベー
ス引出し電極１５の一端が接続されている。このベース
引出し電極１５は、ｐ型不純物（Ｂ）が導入された多結
晶シリコン膜で構成されている。ベース引出し電極１５
の他端には、酸化シリコンからなる絶縁膜１６に開孔さ
れた接続孔１７を通じて第１層目の配線１８が接続され
ている。
【００２６】ｎ型エミッタ領域であるｎ型半導体領域１
１には、フィールド絶縁膜６の一部に開孔された接続孔
１９を通じてエミッタ引出し電極２０が接続されてい
る。このエミッタ引出し電極２０は、ｎ型不純物（Ｐま
たはＡｓ）が導入された多結晶シリコン膜で構成されて
いる。エミッタ引出し電極２０には、絶縁膜１６に開孔
された接続孔２１を通じて第１層目の配線２２が接続さ
れている。
【００２７】上記第１層目の配線１３，１８，２２は、
Ｗ（タングステン）／Ａｌ（アルミニウム）／Ｗ（タン
グステン）の積層膜で構成されている。ここで、下層の
Ｗはスパッタ法とＣＶＤ法との連続処理で形成され、下
地の絶縁膜１６に対して良好な接着性を維持している。
また、Ａｌは純ＡｌまたはＳｉもしくはＣｕあるいはこ
の両者が添加されたアルミニウム合金で構成され、配線
抵抗を下げることを目的として用いられている。Ｃｕは
マイグレーションを低減する作用がある。上層のＷは、
反射防止膜としての作用を有している。
【００２８】上記第１層目の配線１３，１８，２２は、
層間絶縁膜２３，２４，２５で覆われている。ここで、
層間絶縁膜２３，２５はプラズマＣＶＤ法で堆積した酸
化シリコン膜であり、層間絶縁膜２４はスピンオングラ
ス膜である。この層間絶縁膜２４はその表面がエッチバ
ックにより平坦化され、層間絶縁膜２３の凹部に埋め込
まれている。
【００２９】上記層間絶縁膜２５の上には、第２層目の
配線２６，２７が形成されている。配線２６は、層間絶
縁膜２３，２４，２５にほぼ垂直に開孔された接続孔２
８を通じて第１層目の配線１３に接続されている。第２
層目の配線２６，２７は、第１層目の配線１３，１８，
２２と同じく、Ｗ／Ａｌ／Ｗの積層膜で構成されてい
る。
【００３０】上記第２層目の配線２６，２７は、パッシ
ベーション膜で覆われている。本実施例のパッシベーシ
ョン膜は、５層の絶縁膜２９〜３３からなる積層膜で構
成されている。第１層目（最下層）の絶縁膜２９は、プ
ラズマＣＶＤ法で堆積した酸化シリコン膜であり、下層
の配線２６，２７に対して良好な被着性を有している。
第２層目の絶縁膜３０は、塗布法で堆積したスピンオン
グラス膜である。この絶縁膜３０はその表面がエッチバ
ックにより平坦化され、絶縁膜２９の凹部に埋め込まれ
ることにより、絶縁膜３０の表面を平坦化している。
【００３１】第３層目の絶縁膜３１はプラズマＣＶＤ法
で堆積した酸化シリコン膜であり、第４層目の絶縁膜３
２はプラズマＣＶＤ法で堆積した窒化シリコン膜であ
る。また、第５層目（最上層）の絶縁膜３３はプラズマ
ＣＶＤ法で堆積した酸化シリコン膜である。この絶縁膜
３３は、パッシベーション膜の耐圧を確保するために、
第１〜第４層目の絶縁膜２９〜３２に比べて厚い膜厚で
形成される。また、この絶縁膜３３は、パッシベーショ
ン膜の平坦性をより向上させるために、必要に応じてそ
の表面がエッチバックされる。
【００３２】上記パッシベーション膜の上には、外部端
子用引出し配線としてのＢＬＭ層３４が形成されてい
る。このＢＬＭ層３４は、一例としてクロム（Ｃｒ）
膜、銅（Ｃｕ）膜、金（Ａｕ）膜を順次積層した構造と
なっている。ＢＬＭ層３４の上には、外部端子であるＣ
ＣＢバンプ３５が形成されている。
【００３３】上記ＢＬＭ層３４を構成するＣｒ膜、Ｃｕ
膜、Ａｕ膜は、スパッタ法で堆積される。ここで、Ｃｒ
膜はＣｕ膜とＣＣＢバンプ３５との反応を抑えるバリア
の役目をし、Ｃｕ膜はＣＣＢバンプ３５の濡れ性を確保
する役目をする。また、最上層のＡｕ膜はＣｕ膜の酸化
を防止する役目をする。
【００３４】上記ＢＬＭ層３４は、パッシベーション膜
に開孔された接続孔３６を通じて第２層目の配線２６に
接続されている。この接続孔３６は、その断面がテーパ
状となるように加工されている。接続孔３６をテーパ状
に加工するには、例えばパッシベーション膜の最上層の
絶縁膜３３（酸化シリコン膜）をウェットエッチングで
等方的にエッチングした後、残りの絶縁膜２９〜３２を
ドライエッチングで異方的にエッチングする。このと
き、第４層目の絶縁膜３２である窒化シリコン膜が絶縁
膜３３をウェットエッチングする際のエッチングストッ
パとして利用される。また、この窒化シリコン膜は、酸
化シリコン膜に比べて膜質が緻密であることから、パッ
シベーション膜の表面から異物が侵入するのを防止する
役目もしている。
【００３５】このように、本実施例によれば、パッシベ
ーション膜の表面を良好に平坦化することができるの
で、このパッシベーション膜の上にスパッタ法で堆積し
たＣｒ膜、Ｃｕ膜、Ａｕ膜をエッチングしてＢＬＭ層３
４を形成する際、パッシベーション膜の表面に不要なエ
ッチ残りが生じることがない。これにより、隣り合った
ＢＬＭ層３４同士がエッチ残りを介してショートする不
良を確実に防止することができる。
【００３６】また、パッシベーション膜を平坦化するこ
とにより、最上層の配線２６，２７の配線スペースを狭
くすることができるので、配線レイアウトの自由度が向
上し、配線設計工数を低減することができる。また、最
上層の配線層に電源配線と信号配線を混在させて配置す
るようなことも可能となるので、配線層数を低減するこ
とができ、これにより、デバイスの製造工数の低減や、
デバイスの微細化を実現することができる。
【００３７】さらに、本実施例によれば、ＢＬＭ層３４
と配線２６とを接続する接続孔３６をテーパ状に加工す
ることにより、パッシベーション膜を５層の絶縁膜２９
〜３３で厚く形成した場合でも、接続孔３６の内部にお
けるＣｒ膜、Ｃｕ膜、Ａｕ膜（ＢＬＭ層３４）の被着性
（カバレージ）が良好になるので、接続孔３６の内部で
のＢＬＭ層３４の断線が確実に防止され、ＢＬＭ層３４
と配線２６との接続信頼性を向上させることができる。
【００３８】本実施例のパッシベーション膜と従来のパ
ッシベーション膜の成膜仕様の詳細を下記の表１に示
す。また、本実施例のパッシベーション膜に形成した接
続孔（３６）と従来のパッシベーション膜に形成した接
続孔のそれぞれの形状についても表１に示す。
【００３９】ここで、本実施例のパッシベーション膜
は、絶縁膜２９，３０，３１，３２，３３の膜厚をそれ
ぞれ0.７８μｍ、0.２９５μｍ、0.４μｍ、0.５μｍ、
1.２μｍとした。他方、従来のパッシベーション膜は、
プラズマＣＶＤ法で堆積した窒化シリコン膜（膜厚0.５
μｍ）とプラズマＣＶＤ法で堆積した酸化シリコン膜
（膜厚2.２μｍ）との積層膜で構成されたものを使用し
た。また、接続孔は、本実施例ではウェットエッチング
とドライエッチングとを組み合わせで開孔し、従来仕様
ではドライエッチングのみで開孔した。
【００４０】
【表１】
【００４１】表１から明らかなように、最上層配線の配
線スペースを1.５μｍとした場合、この配線スペース領
域の上部におけるパッシベーション膜の表面段差のテー
パ角は、従来仕様では５０°であったのに対し、本実施
例では２０°まで平坦化された。また、上記配線スペー
スを3.０μｍとした場合、従来仕様では上記テーパ角が
４２°であったのに対し、本実施例では２１°まで平坦
化された。さらに、最上層配線の端部（段差部）の直上
におけるパッシベーション膜の表面段差のテーパ角は、
従来仕様では５０°であったのに対し、本実施例では２
０°〜３０°まで平坦化された。
【００４２】他方、接続孔は、ウェットエッチングとド
ライエッチングの組み合わせで形成した本実施例の場
合、側壁のテーパ角が７３°であったのに対し、ドライ
エッチングのみにより形成した従来仕様では７６°であ
った。また、これらの接続孔の内部におけるＢＬＭ層の
カバレージは、従来仕様では0.３３であったものが、本
実施例では0.５に向上し、かつ窒化シリコン膜（絶縁膜
３２）とその上下の酸化シリコン膜（絶縁膜３１，３
３）との間に段差が生じることもなかった。なお、接続
孔近傍での絶縁膜同士の接着性は、本実施例、従来仕様
共良好であった。
【００４３】（実施例２）図２は、本実施例の半導体集
積回路装置を示す半導体基板の要部断面図である。
【００４４】前記実施例では、パッシベーション膜の上
に形成したＢＬＭ層３４の上に外部端子であるＣＣＢバ
ンプ３５を接続したが、本実施例では、パッシベーショ
ン膜上に引き出されたこのＢＬＭ層３４をボンディング
パッドとして利用し、その上にＡｕのワイヤ３７をボン
ディングしている。なお、その他の構成は前記実施例１
と同じである。
【００４５】本実施例によれば、前記実施例１と同様、
パッシベーション膜の表面を良好に平坦化することがで
きるので、このパッシベーション膜の上にＢＬＭ層３４
を歩留り良く形成することができる。
【００４６】これにより、半導体素子が形成されていな
い領域にＢＬＭ層３４を引出し、その上にワイヤ３７を
ボンディングすることが可能となるので、ワイヤボンデ
ィング時の衝撃による半導体素子のダメージを低減し、
かつボンディングパッド（ＢＬＭ層３４）とワイヤ３７
との接着力（ボンダビリティ）を向上させることができ
る。
【００４７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は、前記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００４８】前記実施例では、パッシベーション膜を５
層の絶縁膜で構成したが、これに限定されるものではな
く、少なくともＣＶＤ法で堆積された第１の酸化シリコ
ン膜と、この第１の酸化シリコン膜の上層に堆積され、
その表面をエッチバックで平坦化したスピンオングラス
膜と、このスピンオングラス膜の上層にＣＶＤ法で堆積
された第２の酸化シリコン膜とを有するパッシベーショ
ン膜であれば、その表面を平坦化することが可能であ
る。
【００４９】前記実施例では、２層配線構造のバイポー
ラデバイスに適用した場合について説明したが、これに
限定されるものではなく、３層ないしそれ以上の配線層
を有するバイポーラデバイスや、ＣＭＯＳデバイスに広
く適用することができる。
【００５０】
【発明の効果】本発明において開示される発明のうち代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００５１】本発明によれば、パッシベーション膜を平
坦化することができるので、パッシベーション膜上にＢ
ＬＭ層を歩留り良く形成することができる。
【００５２】また、パッシベーション膜を平坦化するこ
とにより、最上層配線の配線スペースを狭くすることが
できるので、配線レイアウトの自由度が向上し、配線設
計工数を低減することができる。また、配線層数を低減
することができるので、デバイスの製造工数の低減や、
デバイスの微細化を実現することができる。
【００５３】本発明によれば、半導体素子が形成されて
いない領域にＢＬＭ層を引出し、その上にワイヤをボン
ディングすることが可能となるので、ワイヤボンディン
グ時の衝撃による半導体素子のダメージを低減し、かつ
ボンディングパッド（ＢＬＭ層）とワイヤとの接着力
（ボンダビリティ）を向上させることができる。
【００５４】本発明によれば、接続孔をテーパ状に加工
することにより、接続孔内部でのＢＬＭ層の被着性（カ
バレージ）が向上するので、ＢＬＭ層の断線を防止する
ことができ、ＢＬＭ層と配線との接続信頼性を向上させ
ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。
【図２】本発明の他の実施例である半導体集積回路装置
を示す半導体基板の要部断面図である。
【符号の説明】
１ 支持基板 ２ 接着層 ３ シリコン薄膜 ４ エピタキシャル層 ５ 埋込み層 ６ フィールド絶縁膜 ７ Ｕ溝 ８ ｎ型半導体領域 ９ ｐ型半導体領域 １０ ｐ型半導体領域 １１ ｎ型半導体領域 １２ 接続孔 １３ 配線 １４ 接続孔 １５ ベース引出し電極 １６ 絶縁膜 １７ 接続孔 １８ 配線 １９ 接続孔 ２０ エミッタ引出し電極 ２１ 接続孔 ２２ 配線 ２３ 層間絶縁膜 ２４ 層間絶縁膜 ２５ 層間絶縁膜 ２６ 配線 ２７ 配線 ２８ 接続孔 ２９ 絶縁膜 ３０ 絶縁膜 ３１ 絶縁膜 ３２ 絶縁膜 ３３ 絶縁膜 ３４ ＢＬＭ層 ３５ ＣＣＢバンプ ３６ 接続孔 ３７ ワイヤ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の表面を覆うパッシベーショ
    ン膜を、少なくともＣＶＤ法で堆積された第１の酸化シ
    リコン膜と、前記第１の酸化シリコン膜の上層に堆積さ
    れ、その表面をエッチバックで平坦化したスピンオング
    ラス膜と、前記スピンオングラス膜の上層にＣＶＤ法で
    堆積された第２の酸化シリコン膜とからなる積層膜で構
    成したことを特徴とする半導体集積回路装置。
  2. 【請求項２】 ２層またはそれ以上の配線層を有してい
    ることを特徴とする請求項１記載の半導体集積回路装
    置。
  3. 【請求項３】 前記パッシベーション膜の一部を開孔し
    て最上層配線に達する接続孔を形成し、前記接続孔の底
    部に露出した前記最上層配線の表面を含む前記接続孔の
    内部と前記接続孔の近傍の前記パッシベーション膜の表
    面とにＢＬＭ層を形成したことを特徴とする請求項１ま
    たは２記載の半導体集積回路装置。
  4. 【請求項４】 前記ＢＬＭ層の上にバンプ電極またはワ
    イヤを接続したことを特徴とする請求項３記載の半導体
    集積回路装置。
  5. 【請求項５】 前記スピンオングラス膜とその上層の前
    記第２の酸化シリコン膜との間に窒化シリコン膜を設け
    たことを特徴とする請求項１、２または３記載の半導体
    集積回路装置。
  6. 【請求項６】 前記第２の酸化シリコン膜の表面をエッ
    チバックにより平坦化したことを特徴とする請求項１、
    ２、３、４または５記載の半導体集積回路装置。
  7. 【請求項７】 前記パッシベーション膜に開孔された接
    続孔の断面をテーパ状に加工したことを特徴とする請求
    項３記載の半導体集積回路装置。
  8. 【請求項８】 請求項７記載の半導体集積回路装置の製
    造方法であって、前記パッシベーション膜をエッチング
    して前記接続孔を形成する際、前記第２の酸化シリコン
    膜をウェットエッチングで等方的にエッチングし、その
    下層の前記スピンオングラス膜と前記第１の酸化シリコ
    ン膜とをドライエッチングで異方的にエッチングするこ
    とを特徴とする半導体集積回路装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5977641A (en) * 1997-05-14 1999-11-02 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US8507965B2 (en) 2003-04-24 2013-08-13 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method thereof
JP2018190774A (ja) * 2017-04-28 2018-11-29 東北マイクロテック株式会社 外部接続機構、半導体装置及び積層パッケージ

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