DE102018202132A1 - Halbleiterstruktur mit einem im Wesentlichen geraden Kontaktprofil - Google Patents

Halbleiterstruktur mit einem im Wesentlichen geraden Kontaktprofil Download PDF

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Abstract

Die vorliegende Erfindung betrifft Halbleiterstrukturen und insbesondere eine Halbleiterstruktur mit einem im Wesentlichen geraden Kontaktprofil und Verfahren zur Herstellung. Die Struktur umfasst ein Blockmaterial mit einer oberen oxidierten Schicht an einer Grenzfläche zu einem isolierenden Material; und eine Zwischenverbindungskontaktstruktur mit einem im Wesentlichen geraden Profil durch die oxidierte Schicht des Blockmaterials.

Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft Halbleiterstrukturen und insbesondere eine Halbleiterstruktur mit einem im Wesentlichen geraden Kontaktprofil und Verfahren zur Herstellung.
  • HINTERGRUND
  • Halbleitervorrichtungen umfassen viele verschiedene Verdrahtungsschichten. Diese Verdrahtungsschichten sind in einem Zwischenebenen-Dielektrikumsmaterial gebildet und können Verdrahtungsstrukturen, Zwischenverbindungskontakte, passive Vorrichtungen und aktive Vorrichtungen umfassen. Die Zwischenverbindungskontakte werden in verschiedenen Verdrahtungsschichten von der Die bereitgestellt, um die unterschiedlichen Strukturen zu verbinden, beispielsweise unterschiedliche Verdrahtungsstrukturen usw.
  • In der Herstellung der Halbleitervorrichtungen wird typischerweise eine Haftschicht auf einer Bodenfläche des Zwischenebenen-Dielektrikumsmaterials, z.B. eines SiCOH-Vollsubstrat-Materials, über einer Verdrahtungsstruktur gebildet. Die Haftschicht weist jedoch eine von dem Zwischenebenen-Dielektrikumsmaterial verschiedene Ätzrate auf, was zu einem sich verengenden Durchkontaktierungsprofil führt. Mit anderen Worten, da sich die Ätzraten für das Zwischenebenen-Dielektrikumsmaterial und die Haftschicht unterscheiden, werden diese Materialien mit unterschiedlicher Ätzrate geätzt, was zu einem sich verengenden Profil innerhalb der Haftschicht führt. Das sich verengende Durchkontaktierungsprofil ergibt wiederrum Zwischenverbindungskontakte mit sich verengenden Profilen. Diese sich verengende Profile der Zwischenverbindungskontakte führen zu Problemen in dem elektrischen Leistungsvermögen, einschließlich einer Bildung von Poren in dem Metallmaterial, z.B. Kupfer, sowie einem Time Dependent Gate Oxide Breakdown (TDDB).
  • Wie auch bekannt ist, kann das Ätzen dieser verschiedenen Materialien schwer zu steuern sein, da es nicht möglich ist, die Dicke der Haftschicht beim Ätzen zu messen. Verschiedene Dicken der Haftschicht rufen unterschiedliche sich verengende Durchkontaktierungsprofile hervor.
  • ZUSAMMENFASSUNG
  • Eine Struktur umfasst in einem Aspekt der Erfindung: ein Blockmaterial mit einer oberen oxidierten Schicht an einer Grenzfläche zu einem isolierendem Material; und eine Zwischenverbindungskontaktstruktur mit einem im Wesentlichen geraden Profil durch die oxidierte Schicht des Blockmaterials.
  • Eine Struktur umfasst in einem Aspekt der Erfindung: eine Verdrahtungsschicht, die in einem Isolatormaterial gebildet ist; ein Blockmaterial mit einer oberen Oberfläche, die aus einem oxidierten Material gebildet ist; ein Zwischenebenen-Dielektrikumsmaterial direkt auf der oberen Oberfläche; und einen Kontakt, der sich zu der Verdrahtungsschicht durch das Blockmaterial, das oxidierte Material und das Zwischenebenen-Dielektrikumsmaterial erstreckt, wobei der Kontakt innerhalb des oxidierten Materials ein im Wesentlichen gerades Profil aufweist.
  • Ein Verfahren umfasst in einem Aspekt der Erfindung: ein Bilden eines Blocklermaterials über einer Verdrahtungsstruktur; ein Oxidieren des Blockiermaterials zur Bildung einer oberen oxidierten Schicht; ein Bilden eines Zwischenebenen-Dielektrikumsmaterials über der oxidierten Schicht; ein Ätzen einer Durchkontaktierung in das Zwischenebenen-Dielektrikumsmaterial, die oxidierte Schicht und das Blockiermaterial, um die Verdrahtungsstruktur freizulegen, wobei die Durchkontaktierung durch die oxidierte Schicht ein im Wesentlichen gerades Durchkontaktierungsprofil aufweist; und ein Bilden eines Kontakts innerhalb der Durchkontaktierung, wobei der Kontakt durch die oxidierte Schicht ein im Wesentlichen gerades Profil aufweist.
  • Figurenliste
  • Die vorliegende Erfindung wird in der folgenden detaillierten Beschreibung mit Bezug auf die Mehrzahl von Figuren anhand nicht beschränkender Beispiele der beispielhaften Ausführungsformen der vorliegenden Erfindung beschrieben.
    • 1 zeigt eine Struktur und entsprechende Herstellungsprozesse gemäß Aspekten der vorliegenden Erfindung.
    • 2 zeigt unter anderen Merkmalen eine Durchkontaktierung mit einem im Wesentlichen geraden Profil und entsprechende Herstellungsprozesse gemäß Aspekten der vorliegenden Erfindung.
    • 3 zeigt unter anderen Merkmalen einen Zwischenverbindungskontakt mit einem im Wesentlichen geraden Profil und entsprechende Herstellungsprozesse gemäß Aspekten der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Erfindung betrifft Halbleitervorrichtungen und insbesondere eine Halbleiterstruktur mit einem im Wesentlichen geraden Kontaktprofil und Verfahren zur Herstellung. Insbesondere stellt die vorliegende Erfindung ein im Wesentlichen gerades oder vertikales Zwischenverbindungskontaktprofil innerhalb eines oxidierten Films in einer Blockierschicht unterhalb eines Zwischenebenen-Dielektrikumsmaterials bereit. Unter Verwendung des oxidierten Films stellt die vorliegende Erfindung vorteilhafterweise einen besser steuerbaren Durchkontaktierungsätzprozess bereit, wobei bessere elektrische Parameterwerte des Zwischenverbindungskontakts resultieren, wie z.B. eine Verringerung von Poren und des Time Dependent Gate Oxide Breakdown (TDDB).
  • In Ausführungsformen wird eine Sauerstoffbehandlung an einer oberen Oberfläche einer BLoK-Schicht, z.B. ein dielektrisches Isolatormaterial mit niedriger Dielektrizitätskonstante, bereitgestellt. Diese Sauerstoffbehandlung verbessert eine Steuerung der Verengung, z.B. Ätzung, an der Grenzfläche zwischen einem Zwischenebenen-Dielektrikumsmaterial und der BLoK-Schicht. Insbesondere weist eine oxidierte Schicht der BLoK-Schicht durch die Bereitstellung der Sauerstoffbehandlung eine zu der Zwischenebenen-Dielektrikumsschicht ähnliche Ätzrate auf. Das sich ergebende Durchkontaktierungsprofil wird wiederum an der Grenzfläche zwischen den zwei Materialien ein gerades oder im Wesentlichen gerades Profil aufweisen, z.B. 90° gemessen relativ zu der horizontalen Oberfläche des Dielektrikums, da die oxidierte Schicht und die Zwischenebenen-Dielektrikumsschicht ähnliche Ätzraten aufweisen. Durch die Umsetzung der hierin beschriebenen Prozesse ist es zusätzlich möglich, die Haftschicht, die auf dem Boden der Zwischenebenen-Dielektrikumsschicht gebildet wird, zu eliminieren, da diese typischerweise während des Ätzprozesses ein sich verengendes Durchkontaktierungsprofil hervorruft.
  • Die Struktur der vorliegenden Erfindung kann auf viele Arten unter Verwendung einer Vielzahl von unterschiedlichen Geräten hergestellt werden. Im Allgemeinen werden dennoch die Verfahren und Geräte eingesetzt, die zur Bildung von Strukturen mit Dimensionen im Mikrometer- und Nanometerbereich verwendet werden. Die Verfahren, insbesondere Technologien, die zur Herstellung der Struktur der vorliegenden Erfindung eingesetzt werden, wurden aus der Integrierten Schaltungs (IC) -Technologie angepasst. Beispielsweise kann die Struktur auf Wafern gebildet und in Materialfilmen realisiert werden, die durch fotolithografische Prozesse auf der Oberseite eines Wafer strukturiert werden. Insbesondere verwendet die Herstellung der Struktur drei grundsätzliche Baublöcke: (i) eine Abscheidung von dünnen Materialfilmen auf einem Substrat, (ii) ein Anwenden einer strukturierten Maske auf einer Oberseite der Filme mittels fotolithografischer Bildgebung, und (iii) ein bezüglich der Maske selektives Ätzen der Filme.
  • 1 zeigt eine Struktur und entsprechende Herstellungsprozesse gemäß Aspekten der vorliegenden Erfindung. Insbesondere umfasst die Struktur 10 eine Verdrahtungsstruktur 12, die in einem Isolatormaterial 14 gebildet ist. In Ausführungsformen kann das Isolatormaterial 14 ein auf einem Oxid basierendes Material sein. Die Metallverdrahtungsstruktur 12 kann aus einem Kupfermaterial z.B. unter Verwendung herkömmlicher Lithografie-, Ätz- und Abscheidungsprozesse gebildet werden.
  • Beispielsweise wird ein Lack, der über dem Isolatormaterial 14 gebildet ist, zur Bildung der Verdrahtungsstruktur 12 einer Energie (Licht) ausgesetzt, um eine Struktur (Öffnung) zu bilden. Ein Ätzprozess mit einer selektiven Chemie, z.B. ein reaktives lonenätzen (RIE), wird verwendet, um durch die Öffnungen des Lacks in dem Isolatormaterial 14 wenigstens einen Graben zu bilden. Der Lack kann dann durch einen herkömmlichen Sauerstoffveraschungsprozess oder andere bekannte Abtragungen entfernt werden. Nach der Entfernung des Lacks kann das leitfähige Material durch einen beliebigen herkömmlichen Abscheidungsprozess, z.B. Elektroplattierungsprozesse, abgeschieden werden. Das restliche Material auf der Oberfläche des Isolatormaterials 14 kann durch herkömmliche chemischmechanische Polier (CMP) -Prozesse entfernt werden.
  • Mit weiterem Bezug auf 1 wird ein Blockmaterial 16 über dem Isolatormaterial 14 und der Verdrahtungsstruktur 12 gebildet. In Ausführungsformen ist das Blockmaterial 16 eine Dielektrikumsschicht mit einer niedrigen Dielektrizitätskonstante, z.B. ein Nitridmaterial. In spezielleren Ausführungsformen kann das Blockmaterial 16 ein NBLoK (NBLoK ist eine Marke von Applied Materials, Inc.) sein, welches ein mit Stickstoff dotiertes Silizium-Kohlenstoff-Material darstellt. In Ausführungsformen kann das Blockmaterial 16 abhängig von dem Technologieknoten durch einen beliebigen bekannten Abscheidungsprozess mit einer speziellen Dicke abgeschieden werden, z.B. durch chemische Gasphasenabscheidungs (CVD) -Prozesse. Anhand eines nicht beschränkenden Beispiels sollten die Dicke der Blockschicht und die Dicke der oxidierten Schicht aufeinander abgestimmt sein, so dass die verbleibende Blockdicke weiterhin ausreicht, um als Diffusionsbarriere zu fungieren.
  • In Ausführungsformen wird das Blockmaterial 16 einer Sauerstoffbehandlung unterzogen, um eine oxidierte Schicht 18 zu bilden. In Ausführungsformen kann die oxidierte Schicht 18 an einer oberen Oberfläche des Blockmaterials angeordnet sein und sich abhängig vom Technologieknoten insbesondere um 5 nm bis ungefähr 25 nm erstrecken, obwohl hierin auch andere Dicken bereitgestellt werden. In spezielleren Beispielen kann die oxidierte Schicht 18 ungefähr 20% bis ungefähr 30% der Dicke des Blockmaterials 16 betragen. In einer speziellen Ausführungsform kann die oxidierte Schicht 18 für ein Blockmaterial 16 mit einer Dicke von 35 nm ungefähr 5 nm betragen.
  • Die Sauerstoffbehandlung kann in einer Sauerstoffatmosphäre bereitgestellt werden. Die Sauerstoffatmosphäre kann z.B. durch O2, NO2 oder CO2 in einem Trägergas in einer CVD-Kammer bereitgestellt werden. Die Sauerstoffbehandlung kann z.B. nach Beginn des Abscheidungsprozesses unter Verwendung der gleichen CVD-Kammer bereitgestellt werden, die für den Abscheidungsprozess verwendet wird. Die Sauerstoffbehandlung kann nach Beginn oder am Ende von dem Abscheidungsprozess des Blockmaterials 16 bereitgestellt werden. Auf diese Weise kann die Oxidation in situ bereitgestellt werden. Alternativ kann die Sauerstoffbehandlung vor Abscheidung eines Zwischenebenen-Dielektrikumsmaterials bereitgestellt werden, z.B. als Sauerstoffvorbehandlung vor einer SiCOH-Abscheidung, entweder in einem externen Gerät oder innerhalb der Abscheidungskammer. Als ein Beispiel kann die Sauerstoffbehandlung nach dem Abscheidungsprozess unter Verwendung eines abseitigen Plasmageräts bereitgestellt werden. In Ausführungsformen sollte die Sauerstoffbehandlung die darunterliegenden Metallmerkmale nicht beeinflussen, wie z.B. die Verdrahtungsstruktur 12.
  • Mit weiterem Bezug auf 1 wird ein Zwischenebenen-Dielektrikumsmaterial 20 über dem Blockmaterial 16 abgeschieden. In spezielleren Ausführungsformen kann das Zwischenebenen-Dielektrikumsmaterial 20 ein SiCOH-Vollsubstrat darstellen, das direkt auf der oxidierten Schicht 18 unter Verwendung eines herkömmlichen großflächigen Abscheidungsprozesses abgeschieden wird, beispielsweise durch CVD. Demgemäß würde der Sauerstoffbehandlungsprozess in dieser letzteren Umsetzung vor der Abscheidung des Zwischenebenen-Dielektrikumsmaterials 20 auftreten. In Ausführungsformen sind die Ätzraten des Zwischenebenen-Dielektrikumsmaterials 20 und der oxidierten Schicht 18 ähnlich. Auf dem Zwischenebenen-Dielektrikumsmaterial 20 wird ein Stapel aus Hartmasken 22, 24 abgeschieden. In Ausführungsformen stellt die Hartmaske 22 z.B. eine ILD-Hartmaske 22 dar und die Hartmaske 24 stellt eine TiN-Hartmaske dar.
  • 2 zeigt eine Durchkontaktierung 26, die innerhalb der Struktur aus 1 gebildet ist. In Ausführungsformen kann die Durchkontaktierung 26 durch einen herkömmlichen Dual- oder Single-Damascene-Prozess gebildet werden. Es sind hierzu angesichts der Kenntnisse des Fachmanns keine weiteren Erläuterungen erforderlich. Die Ätzrate des Zwischenebenen-Dielektrikumsmaterials 20 und der oxidierten Schicht 18 weisen im Wesentlichen gleiche Ätzraten auf. Der Abschnitt der innerhalb der oxidierten Schicht 18 gebildeten Durchkontaktierung weist ein im Wesentlichen gerades Profil 28 auf (unabhängig von der Dicke der oxidierten Schicht). In Ausführungsformen entspricht das im Wesentlichen gerade Profil 28 im Wesentlichen 90°, wie relativ zu der horizontalen Oberfläche des Dielektrikumsmaterials oder der darunterliegenden Verdrahtungsstruktur 12 gemessen wird. Der Ätzprozess kann unter Verwendung herkömmlicher Ätzzyklen, beispielsweise RIE-Prozesse, in Gegenwart des Zwischenebenen-Dielektrikumsmaterials 20 und, zusammen mit anderen Schichten, die zusammen geätzt werden, um die darunter liegende Verdrahtungsstruktur 12 freizulegen, in Gegenwart der oxidierten Schicht 18 durchgeführt werden.
  • 3 zeigt unter anderen Merkmalen einen Zwischenverbindungskontakt 30 mit einem im Wesentlichen geraden Profil, der in der Durchkontaktierung 26 gebildet ist. Vor der Abscheidung des Zwischenverbindungsmaterials können die Hartmasken durch bekannte Abtragungsprozesse entfernt werden. Der Zwischenverbindungskontakt 30 wird z.B. innerhalb der Durchkontaktierung durch herkömmliche Abscheidungsprozesse gebildet, gefolgt von einem chemisch-mechanischen Polieren (CMP). In Ausführungsformen kann die Abscheidung von Wolfram einen CVD-Prozess darstellen, die Abscheidung von Aluminium kann einen Plasma-Gasphasenabscheidungs (plasma vapor deposition, PVD) -Prozess darstellen und andere Metall- oder Metallverbindungsmaterialien können durch einen Elektroplattierungsprozess abgeschieden werden. Das gerade Profil ergibt sich daraus, dass das Zwischenverbindungsmaterial innerhalb der Durchkontaktierung mit dem geraden Profil 28 abgeschieden wird.
  • Das/die oben beschriebene/-n Verfahren wird/werden in der Herstellung von integrierten Schaltungschips verwendet. Die sich ergebenen integrierten Schaltungschips können durch den Hersteller in der Form von unbearbeiteten Wafern (insbesondere als ein einzelner Wafer, der mehrere nicht verpackte Chips aufweist) als ein reiner Die oder in eingepackter Form vertrieben werden. In letzterem Fall ist der Chip in einem Einzelchipgehäuse (z.B. ein Plastikträger mit Leitungen, die an einem Motherboard oder einem anderen Träger höherer Ordnung befestigt sind) oder in einem Mehrchipgehäuse angebracht (z.B. ein Keramikträger mit Oberflächenzwischenverbindungen und/oder vergrabenen Zwischenverbindungen), In jedem Fall wird der Chip dann mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signal-verarbeitenden Vorrichtungen als Teil eines (a) Zwischenprodukts, wie z.B. eines Motherboards, oder (b) als Teil eines Endprodukts integriert. Das Endprodukt kann ein beliebiges Produkt sein, das integrierte Schaltungschips umfasst, im Bereich von Spielzeuggeräten und anderen low-end-Geräten bis hin zu fortgeschrittenen Computerprodukten mit einer Anzeige, einer Tastatur oder anderen Eingabevorrichtung und einen Zentralprozessor.
  • Die Beschreibung in der verschiedenen Ausführungsform in der vorliegenden Erfindung erfolgt zu Darstellungszwecken und soll nicht vollständig oder auf die beschriebenen Ausführungsformen beschränkend sein. Es sind dem Fachmann viele Modifizierungen und Variationen ersichtlich, ohne vom Rahmen und Wesen der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde ausgewählt, um die Prinzipien der Ausführungsformen, der praktischen Anwendung oder der technischen Verbesserung gegenüber Technologien am besten zu erklären, die sich im Markt befinden, oder um anderen als dem Fachmann das Verständnis der hierin beschriebenen Ausführungsformen zu ermöglichen.

Claims (20)

  1. Struktur, umfassend: ein Blockmaterial mit einer oberen oxidierten Schicht an einer Grenzfläche zu einem isolierenden Material; und eine Zwischenverbindungskontaktstruktur mit einem im Wesentlichen geraden Profil durch die oxidierte Schicht des Blockmaterials.
  2. Struktur nach Anspruch 1, wobei sich die Zwischenverbindungskontaktstruktur durch das isolierende Material erstreckt.
  3. Struktur nach Anspruch 2, wobei das isolierende Material ein Dielektrikumsmaterial darstellt, das aus SiCOH gebildet ist.
  4. Struktur nach Anspruch 1, wobei die oxidierte Schicht ungefähr 20% bis 30% einer Dicke des Blockmaterials darstellt.
  5. Struktur nach Anspruch 1, wobei sich die Zwischenverbindungskontaktstruktur zu einer darunterliegenden Verdrahtungsstruktur erstreckt.
  6. Struktur nach Anspruch 1, wobei das isolierende Material und die oxidierte Schicht im Wesentlichen gleiche Ätzraten aufweisen.
  7. Struktur nach Anspruch 6, wobei das Blockmaterial aus einem Nitridmaterial gebildet ist.
  8. Struktur nach Anspruch 6, wobei das Blockmaterial aus einem mit Stickstoff dotierten Silizium-Kohlenstoff gebildet ist.
  9. Struktur nach Anspruch 8, wobei die isolierende Schicht ein SiCOH-Vollsubstrat darstellt.
  10. Struktur, umfassend: eine Verdrahtungsschicht, die in einem Isolatormaterial gebildet ist; ein Blockmaterial, das eine oberseitige Oberfläche umfasst, die aus einem oxidierten Material gebildet ist; ein Zwischenebenen-Dielektrikumsmaterial direkt auf der oberseitigen Oberfläche; und einen Kontakt, der sich zu der Verdrahtungsschicht durch das Blockmaterial, das oxidierte Material und das Zwischenebenen-Dielektrikumsmaterial erstreckt, wobei der Kontakt innerhalb des oxidierten Materials ein im Wesentlichen gerades Profil aufweist.
  11. Struktur nach Anspruch 10, wobei das Zwischenebenen-Dielektrikumsmaterial aus einem SiCOH-Vollsubstrat gebildet ist.
  12. Struktur nach Anspruch 10, wobei das oxidierte Material ungefähr 20% bis 30% von einer Dicke des Blockmaterials beträgt.
  13. Struktur nach Anspruch 10, wobei das Zwischenebenen-Dielektrikumsmaterial und das oxidierte Material im Wesentlichen gleiche Ätzraten aufweisen.
  14. Struktur nach Anspruch 13, wobei das Blockmaterial aus einem Tretmaterial gebildet ist.
  15. Struktur nach Anspruch 14, wobei das Blockmaterial aus einem mit Stickstoff dotiertem Silizium-Kohlenstoff gebildet ist.
  16. Struktur nach Anspruch 14, wobei das oxidierte Material eine Dicke von ungefähr 12 nm bis 25 nm aufweist.
  17. Verfahren, umfassend: ein Bilden eines Blockiermaterials über einer Verdrahtungsstruktur; ein Oxidieren des Blockiermaterials, um eine obere oxidierte Schicht zu bilden; ein Bilden eines Zwischenebenen-Dielektrikumsmaterials über der oxidierten Schicht; ein Ätzen einer Durchkontaktierung in das Zwischenebenen-Dielektrikumsmaterial, die oxidierte Schicht und das Blockiermaterial, um die Verdrahtungsstruktur freizulegen, wobei die Durchkontaktierung durch die oxidierte Schicht ein im Wesentlichen gerades Durchkontaktierungsprofll aufweist; und ein Bilden eines Kontakts innerhalb der Durchkontaktierung, wobei der Kontakt durch die oxidierte Schicht ein im Wesentlichen gerades Profil aufweist.
  18. Verfahren nach Anspruch 17, wobei das Zwischenebenen-Dielektrikumsmaterial und die oxidierte Schicht im Wesentlichen gleiche Ätzprofile aufweisen.
  19. Verfahren nach Anspruch 18, wobei das Oxidieren in einer Abscheidungskammer durchgeführt wird, die zur Bildung des Blockiermaterials verwendet wird.
  20. Verfahren nach Anspruch 18, wobei das Oxidieren mit einem Plasmaprozess durchgeführt wird.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114597167B (zh) * 2022-05-10 2022-08-02 合肥晶合集成电路股份有限公司 一种金属互连结构及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010000115A1 (en) * 1999-09-29 2001-04-05 Greco Stephen E. Dual damascene flowable oxide insulation structure and metallic barrier
DE10240176A1 (de) * 2002-08-30 2004-04-29 Advanced Micro Devices, Inc., Sunnyvale Ein dielektrischer Schichtstapel mit kleiner Dielektrizitätskonstante einschliesslich einer Ätzindikatorschicht zur Anwendung in der dualen Damaszenertechnik
US20050233591A1 (en) * 2004-03-31 2005-10-20 Applied Materials, Inc. Techniques promoting adhesion of porous low K film to underlying barrier layer
US20110237085A1 (en) * 2003-03-07 2011-09-29 Francimar Campana Schmitt Methods of modifying interlayer adhesion

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6593247B1 (en) 1998-02-11 2003-07-15 Applied Materials, Inc. Method of depositing low k films using an oxidizing plasma
US6251770B1 (en) * 1999-06-30 2001-06-26 Lam Research Corp. Dual-damascene dielectric structures and methods for making the same
DE10260619B4 (de) 2002-12-23 2011-02-24 Globalfoundries Inc. Verfahren zur Herstellung einer Deckschicht mit antireflektierenden Eigenschaften auf einem Dielektrikum mit kleinem ε
US6893959B2 (en) 2003-05-05 2005-05-17 Infineon Technologies Ag Method to form selective cap layers on metal features with narrow spaces
JP4571785B2 (ja) * 2003-05-30 2010-10-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7030031B2 (en) 2003-06-24 2006-04-18 International Business Machines Corporation Method for forming damascene structure utilizing planarizing material coupled with diffusion barrier material
US7102232B2 (en) 2004-04-19 2006-09-05 International Business Machines Corporation Structure to improve adhesion between top CVD low-k dielectric and dielectric capping layer
US7223654B2 (en) * 2005-04-15 2007-05-29 International Business Machines Corporation MIM capacitor and method of fabricating same
US8017522B2 (en) 2007-01-24 2011-09-13 International Business Machines Corporation Mechanically robust metal/low-κ interconnects
KR101100142B1 (ko) * 2007-02-21 2011-12-29 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치와 그 제조 방법
US7615482B2 (en) * 2007-03-23 2009-11-10 International Business Machines Corporation Structure and method for porous SiCOH dielectric layers and adhesion promoting or etch stop layers having increased interfacial and mechanical strength
US8357608B2 (en) * 2010-08-09 2013-01-22 International Business Machines Corporation Multi component dielectric layer
US8685867B1 (en) * 2010-12-09 2014-04-01 Novellus Systems, Inc. Premetal dielectric integration process
CN103187359B (zh) * 2011-12-29 2015-07-08 中芯国际集成电路制造(上海)有限公司 金属互连线的形成方法
TWI520351B (zh) * 2013-03-11 2016-02-01 華亞科技股份有限公司 堆疊式電容式結構及其製造方法
CN105226008B (zh) * 2014-06-27 2018-07-10 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN105336674B (zh) * 2014-07-28 2018-03-30 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法
US9777025B2 (en) * 2015-03-30 2017-10-03 L'Air Liquide, Société pour l'Etude et l'Exploitation des Procédés Georges Claude Si-containing film forming precursors and methods of using the same
US9985122B2 (en) 2015-05-19 2018-05-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010000115A1 (en) * 1999-09-29 2001-04-05 Greco Stephen E. Dual damascene flowable oxide insulation structure and metallic barrier
DE10240176A1 (de) * 2002-08-30 2004-04-29 Advanced Micro Devices, Inc., Sunnyvale Ein dielektrischer Schichtstapel mit kleiner Dielektrizitätskonstante einschliesslich einer Ätzindikatorschicht zur Anwendung in der dualen Damaszenertechnik
US20110237085A1 (en) * 2003-03-07 2011-09-29 Francimar Campana Schmitt Methods of modifying interlayer adhesion
US20050233591A1 (en) * 2004-03-31 2005-10-20 Applied Materials, Inc. Techniques promoting adhesion of porous low K film to underlying barrier layer

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