DE102007043876A1 - Halbleiterbauteil und Verfahren zur Herstellung desselben - Google Patents

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Abstract

Ein Halbleiterbauteil umfasst zumindest eines der folgenden Elemente: ein Wannengebiet, das durch Implantieren von Verunreinigungen zwischen Isolierschichten in einem Halbleitersubstrat gebildet ist; ein Drift-Gebiet, das an einem oberen Bereich des Wannengebiets ausgebildet ist; ein Gate-Muster, das auf dem Halbleitersubstrat ausgebildet ist, während es eine Seite des Drift-Gebiets überlappt; zumindest eine STI (Shallow Trench Isolation), die auf dem Drift-Gebiet nahe dem Gate-Muster ausgebildet ist.

Description

  • HINTERGRUND
  • Hochspannungsbauteile können ein Drain Extended NMOS (DENMOS, Drain-erweiterter NMOS) verwenden. Ein DENMOS kann so gestaltet sein, dass er eine Durchbruchspannung hat, die höher ist als die Betriebsspannung, so dass er als ein Hochspannungsbauteil verwendet werden kann. Ein DENMOS kann eine Struktur eines typischen NMOS-Transistors aufweisen, jedoch mit einem Drift-Gebiet in einem Drain-Gebiet. Ein Drift-Gebiet in einem DENMOS kann eine relativ geringe Dichte haben (z.B. 1E16 5E17 Atome/cm3), die es erlaubt, dass ein DENMOS in einer Hochspannungsschaltung verwendet werden kann.
  • Obwohl ein DENMOS-Transistor eine Struktur haben kann, die für eine relativ hohe Durchbruchsspannung für den Betrieb bei Hochspannungen ausgelegt ist, kann der Wirkungsgrad zum Ableiten unerwünschten Entladestroms bei elektrostatischen Entladungen (ESD, Electrostatic Discharge) relativ niedrig sein. Dieser geringe Wirkungsgrad kann auf ein Drift-Gebiet mit einer relativ geringen Dichte zurückzuführen sein.
  • Ein ESD-Zustand kann für einen sehr kurzen Zeitraum auftreten (z.B. unter etwa 100 ns). Dementsprechend kann ein parasitärer NPN-BJT in ein DENMOS-Halbleiterbauteil eingebaut werden, so dass ein relativ hoher Strom (z.B. 1A bis 2A) unverzögert durch den DENMOS fließen kann. Es kann jedoch Strom entlang der Oberfläche eines Kanals eines DENMOS-Transistors fließen, der ein Stromlokalisierungsphänomen auf Grund des EDS-Belastungsstromes verursacht.
  • Das Beispiel von 1 veranschaulicht ein TDDNMOS (Triele diffused Drain NMOS, dreifach diffundierter Drain-NMOS), der versucht, ein Stromlokalisierungsphänomen und den relativ geringen Wirkungsgrad beim Ableiten unerwünschten Entladestroms zu verhindern. Ein TDDNMOS kann gebildet werden, indem Verunreinigungen in einer Folge von Schritten diffundiert werden.
  • Wie im Beispiel von 1 dargestellt, kann eine Vielzahl an Isolierschichten 22 in bestimmten Gebieten des Halbleitersubstrats 21 ausgebildet sein. Das Halbleitersubstrat 21 kann eine P-Wanne und Gate 23 aufweisen, die zwischen den Isolierschichten 22 ausgebildet sind. Ein Wannen-Aufnahmegebiet 24 kann zwischen den Isolierschichten 22 ausgebildet sein, indem Dotiersubstanzen des P-Typs in das Halbleitersubstrat 201 implantiert werden. Ein aktives Source-Gebiet 25 kann zwischen der Isolierschicht 22 und dem Gate 23 durch Implantation einer hochdichten Dotiersubstanz des N-Typs gebildet werden.
  • Implantationsprozesse mit Dotiersubstanzen des N-Typs können in drei Schritten durchgeführt werden, um ein Drain zwischen Gate 23 und der Isolierschicht 22 zu bilden. Ein hochdichtes aktives Drain-Gebiet 27 kann in einem Drain-Drift-Gebiet 26 mit geringer Dichte ausgebildet sein. Ein Verunreinigungsgebiet 28 kann in einem Drain-Drift-Gebiet 26 mit geringer Dichte dergestalt ausgebildet sein, dass das Verunreinigungsgebiet 28 ganz oder in wesentlichen Teilen das aktive Drain-Gebiet 27 mit hoher Dichte überlagert.
  • Das aktive Source-Gebiet 25 kann durch den gleichen Dotiersubstanz-Implantationsprozess gleichzeitig wie das aktive Drain-Gebiet 27 ausgebildet werden. Nach Ausbilden des aktiven Gebiets 25 und des aktiven Drain-Gebiets 27 können deren Verunreinigungsdichten im Wesentlichen gleich sein. Eine P- Wanne unter Gate 23 kann den Kanal definieren und durch die Implantation von Verunreinigungen gebildet werden. Die Verunreinigungsdichte in einer P-Wanne unter Gate 23 kann geringer sein als die Verunreinigungsdichte des Drain-Drift-Gebiets 26.
  • Das Gate 23, das Wannen-Aufnahmegebiet 24 und das aktive Source-Gebiet 25 können im Allgemeinen mit einer Masse-Leitung (Vss-Leitung) verbunden werden. Das aktive Drain-Gebiet 27 kann mit einer Versorgungsleitung oder einem einzelnen Eingangs-/Ausgangs-Pad verbunden werden.
  • Ein TDDNMOS (wie im Beispiel von 1 dargestellt) kann jedoch weitere Implantationsprozesse erfordern, um Stromfluss in eine vertikale Richtung zu leiten. Weiterhin können zur Verbesserung thermischen Leckstroms weitere Implantations- und/oder Maskierungsprozesse erforderlich sein. Zusätzliche Prozesse können teuer im Herstellungsprozess sein, was zum Nachteil von Herstellern und Verbrauchern sein kann.
  • ZUSAMMENFASSUNG
  • Ausführungsformen beziehen sich auf ein Halbleiterbauteil mit einer ESD (Electro Static Discharge, elektrostatische Entladung)-Schutzfunktion. Ausführungsformen beziehen sich auf ein Verfahren zum Herstellen eines Halbleiterbauteils mit einer ESD-(elektrostatische Entladung)-Schutzfunktion, die einen Implantations- und/oder Maskierungsprozess einschränkt.
  • In Ausführungsformen enthält ein Halbleiterbauteil zumindest eines der folgenden Elemente: Ein Wannengebiet, das durch die Implantation von Verunreinigungen in einem Halbleitersubstrat zwischen den Isolationsschichten ausgebildet wird. Ein Drift-Gebiet, das an einem oberen Bereich des Wannengebiets ausge bildet ist. Ein Gate-Muster, das über dem Halbleitersubstrat ausgebildet ist, das eine Seite des Drift-Gebiets überlappen kann. Zumindest eine STI (Shallow Trench Isolation, Flachgraben-Isolation), die auf dem Drift-Gebiet neben dem Gate-Muster ausgebildet ist.
  • ZEICHNUNGEN
  • Das Beispiel von 1 veranschaulicht einen TDDNMOS (Triple Diffused Drain NMOS, dreifach diffundiertes Drain-NMOS).
  • Die Beispiele von 2 und 3 veranschaulichen ein Halbleiterbauteil gemäß den Ausführungsformen.
  • Die Beispiele von 4 und 9 veranschaulichen Merkmale eines Halbleiterbauteils gemäß der Ausführungsform.
  • BESCHREIBUNG
  • Das Beispiel von 2 veranschaulicht Aspekte eines Hochspannungs-ESD-Schutzbauteils gemäß den Ausführungsformen. Eine Oxidschicht kann gemäß den Ausführungsformen auf dem Halbleitersubstrat 100 ausgebildet sein. Verunreinigungen können in das Halbleitersubstrat 100 implantiert sein, wodurch ein Wannengebiet 110 gebildet wird (z.B. ein HP-Wannengebiet oder ein HN-Wannengebiet). Eine Flachgraben-Isolation (STI, Shallow Trench Isolation) 130 kann in einem Drift-Gebiet 140 (z.B. einem N-Drift-Gebiet) eines Halbleitersubstrats 100 gemäß Ausführungsformen gebildet sein. Eine Isolierschicht 120 kann in einem Halbleitersubstrat 100 ausgebildet sein. STI 130 kann neben einem Gate-Muster 150 ausgebildet sein.
  • In Ausführungsformen kann eine Oxidschicht auf und/oder über einem Halbleitersubstrat 100 ausgebildet sein. Ein Fotolackmuster kann auf und/oder über einem Halbleitersubstrat 100 ausgebildet sein. Ein Ätzprozess kann an dem Halbleitersubstrat 100 durchgeführt werden, um eine Vielzahl von Gräben zu bilden. Zumindest eine Isolierschicht 120 und/oder STI 130 können in Gräben ausgebildet sein, die gemäß den Ausführungsformen ein aktives Gebiet definieren können. In Ausführungsformen können Gräben mit Siliziumoxid (z.B. SiO2) gefüllt sein, um zumindest eine Isolierschicht 120 und/oder STI 130 zu bilden.
  • Nach Bilden der Isolierschichten 120 und/oder STI 130 können Dotiersubstanzen vom Typ P oder N in die Wanne 110 implantiert werden, um gemäß den Ausführungsformen ein Drift-Gebiet 140 zu bilden. In Ausführungsformen kann ein Drift-Gebiet 140 im Wesentlichen außerhalb der Isolierschichten 120 gebildet sein. Ein Gate-Muster 150 kann auf und/oder über der Wanne 110 und den Isolierschichten 120 ausgebildet sein. In Ausführungsformen kann das Drift-Gebiet 140 eine Tiefe aufweisen, die tiefer ist als die Tiefe eines Source-Gebiets (das in einem nachfolgenden Prozess gebildet werden kann). Ein Source-Gebiet kann asymmetrisch zum Drift-Gebiet 140 sein.
  • Eine Deckelschicht (z.B. mit einem Oxid) kann ausgebildet werden, um ein Gate-Muster 150 enthaltend eine Gate-Oxidschicht, Polysilizium und/oder andere Gate-Strukturen abzudecken. Ein Fotolackmuster kann auf und/oder über der Deckelschicht ausgebildet sein. Dotiersubstanzen können in das Halbleitersubstrat 100 mit dem Fotolackmuster als Maske implantiert werden, um ein Source-Gebiet und/oder ein Drain-Gebiet zu bilden. Ein Source-Gebiet kann flach mit n+ und p+-Dotiersubstanzen dotiert werden. Ein Drain-Gebiet kann flach mit n+-Dotiersubstanzen dotiert werden.
  • Eine Siliziumnitridschicht kann auf und/über der Oberfläche des Gate-Musters 150 abgeschieden werden. Ein Abstandselement (Spacer) kann aus der Siliziumnitridschicht auf den Seitenwänden des Gate-Musters 150 gebildet werden (z.B. durch einen Rückätzprozess). Ein Silizidprozess kann bezüglich der Deckelschicht durchgeführt werden, um das Silizid auf einen Teilbereich der Deckelschicht aufzutragen.
  • Wie im Beispiel von 3 dargestellt, können zwei STIs (STI 231 und STI 232) im Drift-Gebiet 240 gemäß Ausführungsformen gebildet werden. Die beiden STIs 231 und 232 können gemäß den Ausführungsformen angrenzend an ein Gate-Muster 250 sein. Das Drift-Gebiet 240, die Isolierschicht 220 und die HP-Wanne 210 können im Halbleitersubstrat 200 gemäß Ausführungsformen ausgebildet sein.
  • Die Beispiele von 2 und 3 veranschaulichen ein Hochspannungs-SSD-Schutzbauteil mit zumindest einem STI in einem Drift-Gebiet zwischen einem Gate und einem aktiven Drain-Gebiet gemäß den Ausführungsformen. In Ausführungsformen können die in den Beispielen von 2 und 3 veranschaulichten Bauteile DENMOS-Strukturen aufweisen, die die ESD-Schutzmerkmale maximieren.
  • Das Beispiel von 4A ist eine Fotoansicht, die Stoßionisierung eines Halbleiterbauteils in einem Durchbruchzustand zeigt, wobei das Bauteil in einem Drift-Gebiet keine STI aufweist. Das Beispiel von 4B ist eine Fotoansicht, die Stoßionisierung eines Halbleiterbauteils in einem Durchbruchszustand zeigt, wobei das Bauteil eine STI im Drift- Gebiet gemäß Ausführungsformen aufweist. Wie im Beispiel von 4B veranschaulicht, liegt ein Verarmungsgebiet am und um das STI-Gebiet 130 vor. Wie in dem Beispiel von 4A und 4B veranschaulicht, ist die Stoßionisierung eines von 4B dargestellten Halbleiterbauteils (d.h. mit einer STI in einem Drift-Gebiet) im Wesentlichen ähnlich zur Stoßionisierung des Halbleiterbauteils von 4A (d.h. Bauteil ohne STI in einem Drift-Gebiet).
  • Das Beispiel von 5 veranschaulicht die Strom-Spannungs-Merkmale in ESD-Schutzbauteilen, die eine STI in dem Drift-Gebiet aufweisen ("DENMOS-Struktur der Ausführungsform") und die keine STI im Drift-Gebiet haben ("DENMOS-Struktur der verwandten Technik"). Wie dargestellt, sind die Strom-Spannungs-Merkmale im Wesentlichen dieselben, unabhängig davon, ob eine STI in einem Drift-Gebiet vorhanden ist. Dementsprechend kann gemäß den Ausführungsformen die Strom-Spannungs-Leistung eines ESD-Schutzes nicht wesentlich durch die Einbindung eines STI in ein Drift-Gebiet beim Betrieb an der Durchbruchspannung beeinflusst werden.
  • Das Beispiel von 6A stellt eine Stoßionisierung eines ESD-Schutzbauteils ohne eine STI in einem Drift-Gebiet dar, wenn die angelegte Spannung höher ist als die Durchbruchspannung. Wie in dem Beispiel von 6A dargestellt, bei dem keine STI in einem Drift-Gebiet vorliegt, kann eine Stoßionisierung in einem aktiven Drain-Gebiet vorhanden sein, was Komplikationen beim Bauteil verursachen kann. So kann zum Beispiel ein Bauteil auf Grund von ESD durchbrechen, die durch relativ hohe Innentemperaturen verursacht wird. Wie in 7A dargestellt, ist eine Verteilung einer relativ hohen Temperatur dort in einem ESD-Schutzbauteil ohne STI im Drift- Gebiet vorhanden, wo ein Drift-Gebiet auf ein aktives Drain-Gebiet trifft.
  • Das Beispiel von 6B zeigt eine Stoßionisierung eines ESD-Schutzbauteils, das gemäß den Ausführungsformen eine STI in einem Drift-Gebiet aufweist. In Ausführungsformen kann eine STI 130 in einem Bereich vorliegen, in dem ein Drift-Gebiet auf ein aktives Drain-Gebiet trifft. Wie im Beispiel von 6B gezeigt, wird gemäß den Ausführungsformen die Stoßionisierung in der Nähe von STI 130 minimiert. Wie in 6B und 7B gezeigt, kann ein Ausfall des Halbleiterbauteils in einem ESD-Zustand auf Grund der Auswirkung der Ionisierung und der Temperaturverteilung gemäß den Ausführungsformen minimiert werden. In den Ausführungsformen kann STI 130 den Stromfluss (z.B. einen relativ hohen Strompegel) von der Oberfläche des Halbleitersubstrats weg und tiefer in das Halbleitersubstrat hinein ableiten. Das Ableiten von Strom kann die ESD-Schutzmerkmale in einem Halbleiterbauteil gemäß den Ausführungsformen verbessern.
  • Das Beispiel von 8 zeigt, dass gemäß den Ausführungsformen eine ESD-Schutzstruktur (z.B. eine DENMOS-Struktur) mit einer STI in einem Drift-Gebiet ("Ausführungsform") eine relativ niedrige Innentemperatur von ESD-Strom im Vergleich zu einer ESD-Schutzstruktur ohne STI in einem Drift-Gebiet ("verwandte Technik") haben kann. Wenn ein Hochspannungs-ESD-Schutzbauteil mit mindestens einer STI zwischen einem aktiven Drain-Gebiet und einem Drift-Gebiet ausgebildet ist, können gemäß den Ausführungsformen zusätzliche Maskierungsprozesse nicht erforderlich sein, was die Herstellungskosten senken kann. In Ausführungsformen kann eine STI, die zwischen einem aktiven Drain-Gebiet und einem Drift-Gebiet ausgebildet ist, die Richtung des Betriebstroms weg von der Oberfläche des Halbleiterbauteils und vertikal in das Halbleitersubstrat ableiten, was Schäden am Halbleiterbauteil im Betrieb minimieren kann.
  • Für Fachleute wird es offensichtlich und offenkundig sein, dass verschiedene Modifikationen und Variationen in den offenbarten Ausführungsformen vorgenommen werden können. Es ist daher beabsichtigt, dass die offenbarten Ausführungsformen die offensichtlichen und offenkundigen Modifikationen und Variationen abdecken, vorausgesetzt, dass sie im Umfang der angehängten Ansprüche und deren Äquivalenten dargelegt werden.

Claims (20)

  1. Vorrichtung umfassend: ein Halbleitersubstrat; ein über dem Halbleitersubstrat ausgebildetes Gate; ein im Halbleitersubstrat ausgebildetes Drift-Gebiet, wobei das Drift-Gebiet neben dem Gate liegt; und zumindest ein Isoliergebiet, das im Drift-Gebiet ausgebildet ist.
  2. Vorrichtung gemäß Anspruch 1, wobei das zumindest eine Isoliergebiet eine Flachgraben-Isolierung ist.
  3. Vorrichtung gemäß Anspruch 1, wobei das zumindest eine Isoliergebiet zwei Isoliergebiete umfasst.
  4. Vorrichtung gemäß Anspruch 1, wobei das zumindest eine Isoliergebiet ein einzelnes Isoliergebiet umfasst.
  5. Vorrichtung gemäß einem der Ansprüche 1 bis 4, wobei das Drift-Gebiet in einem Wannengebiet eines Transistors ausgebildet ist.
  6. Vorrichtung gemäß Anspruch 5, wobei: das Wannengebiet mit Dotiersubstanzen des N-Typs implantiert ist; und das Drift-Gebiet mit Dotiersubstanzen des P-Typs implantiert ist.
  7. Vorrichtung gemäß Anspruch 5, wobei: das Wannengebiet mit Dotiersubstanzen des P-Typs implantiert ist; und das Drift-Gebiet mit Dotiersubstanzen des N-Typs implantiert ist.
  8. Vorrichtung gemäß einem der Ansprüche 1 bis 7, wobei das Gate eine Seite des Drift-Gebiets überlappt.
  9. Vorrichtung gemäß einem der Ansprüche 1 bis 8, wobei die Vorrichtung ein Drain-Extended-NMOS-Transistor ist.
  10. Vorrichtung gemäß einem der Ansprüche 1 bis 9, wobei das zumindest eine Isoliergebiet, das im Drift-Gebiet ausgebildet ist, gestaltet ist, um den Strom weg von der Oberfläche des Halbleitersubstrats abzuleiten.
  11. Verfahren, umfassend: Bilden von zumindest einem Isoliergebiet in einem Halbleitersubstrat; Bilden eines Drift-Gebiets im Halbleitersubstrat, wobei das Drift-Gebiet das zumindest eine Isoliergebiet umgibt; und Bilden eines Gates über dem Halbleitersubstrat.
  12. Verfahren gemäß Anspruch 11, wobei das zumindest eine Isoliergebiet eine Flachgraben-Isolierung ist.
  13. Verfahren gemäß Anspruch 11, wobei das zumindest eine Isoliergebiet zwei Isoliergebiete umfasst.
  14. Verfahren gemäß Anspruch 11, wobei das zumindest eine Isoliergebiet ein einzelnes Isoliergebiet umfasst.
  15. Verfahren gemäß einem der Ansprüche 11 bis 14, umfassend ein Bilden eines Wannengebiets im Halbleitersubstrat, wobei das Drift-Gebiet in einem Wannengebiet nach dem Ausbilden des Wannengebietes gebildet wird.
  16. Verfahren gemäß Anspruch 15, wobei: das Wannengebiet mit Dotiersubstanzen des N-Typs implantiert wird; und das Drift-Gebiet mit Dotiersubstanzen des P-Typs implantiert wird.
  17. Verfahren gemäß Anspruch 15, wobei: das Wannengebiet mit Dotiersubstanzen des P-Typs implantiert wird; und das Drift-Gebiet mit Dotiersubstanzen des N-Typs implantiert wird.
  18. Verfahren gemäß einem der Ansprüche 11 bis 17, wobei das Gate eine Seite des Drift-Gebiets überlappt.
  19. Verfahren gemäß einem der Ansprüche 11 bis 18, wobei das Verfahren zumindest ein Teil eines Drain-Extended-NMOS-Transistors bildet.
  20. Verfahren gemäß einem der Ansprüche 11 bis 19, wobei zumindest das eine Isoliergebiet, das im Drift-Gebiet ausgebildet ist, gestaltet ist, um den Strom weg von der Oberfläche des Halbleitersubstrats abzuleiten.
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