KR20020037808A - 정전기 보호 회로용 소자 - Google Patents
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- 230000003068 static effect Effects 0.000 title claims description 11
- 238000002955 isolation Methods 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 230000005611 electricity Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- Computer Hardware Design (AREA)
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Abstract
P형기판 위에 제 1 드레인 정션 및 제 2 드레인 정션으로 이루어지는 드레인 정션이 존재하며 제 1 드레인 정션 우측에 아이솔레이션이 존재하며, 아이솔레이션 우측에 제 2 드레인 정션이 존재하고, 드레인 정션 우측에 게이트가가 존재하고, 게이트 우측에 소스 정션이 존재하며, 제 1 드레인 정션에 콘택이 형성되어 패드에 연결되고, 소스 정션에 콘택이 형성되어 파워라인에 연결되고, 제 1 드레인 정션 및 제 2 드레인 정션은 N 웰을 통해 연결되어 있는 정전기 보호용 소자가 개시된다.
Description
본 발명은 ESD 보호회로용 단위 소자에 관한 것으로, 특히 ESD 보호회로용MOSFET의 드레인부에 아이솔레이션(Isolation)과 N 웰(well)을 이용하여 Drain to Contact Gate Space(DCGS)를 작게하여 고집적회로에서의 ESD (Electro Static Discharge) 보호 회로에 적합하도록 한 소자 구조에 관한 것이다.
도 1은 정전기 보호 회로가 구성된 반도체 회로이다. ESD소자는 패드(10)를 통해 정전기가 내부 회로(20)에 인가되는 것을 방지하는데, 인가되는 정전기는 ESD소자(K)를 통해 접지(VSS)로 디스차지된다.
도 2a 및 도 2b 는 종래의 정전기 보호 소자의 단면도 및 평면도이다.
P형기판(30)상에 P웰(40)이 형성된다. P웰(40)내에 소자 분리막(100)이 형성되고 P웰(40)상부에 게이트(70)가 형성된다. 이온 주입 공정에 의해 소자분리막(100)안쪽으로 제 1 및 제 2 N+영역(51 및 52)이 서로 이격되어 형성된다. 제 1 N+영역(52) 상부에 드레인 콘택 패드(60)가 형성되고 제 2 N+영역(51)상부에 소스 콘택 패드(90)가 형성된다.
ESD 보호 메카니즘은 다음과 같다.
1) 드레인 콘택 패드에 정전기 인가
2) 애벌런치 정션 브레이크다운에 의한 전자홀 쌍 형성
3) 홀에 의한 벌크 포텐셜 증가
4) 벌크 포텐셜 증가에 의한 래터럴(LATERAL) N(Drain)P(P웰)N(Source) 바이폴라 트랜지스터 동작에 의한 접지라인으로의 정전기 패스로 이루 어진다.
위의 동작 중 최대 히팅 지점은 드레인 정션 에지(drain junction edge) 이며 드레인 콘택에서 최대 히팅 지점까지의 거리는 DCGS(Drain Contact to GateSpace)이고 ESD 보호 회로의 소자 디자인시 중요한 레이아웃 파라메터가 된다. DCGS가 작으면(저항이 작으면)열에 의한 콘택부의 데미지에 의해 ESD결함 쓰레솔드가 작아진다. 그러므로 DCGS를 크게해 야하는 단점이 발생한다. 그로인하여 종래기술은 레이아웃 면적이 증가하여 고속 동작 및 고집적회로에 부적합하게 된다.
따라서 본 발명은 드레인 정션에 얕은 트랜치 분리 영역(SHALLOW TRENCH ISOLATION)을 형성하고 N웰을 형성하여 얕은 트랜치 분리영역과 연결해주므로써 상술한 단점을 해소 할 수 있는 정전기 보호 회로용 소자를 제공하는데 그 목적이 있다.
도 1 은 정전기 보호 회로가 구성된 반도체 회로.
도 2a 및 도 2b는 종래 정전기 보호 회로용 소자를 설명하기 위한 단면도 및 평면도;
도 3a 및 도 3b는 본 발명에 따른 정전기 보호 회로용 소자를 설명하기 위한 단면도 및 평면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 패드20 : 내부회로
30 : P형기판40 : P웰
100 : 소라분리막70 : 게이트
51 및 52 : 제 1 및 제 2 N+영역60 : 드레인콘택패드
상술한 목적을 달성하기 위한 본 발명에 따른 정전기 보호용 소자는 P형기판위에 제 1 드레인 정션 및 제 2 드레인 정션으로 이루어지는 드레인 정션이 존재하며 제 1 드레인 정션 우측에 아이솔레이션이 존재하며, 아이솔레이션 우측에 제 2 드레인 정션이 존재하고, 드레인 정션 우측에 게이트가가 존재하고, 게이트 우측에 소스 정션이 존재하며, 제 1 드레인 정션에 콘택이 형성되어 패드에 연결되고, 소스 정션에 콘택이 형성되어 파워라인에 연결되고, 제 1 드레인 정션 및 제 2 드레인 정션은 N 웰을 통해 연결되어 있다.
상기 아이솔레이션은 STI 또는 LOCOS 구조이며 상기 N 웰은 p-channelMOSFET쪽의 N 웰과 동시에 또는 별도로 형성된다. 상기 파워라인은 VSS, VCC 및 ESD용 BUS 라인 중 어느 하나이다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
도 3a 및 도 3b는 본 발명에 따른 정전기 보호용 소자를 설명하기 위한 단면도 및 평면도이다.
P형기판(30)상에 P웰(40)이 형성된다. P웰(40)내에 소자 분리막(100)이 형성되고 P웰(40)내의 일측에 N웰(200)을 형성한다. P웰(40)상부에 게이트(70)가 형성된다. 이온 주입 공정에 의해 소자분리막(100)안쪽으로 제 1 및 제 2 N+영역(51 및 52)이 서로 이격되어 형성되는데, 제 1 N+영역(52)은 N웰(200)의 일부를 포함하여 형성된다. N웰(200)에 소정폭 및 깊이로 얕은 트랜치 분리영역(300)이 형성된다. 제 1 N+영역(52) 상부에 드레인 콘택 패드(60)가 형성되고 제 2 N+영역(51)상부에 소스 콘택 패드(90)가 형성된다.
본 발명을 요약하면 다음과 같다.
1) 제 1 N+영역인 드레인 정션(Drain Junction)에 STI(Shallow Trench Isolation)를 형성한다.
2) N 웰을 형성하여 드레인 정션 마이솔레이션(Drain Junction Isolation)을 연결한다.
정전기가 패드에 인가될 때 ESD 전류를 VSS 라인으로 디스차지 하는 메카니즘은 종래 기술과 동일하다.
본 발명은 드레인 콘택(Drain Contact)에서 게이트 까지의 저항을 크게 하기위해 드레인 정션에 STI를 형성하여 루팅(routing)을 길게한다. Nwell 층을 사용하여 분리 드레인 정션(Isolated Drain Junction)을 연결한다. Nwell 저항이 N+ 저항보다 크기 때문에 저항 증가의 효과가 크다.즉,DCGS를 1㎛ 이하로 제어할 수 있다.
상술한 바와 같이 본 발명에 의하면 DCGS (Drain to Gate Coutact Space)를 작게하여 ESD 보호회로 면적을 감소할 수 있다. 즉, 고집적회로에 적합하다.
또한, 드레인 정션 면적 감소 및 이로 인한 입력 캐패시턴스 감소로 고속동작회로의 ESD 보호회로에 적합하다(N+/Pwell Junction보다, Nwell/P-sub(Pwell) Junction의 캐패시턴스가 더 작기 때문에 정션캐패시턴스 감소 효과가 면적 감소에 의한 것 보다 더 크다.)
더욱이 종래기술에 추가 공정없이 래이아웃(Layout) 만으로 본 발명을 실현할 수 있다.
Claims (4)
- P형기판위에 제 1 드레인 정션 및 제 2 드레인 정션으로 이루어지는 드레인 정션이 존재하며 제 1 드레인 정션 우측에 아이솔레이션이 존재하며, 아이솔레이션 우측에 제 2 드레인 정션이 존재하고, 드레인 정션 우측에 게이트가가 존재하고, 게이트 우측에 소스 정션이 존재하며, 제 1 드레인 정션에 콘택이 형성되어 패드에 연결되고, 소스 정션에 콘택이 형성되어 파워라인에 연결되고, 제 1 드레인 정션 및 제 2 드레인 정션은 N 웰을 통해 연결되어 있는 정전기 보호용 소자.
- 제 1 항에 있어서,상기 아이솔레이션은 STI, LOCOS 구조인 것을 특징으로 하는 정전기 보호용 소자.
- 제 1 항에 있어서,상기 N 웰은 p-channel MOSFET쪽의 N 웰과 동시에 또는 별도로 형성되는 것을 특징으로 하는 정전기 보호용 소자.
- 제 1 항에 있어서,상기 파워라인은 VSS, VCC 및 ESD용 BUS 라인 중 어느 하나인 것을 특징으로하는 정전기 보호용 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000067711A KR20020037808A (ko) | 2000-11-15 | 2000-11-15 | 정전기 보호 회로용 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000067711A KR20020037808A (ko) | 2000-11-15 | 2000-11-15 | 정전기 보호 회로용 소자 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020037808A true KR20020037808A (ko) | 2002-05-23 |
Family
ID=19699082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000067711A KR20020037808A (ko) | 2000-11-15 | 2000-11-15 | 정전기 보호 회로용 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020037808A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100859486B1 (ko) * | 2006-09-18 | 2008-09-24 | 동부일렉트로닉스 주식회사 | 고전압용 정전기 방전 보호 소자 및 그 제조 방법 |
| KR100891429B1 (ko) * | 2006-04-06 | 2009-04-06 | 주식회사 하이닉스반도체 | 반도체 소자의 고전압 트랜지스터 및 그 제조방법 |
-
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