DE102007040149A1 - Verfahren zur Herstellung eines Halbleiterchipmoduls und einer Halbleiterchipverpackung - Google Patents

Verfahren zur Herstellung eines Halbleiterchipmoduls und einer Halbleiterchipverpackung Download PDF

Info

Publication number
DE102007040149A1
DE102007040149A1 DE102007040149A DE102007040149A DE102007040149A1 DE 102007040149 A1 DE102007040149 A1 DE 102007040149A1 DE 102007040149 A DE102007040149 A DE 102007040149A DE 102007040149 A DE102007040149 A DE 102007040149A DE 102007040149 A1 DE102007040149 A1 DE 102007040149A1
Authority
DE
Germany
Prior art keywords
layer
semiconductor chip
vias
dielectric layer
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102007040149A
Other languages
English (en)
Other versions
DE102007040149B4 (de
Inventor
Gottfried Beer
Irmgard Escher-Poeppel
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Deutschland GmbH
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102007040149A1 publication Critical patent/DE102007040149A1/de
Application granted granted Critical
Publication of DE102007040149B4 publication Critical patent/DE102007040149B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H01L2224/82103—Forming a build-up interconnect by additive methods, e.g. direct writing using laser direct writing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83856—Pre-cured adhesive, i.e. B-stage adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

Ein Verfahren zur Herstellung eines Halbleiterchipmoduls und einer Halbleiterchipverpackung wird offenbart. Eine Ausführungsform stellt eine erste Schicht, eine zweite Schicht und eine Basisschicht bereit. Die erste Schicht ist auf der Basisschicht angeordnet und die zweite Schicht ist auf der ersten Schicht angeordnet. Eine Vielzahl von Halbleiterchips ist oberhalb der zweiten Schicht angebracht und die zweite Schicht mit den angebrachten Halbleiterchips wird von der ersten Schicht separiert.

Description

  • Hintergrund
  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterchipmoduls und einer Halbleiterchipverpackung.
  • Halbleiterchips haben auf einer oder mehrerer ihrer Oberflächen Kontaktfelder. Wenn der Halbleiterchip in eine Chipverpackung gehäust wird, müssen die Kontaktfelder des Halbleiterchips mit externen Kontaktelementen der Chipverpackung verbunden werden.
  • Aus diesen und anderen Gründen besteht ein Bedürfnis der vorliegenden Erfindung.
  • Kurze Beschreibung der Zeichnungen
  • Aspekte der Erfindung werden in der folgenden detaillierten Beschreibung deutlicher gemacht, wenn sie in Verbindung mit den beigefügten Zeichnungen gelesen wird, worin
  • 1 ein Flussdiagramm einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleiterchipmoduls illustriert;
  • 2A, 2B schematische Querschnittsdarstellungen eines Zwischenproduktes und des Halbleiterchipmoduls zur Erläuterung einer weiteren Ausführungsform der in 1 dargestellten Ausführungsform darstellen;
  • 3A–D schematische Querschnittsdarstellungen eines Halbleiterchipmoduls zur Erläuterung einer weiteren Ausführungsform des Verfahrens, wie in den 2A, B dargestellt, illustriert;
  • 4 ein Flussdiagramm einer Ausführungsform eines weiteren Verfahrens zur Herstellung eines Halbleiterchipmoduls illustriert;
  • 5A–C Querschnittsdarstellungen eines Zwischenproduktes und des Halbleiterchipmoduls zur Erläuterung einer weiteren Ausführungsform des Verfahrens, wie in 4 dargestellt, illustrieren;
  • 6A–D Querschnittsdarstellungen des Halbleiterchipmoduls zur Erläuterung einer weiteren Ausführungsform des Verfahrens, wie in den 4 und 5 dargestellt, illustrieren;
  • 7 ein Flussdiagramm einer Ausführungsform eines weiteren Verfahrens zur Herstellung eines Halbleiterchipmoduls illustriert;
  • 8A–C Querschnittsdarstellungen des Halbleiterchipmoduls zur Erläuterung einer weiteren Ausführungsform eines Verfahrens, wie in 7 dargestellt, illustrieren;
  • 9 ein Flussdiagramm einer Ausführungsform eines weiteren Verfahrens zur Herstellung eines Halbleiterchipmoduls illustriert;
  • 10A–D Querschnittsdarstellungen eines Zwischenproduktes und des Halbleiterchipmoduls zur Erläuterung einer weiteren Ausführungsform des Verfahrens, wie in 9 dargestellt, illustrieren;
  • 11 eine schematische Querschnittsdarstellung einer Ausführungsform einer Halbleiterchipverpackung illustriert;
  • 12 eine schematische Querschnittsdarstellung einer weiteren Ausführungsform der Halbleiterchipverpackung von 11 illustriert.
  • Detaillierte Beschreibung
  • Die Aspekte und Ausführungsformen werden jetzt unter Bezugnahme auf die Zeichnungen beschrieben, wobei gleiche Bezugszeichen generell verwendet werden, um durchgehend gleichartige Elemente zu bezeichnen. In der folgenden Beschreibung werden zu Erläuterungszwecken zahlreiche spezifische Details dargelegt, um ein gründliches Verstehen von einem oder mehreren Aspekten der Ausführungsformen zu befördern. Es sollte jedoch dem Fachmann deutlich werden, dass einer oder mehrere Aspekte der Ausführungsformen mit einem geringeren Grad an spezifischen Details ausgeführt werden können. In anderen Fällen werden bekannte Strukturen und Elemente in schematischer Form gezeigt, um die Beschreibung von einem oder mehreren Aspekten der Ausführungsformen zu erleichtern. Die folgende Beschreibung ist daher nicht in einem beschränkenden Sinne zu verstehen und der Schutzbereich wird durch die angefügten Ansprüche definiert.
  • Die Ausführungsformen eines Verfahrens zur Herstellung eines Halbleiterchipmoduls und die Ausführungsformen einer Halbleiterchipverpackung können verschiedene Typen von Halbleiterchips oder Halbleitersubstraten verwenden, unter ihnen logische integrierte Schaltkreise, analoge integrierte Schaltkreise, integrierte Schaltkreise gemischter Signale, Sensorschaltkreise, MEMS (mikro-elektro-mechanische Systeme), leistungsintegrierte Schaltkreise, Chips mit integrierten passiven Bauteilen usw.
  • In mehreren Ausführungsformen werden Schichten oder Schichtstapel aufeinander angebracht oder Materialien werden auf Schichten angebracht oder abgeschieden. Es versteht sich, dass irgendwelche derartige Ausdrücke wie „anbringen" oder „abscheiden" beabsichtigt sind, um buchstäblich alle Arten und Techniken der Anbringung von Schichten aufeinander abzudecken. In einer Ausführungsform sind sie beabsichtigt, um Techniken abzudecken, in welchen Schichten auf einmal als Ganzes angebracht werden, wie z. B. Laminierungstechniken, ebenso wie Techniken, in welchen Schichten in einer sequentiellen Art und Weise angebracht werden, wie z. B. Sputtern, Plattieren, Vergießen, CVD, usw.
  • Die Halbleiterchips können Kontaktelemente oder Kontaktfelder auf einer oder mehrerer ihrer äußeren Oberflächen haben, wobei die Kontaktelemente zur elektrischen Kontaktierung der Halbleiterchips dienen. Die Kontaktelemente können aus jedem elektrisch leitenden Material, zum Beispiel aus einem Metall wie zum Beispiel Gold oder Kupfer, einer Metalllegierung oder einem elektrisch leitenden organischen Material oder einem elektrisch leitenden Halbleitermaterial gemacht sein.
  • Die Halbleiterchips können mit einer Materialschicht bedeckt sein. Das Material der Materialschicht kann irgendein elektrisch isolierendes Material wie z. B. irgendeine Art von Vergussmaterial, irgendeine Art von Epoxidmaterial oder irgendeine Art von Harzmaterial sein. Im Prozess der Bedeckung des Halbleiterchips mit der Materialschicht kann ein fan-out-eingebetteter Chip (aufgefächerter, eingebetteter Chip) hergestellt werden. Der fan-out-eingebettete Chip kann die Form eines Wafers haben und wird dementsprechend weiter unten ein „rekonfigurierter Wafer" genannt. Allerdings versteht es sich, dass der fan-out-eingebettete Chip nicht auf die Form und Gestalt eines Wafers limitiert ist, sondern er kann jede Größe und Form und jede geeignete Anordnung von Halbleiterchips, die darin eingebettet sind, besitzen.
  • 1 zeigt ein Flussdiagramm einer Ausführungsform eines Verfahrens zur Herstellung eines Halbleiterchipmoduls. Das Verfahren umfasst die Bereitstellung einer ersten Schicht, einer zweiten Schicht und einer Basisschicht, wobei die erste Schicht auf der zweiten Schicht angeordnet wird und die zweite Schicht auf der Basisschicht (s1) angeordnet wird, das Anbringen einer Vielzahl von Halbleiterchips über der zweiten Schicht (s2), und das Vereinzeln der zweiten Schicht mit den angebrachten Halbleiterchips von der ersten Schicht (s3).
  • Das Verfahren, das in dem Flussdiagramm von 1 dargestellt ist, wird in 2A, B weiter beschrieben. Die 2A, B zeigen schematische Querschnittsdarstellungen eines Zwischenproduktes und ein Halbleiterchipmodul zur Illustrierung einer weiteren Ausführungsform des Verfahrens, wie in 1 dargestellt ist. Gemäß 2A ist ein Zwischenprodukt nach dem Anbringen einer ersten Schicht 1 auf eine Basisschicht 4 und der Anbringung einer zweiten Schicht 2 auf die erste Schicht 1 und der Anbringung einer Vielzahl von Halbleiterchips 3 auf die zweite Schicht 2 gezeigt und die Halbleiterchips 3 können mit einer Materialschicht 5 oder Bedeckungsschicht 5 eingekapselt werden, wie weiter unten dargestellt wird. Gemäß 2B wird die zweite Schicht 2 mit den angebrachten Halbleiterchips 3 von der ersten Schicht 1 getrennt. Jeder der gezeigten Halbleiterchips 3 hat eine Kontaktfläche 3A. Es sollte klar sein, dass die Halbleiterchips 3 mehr als eine Kontaktfläche haben können.
  • Die Bereitstellung der ersten Schicht 1, der zweiten Schicht 2 und der Basisschicht 4, wie in 2A gezeigt, kann wie folgt durchgeführt werden. Die erste Schicht 1 und die zweite Schicht 2 werden aufeinander z. B. durch Laminierung der ersten Schicht 1 auf die zweite Schicht 2 oder umgedreht angebracht. Ein kommerziell verfügbarer vorgefertigter Schichtstapel, der die erste Schicht 1 und die zweite Schicht 2 umfasst, kann geschaffen werden. Dann wird der Schichtstapel mit der ersten Schicht 1 und der zweiten Schicht 2 auf der Basisschicht 4 – in einer Ausführungsform laminiert – angebracht. Alternativ kann die erste Schicht 1 zuerst auf die Basisschicht 4 – in einer Ausführungsform laminiert – angebracht werden und danach kann die zweite Schicht 2 auf die Basisschicht 1 – in einer Ausführungsform laminiert – angebracht werden.
  • Gemäß der Ausführungsform, die in den 2A, B gezeigt ist, wird die erste Schicht 1 auch von der Basisschicht 4 getrennt. In solch einem Fall kann die Basisschicht 4 wiederverwendet werden. Allerdings ist es auch möglich, dass die erste Schicht 1 auf der Basisschicht 4 verbleibt, sodass in den meisten Fällen die Basisschicht 4 nicht in einem Zustand verbleiben wird, um wiederverwendet zu werden.
  • Es ist auch in 2B gezeigt, dass eine Materialschicht 5 auf die Halbleiterchips 3 und die zweite Schicht 2 abgelagert wird. Die Materialschicht 5 kann z. B. ein Vergussmaterial umfassen, wobei die Vergusstechnik z. B. das Druckvergussvergießen sein kann. Die potentiellen Vergussmaterialien beinhalten z. B. aliphatische oder aromatische Polymere, die Polymere thermoplastischen oder duroplastischen Typs oder Mischungen von diesen beinhalten und auch andere verschiedene Typen von Polymeren. Weiterhin kann die zweite Schicht 2 einen Aufbau besitzen, sodass sie mit der Vergussmasse reagiert, um für eine feste mechanische Verbindung zwischen der Materialschicht 5 und der zweiten Schicht 2 zu sorgen. Darüber hinaus kann die zweite Schicht 2 derart aufgebaut sein, dass sie mit den Oberflächen der Halbleiterchips 3 während des Vergießens und/oder während der Aushärtung der Vergussmasse reagiert, um für eine zuverlässigste Anhaftung zwischen den Halbleiterchips 3 und der zweiten Schicht 2 zu sorgen.
  • Typische Werte für die Dicken der Schichten können wie folgt sein. Die Dicke der ersten Schicht 1 und der zweiten Schicht 2 bewegt sich typischerweise im Bereich von 5 μm bis 150 μm, wobei die Dicke der Halbleiterchips typischerweise im Bereich von 150 μm bis 450 μm rangiert und die Dicke der Vergussmassenschicht sich typischerweise im Bereich von 300 μm bis 700 μm bewegt.
  • Die Basisschicht 4 kann z. B. irgendein strukturelles Material, wie z. B. Plastik, Keramik oder Metall, umfassen. Allerdings werden weiter unten weitere Verfahren zur Herstellung eines Halbleiterchipmoduls gezeigt und erklärt, welche die Basisschicht 4 nicht benötigen.
  • Die zweite Schicht 2 kann, wie weiter unten gezeigt wird, als eine Verbindungsschicht in einem fan-out-eingebetteten Chip verwendet werden, wie weiter unten beschrieben wird. Das bedeutet, die zweite Schicht 2 trägt die Halbleiterchips 3 während der Produktion des re-konfigurierten Wafers und wirkt auch als die Verbindungsschicht in der fan-out-Waferlevel-Verpackung, die hergestellt werden soll. Für diesen Zweck muss die zweite Schicht 2 aus einem dielektrischen, isolierenden Material hergestellt sein, welches strukturiert sein kann, um auf elektrische Leiter darin durch Mittel, welche in weiteren Ausführungsformen unten umrissen werden, zuzugreifen. Die zwei Funktionen der zweiten Schicht 2 können z. B. durch Folien, die auf einem Acrylaten oder Epoxy-B-Stufenfolien basieren, erfüllt werden. Die zweite Schicht 2 kann z. B. auch aus einer Prepreg-Folie (pre-impregnated foil, vorimprägnierte Folie), wie z. B. jenen, die aus der Substrattechnologie bekannt sind, bestehen, z. B. einem fotostrukturierbaren Prepreg, welches nach der fotolithographischen Einwirkung geätzt werden kann. Alternativ könnte die zweite Schicht 2 mit einem Laserstrahl abgetragen und strukturiert werden. Die zweite Schicht 2 kann auch ein Additiv umfassen, welches ein elektrisch leitfähiges Material oder eine katalytische Schicht zur Plattierung während der Bestrahlung frei gibt. Die zweite Schicht 2 sollte auch genügend Anhaftungseigenschaften besitzen, um die Halbleiterchips 3 auf ihrer Oberfläche zu fixieren. Wenn allerdings die zweite Schicht 2 nicht selbst genügend Anhaftungskraft an ihrer Oberfläche besitzt, kann eine dritte Schicht (nicht gezeigt), die einen Anhaftungsförderer umfasst, auf die Oberfläche der zweiten Schicht 2 aufgebracht werden.
  • Die erste Schicht 1 kann als eine Ablöseschicht funktionieren. In einer ersten Ausführungsform kann sie ein Ablösesystem beinhalten, sodass auf externe vorbestimmte Bedingungen, wie z. B. Hitze oder UV-Strahlung, die erste Schicht 1 von der zweiten Schicht 2 und auch, wenn benötigt, von der Basisschicht 4 entfernt werden kann. Hitze oder UV-Strahlung kann von unterhalb der Basisschicht 4 angewendet werden, sodass für den Fall, dass die erste Schicht 1 ein Wärmeloslösungsband ist, die Basisschicht 4 nicht optisch transparent sein muss, wohingegen für den Fall, dass die erste Schicht 1 ein UV-Licht-Loslösungsband ist, die Basisschicht 4 optisch transparent für UV-Strahlung sein muss. Es ist auch möglich, dass die erste Schicht 1 nur ein Loslösungssystem auf der der Basisschicht 4 zugewandten Seite besitzt und die Trennung von der zweiten Schicht 2 wie bei bekannten konventionellen Klebefilmtechnologien durchgeführt wird.
  • In einer weiteren Ausführungsform des Verfahrens, wie dargestellt in den 3A–D, wird eine Ausführungsform eines vollständigen Waferlevel-Verpackungsprozesses beschrieben. Diese Ausführungsform zeigt nicht nur die Herstellung des Halbleiterchipmoduls, sondern auch die Herstellung einzelner Halbleiterchipverpackungen aus den Halbleiterchipmodulen.
  • Zuerst wird ein Halbleitermodul im Prinzip gemäß der Ausführungsform, wie in Verbindung mit den 1 und 2A, B beschrieben, hergestellt. Genauer werden die Halbleiterchips 3 auf die zweite Schicht 2 mit genügendem Abstand platziert, um Auffächern der elektrischen Kontakte, wie später zu sehen ist, zu erlauben. Eine Pick-and-Place-Maschine kann für die Platzierung der Halbleiterchips 3 auf der zweiten Schicht 2 verwendet werden.
  • Im Folgenden wird ein sogenannter rekonfigurierter Wafer während des Vergussprozesses produziert, d. h. während der Herstellung der Vergussmaterialschicht 5, wie in 2B gezeigt wurde. Zum Beispiel kann eine Vergussform verwendet werden, welche die Form eines Wafers hat, sodass durch diese Art des Wafer-Vergießens z. B. ein 200 mm rekonfigurierter Wafer produziert wird. Daher wird das Halbleitermodul von einem rekon figurierten Wafer umfasst und 3A zeigt einen Abschnitt dieses rekonfigurierten Wafers in einem schematischen Querschnitt. Zusätzlich sind dort Kontaktflächen 3A des Halbleiterchips 3 gezeigt.
  • 3B zeigt einen schematischen Querschnitt eines Abschnittes eines rekonfigurierten Wafers gemäß der 3A nach der Formung elektrischer Leiter 2B in der zweiten Schicht 2. Die elektrischen Leiter 2B erstrecken sich durch die Schicht 2 und sind mit den Kontaktflächen 3A des Halbleiterchips 3 verbunden. Weiter unten werden Ausführungsformen der Formung der elektrischen Leiter 2B beschrieben. Nach der Formung der elektrischen Leiter 2B wird eine Verdrahtungsschicht 8 auf der Oberfläche der zweiten Schicht 2 geformt. Die Verdrahtungsschicht 8 umfasst elektrisch leitfähige Kontaktbereiche 8A, die mit den elektrischen Leitern 2B der zweiten Schicht 2 verbunden sind. Die Verdrahtungsschicht 8 erfüllt die Funktion einer Umverdrahtungsschicht, da sie die Anordnung der elektrischen Kontakte umverdrahtet, um eine räumliche Auffächerung der elektrischen Kontakte zu erlauben.
  • 3C zeigt einen schematischen Querschnitt des Abschnittes des rekonfigurierten Wafers gemäß 3B nach der Anbringung einer strukturierten Lötstoppschicht 9 auf den elektrisch leitfähigen Kontaktbereichen 8A der Verdrahtungsschicht 8 und in den Lücken zwischen den Kontaktbereichen 8A. Die Lötstoppschicht 9 ist derart strukturiert, dass die Kontaktbereiche 8A im Wesentlichen nicht durch die Lötstoppschicht 9 bedeckt werden. Nur zur Vereinfachung des Bildes ist der Bereich 8A direkt über dem elektrischen Leiter 2B gezeigt.
  • 3D zeigt einen schematischen Querschnitt des Abschnittes des rekonfigurierten Wafers gemäß der 3B nach der Anbringung äußerer elektrischer Kontakte in der Form von Lötkugeln 12. Sobald die Lötkugeln 12 hergestellt werden, fließt das Lötmaterial in die Lücken zwischen die Kontaktbereiche 8A, sodass die Lötkugeln 12 elektrisch mit den Kontaktberei chen 8A der Verdrahtungsschicht 8 verbunden werden. In diesem Falle können die Kontaktbereiche 8A als Lötmasken definierte Flächen 8A betrachtet werden. Im nächsten Schritt kann der rekonfigurierten Wafer in einzelne Halbleiterverpackungen durch z. B. Würfeln des rekonfigurierten Wafers an den gestrichelten Linien getrennt werden.
  • 4 zeigt ein Flussdiagramm einer Ausführungsform eines weiteren Verfahrens zur Herstellung eines Halbleiterchipmoduls. Das Verfahren umfasst die Bereitstellung einer ersten Schicht und eines Schichtstapels, der auf der ersten Schicht angeordnet wird, der Schichtstapel umfasst eine Keimschicht und eine zweite Schicht (s1), die Anbringung einer Vielzahl von Halbleiterchips oberhalb der zweiten Schicht (s2), und die Trennung des Schichtstapels mit den angebrachten Halbleiterchips von der ersten Schicht (s3).
  • Die 5A–C zeigen Querschnittsdarstellungen von Zwischenprodukten und ein Halbleiterchipmodul zur Darstellung einer weiteren Ausführungsform der Ausführungsform des Verfahrens, wie in 4 gezeigt. 5A zeigt einen Schichtstapel, der eine Keimschicht 6 und eine zweite Schicht 2 umfasst, wobei der Schichtstapel auf eine der Oberflächen der ersten Schicht 1 angebracht wird. Gemäß der 5B wird eine Vielzahl von Halbleiterchips 3 oberhalb der zweiten Schicht 2 angebracht und anschließend kann eine Materialschicht 5, in einer Ausführungsform eine Vergussschicht, auf den Halbleiterchips 3 und der zweiten Schicht 2 abgelagert werden und dann wird der Schichtstapel mit den angebrachten Halbleiterchips 3 von der ersten Schicht 1 getrennt. Die resultierenden Halbleiterchipmodule und die erste Schicht 1 sind jeweils in einem Querschnitt in 5C gezeigt.
  • Die Materialschicht 5 kann dieselben Eigenschaften, wie oben in Verbindung mit 2B beschrieben, haben.
  • In einer weiteren Ausführungsform des Verfahrens kann, wie in 4 und 5 dargestellt, die erste Schicht 1 und der Schichtstapel auf eine Basisschicht aufgebracht werden, wird die Vielzahl der Halbleiterchips oberhalb der zweiten Schicht aufgebracht und wird der Schichtstapel mit den aufgebrachten Halbleiterchips von der ersten Schicht getrennt. Wenn allerdings die erste Schicht selbst eine stabile, feste und handhabbare Schicht ist, dann wird eine extra Basisschicht nicht benötigt. Diese Ausführungsform ist deswegen zur Ausführungsform, die in den 2A, B gezeigt ist, in welchen die Basisschicht mit Bezugszeichen 4 gezeigt ist, analog.
  • Alle weiteren Ausführungsformen, welche in Verbindung mit den 1 und 2 beschrieben wurden und in einer Ausführungsform die erste Schicht 1 und die zweite Schicht 2 betreffen, können auch auf die Ausführungsform der 4 und 5 angewendet werden.
  • Die Keimschicht 6 wird verwendet, um einen Metallisierungs-Plattierungsprozess zu fördern, d. h. einen galvanischen Metallisierungsprozess, welcher in einem späteren Prozess zur Herstellung einer Verdrahtungsschicht ausgeführt wird. Die Keimschicht kann z. B. auf der zweiten Schicht 2 abgelagert werden und danach kann die erste Schicht 1 z. B. auf die Keimschicht 6 laminiert werden. In diesem Fall kann die Keimschicht 6 als eine sehr dünne Metallschicht abgelagert werden. Zum Beispiel kann die Keimschicht als ein Schichtstapel mit einer 50 nm Titanschicht und einer 200 nm Kupferschicht abgelagert werden. In einer weiteren Ausführungsform, welche weiter unten beschrieben wird, wird die Keimschicht nicht abgelagert, sondern auf der Oberfläche der zweiten Schicht 2 durch Verwendung eines spezifischen Materials für die zweite Schicht generiert, wobei das Material der zweiten Schicht ein Additiv beinhaltet, welches elektrisch leitfähiges Material freigibt oder welches einen katalytischen Starter zur Plattierung aufgrund einer Bestrahlung freigibt. Wie auch weiter unten beschrieben wird, wird eine solche Keimschicht durch Laserbestrahlung strukturiert, z. B. durch einen abgetasteten Laserstrahl oder durch ein optisches Abbildungssystem (Maske, Linse).
  • Folgend 5C müssen im nächsten Prozess die Verdrahtungsschicht und die elektrischen Leiter durch die zweite Schicht 2 analog nach 3B geformt werden. Die Verdrahtungsschicht wird durch Verwendung eines Fotolackes und eines Lithographie- und eines Plattierungsprozesses gebildet. Zu diesem Zweck wird eine Fotolackschicht auf der Keimschicht 6 abgelagert und die Fotolackschicht wird strukturiert, um Bereiche zu definieren, in welchen Kontaktbereiche der Verdrahtungsschicht geformt werden sollen.
  • Als eine Alternative zur Ausführungsform, die in 5A–C illustriert ist, kann die Fotolackschicht auch ein Teil des Schichtstapels, wie am Anfang hergestellt, sein. In diesem Fall ist es nicht notwendig, die Fotolackschicht in der Stufe, wie in 5C illustriert, abzulagern. Diese Ausführungsform wird im Folgenden beschrieben.
  • In den 6A–D sind schematische Querschnittsdarstellungen eines Zwischenproduktes und ein Halbleiterchipmodul einer weiteren Ausführungsform eines Verfahrens zur Herstellung eines Halbleiterchipmoduls illustriert. In 6A ist ein Schichtstapel dargestellt, der aus einer zweiten Schicht 2, einer Keimschicht 6 und einer Fotolackschicht 10 besteht. Eine erste Schicht 1 ist auf die Fotolackschicht 10 laminiert. 6B illustriert ein Zwischenprodukt, das nach der Applizierung der Halbleiterchips 3 und dem Übergießen der Chips 3 und der zweiten Schicht 2 mit der Materialschicht 5 und der Abtrennung der ersten Schicht 1 erhalten wird. Wie in Verbindung mit den vorhergehenden Ausführungsformen erklärt, kann eine zusätzliche Basisschicht verwendet werden, um die Schichtstruktur wie in 6A dargestellt, sofern notwendig, zu stützen.
  • 6C illustriert ein Zwischenprodukt, das nach der Belichtung und Entwicklung der Fotolackschicht 10 durch konventionelle Fotolack- und Fotolithographie-Technologien erhalten wird, um Öffnungsbereiche 10A zu definieren, welche Kontaktbereiche einer herzustellenden Verdrahtungsschicht und Maskierungsbereiche 10B werden sollen. Auch dargestellt sind Durchkontaktierungen 2A, die in der zweiten Schicht 2 gebildet sind, wobei die Durchkontaktierungen 2A in räumlicher Verbindung mit den Bereichen 10A sind. Die Durchkontaktierungen 2A können z. B. durch Abtragen des Materials der zweiten Schicht 2 mit einem Laserstrahl nach der Strukturierung der Fotolackschicht 10 hergestellt werden. Allerdings können die Durchkontaktierungen 2A z. B. auch durch Verwendung der Fotolackschicht 10 hergestellt werden, wobei in einem ersten Lithographieprozess die Bereiche definiert werden, in welchen die Durchkontaktierungen 2A hergestellt werden müssen, und in einem nachfolgenden Ätzprozess die zweite Schicht 2 durch die Öffnungen der Fotolackschicht geätzt werden, um die Durchkontaktierungen 2A herzustellen, und in einem zweiten Lithographieprozess eine Fotolackschicht mit Öffnungen 10A und Maskenbereichen 10B hergestellt wird, wie in 6C dargestellt.
  • 6D illustriert ein Zwischenprodukt, das nach der Füllung der Durchkontaktierungen 2A mit einem Lötmaterial oder mit elektrisch leitfähiger Tinte und einer nachfolgenden Metallisierung durch Verwendung von z. B. Kupfer erhalten wird, um die Kontaktbereiche 8A der Verdrahtungsschicht 8 zu generieren. Die Füllung der Durchkontaktierungen 2A mit leitfähiger Tinte kann auch ausgelassen werden, wenn sich herausstellt, dass die Durchkontaktierungen 2A bis zu einem genügenden Ausmaß, in einer Ausführungsform ohne signifikante Fehlstellen, mit der galvanischen Metallisierung gefüllt werden können. In diesem Falle gibt es nur einen Metallisierungsprozess zur Herstellung der Kontaktbereiche 8A und der elektrisch leitfähigen Durchkontaktierungsverbindungen zwischen den Kontaktbereichen 8A und den Kontaktfeldern 3A der Halbleiterchips 3.
  • 6D illustriert das Halbleiterchipmodul mit plattierten Kontaktbereichen 8A und elektrischen Leitern 2B, die in den Durchkontaktierungen 2A gebildet sind.
  • Im nächsten Prozess, welcher ausgeführt wird, nachdem das Zwischenprodukt nach 6D erhalten wurde, werden die Maskierungsbereiche 10B der Fotolackschicht 10 entfernt, sodass in dieser Fläche nur die Verdrahtungsschicht 8 mit den Kontaktbereichen 8A zurückbleibt. Danach werden die verbleibenden Bereiche der Keimschicht 6 zwischen den Kontaktbereichen 8A durch Ätzen entfernt. Anschließend wird, wie auch schon in den 3C und D illustriert wurde, eine Lötstoppschicht auf der Verdrahtungsschicht abgelagert, wobei die Lötstoppschicht derart strukturiert ist, dass sie die Kontaktbereiche 8A im Wesentlichen frei lässt, und danach werden Lötkugeln auf der Lötstoppschicht generiert, wobei jede der Lötkugeln mit jeweils einem der Kontaktbereiche verbunden wird.
  • In einer weiteren Ausführungsform eines Verfahrens zur Herstellung eines Halbleiterchipmoduls wird die Keimschicht 6 der Ausführungsform, wie in Verbindung mit den 6A–D beschrieben, weggelassen. Das bedeutet, dass der Schichtstapel von 6 aus einer zweiten Schicht 2 und einer Fotolackschicht 10 besteht. Alle Merkmale und Prozesse der Ausführungsform der 6A–D können neben dem Metallisierungsprozess in 6C angewendet werden. Da es keine Keimschicht gibt, wird eine galvanische Metallisierung nicht möglich sein. Allerdings wird es andere Möglichkeiten zur Herstellung der Kontaktbereiche 8A geben. Zum Beispiel könnten die Kontaktbereiche 8A durch einen Siebdruckprozess hergestellt werden. Alternativ könnte, nach Strukturierung der Fotolackschicht 10 und der optionalen Füllung der Durchkontaktierungen 2A, eine Lötpaste in die Öffnungen 10A der strukturierten Fotolackschicht 10 gefüllt werden.
  • Bezugnehmend auf 7 ist ein Flussdiagramm einer Ausführungsform eines weiteren Verfahrens zur Herstellung eines Halbleiterchipmoduls illustriert. Das Verfahren beinhaltet die Bereitstellung einer dielektrischen Schicht, wobei die dielektrische Schicht ein Additiv beinhaltet, welches elektrisch leitfähiges Material oder einen katalytischen Starter nach Bestrahlung (s1) frei gibt, das Anbringen einer Vielzahl von Halbleiterchips oberhalb der dielektrischen Schicht (s2) und die Bildung einer Vielzahl von elektrischen Leitern, die sich durch die dielektrische Schicht erstrecken, um sich mit Kontaktfeldern auf den Oberflächen der Halbleiterchips jeweils zu verbinden (s3).
  • Die dielektrische Schicht dieser Ausführungsform beinhaltet ein Additiv, welches einen katalytischen Starter oder ein elektrisch leitfähiges Material nach Bestrahlung mit einem Strahl von Photonen, Ionen und/oder Elektronen freigibt. Das Additiv kann z. B. Metallkomplexe einschließen. Diese Metallkomplexe sind Bestandteile von metallorganischen Verbindungen, welche von ihren organischen Komponenten durch Hitzebestrahlung, Laserbestrahlung und/oder Hitzebehandlung ihrer organischen Bestandteile befreit werden können und werden dann als Metallkomplexe verbunden, um Leitungspfade oder Leitungsbereiche zu bilden. Das Additiv kann z. B. auch leitende Nanopartikel beinhalten, welche z. B. Fullerene sein können. Während Fullerene eine hohlkugelförmige Struktur von hexagonal angeordneten Kohlenstoffatomen haben, bilden Nanoröhrchen hohle Röhrchen mit auf ihrem Umfang hexagonal angeordneten Kohlenstoffatomen. Diese Fullerene oder Nanoröhrchen können freigelegt werden, um Leitungspfade durch Verdampfung des umgebenden Kunststoffverbundes mit der Hilfe der Laserprozessierung zu bilden.
  • Bezugnehmend auf die 8A–D sind Querschnittsdarstellungen von Zwischenprodukten und Halbleiterchipmodulen illustriert, die zur Darstellung einer weiteren Ausführungsform des Verfahrens, das in 7 dargestellt ist, hergestellt werden. 8A stellt einen Querschnitt eines Zwischenproduktes mit einer dielektrischen Schicht 20 dar. Gemäß dieser Ausführungsform beinhaltet die dielektrische Schicht 20 ein Additiv 21, welches katalytische Starter oder ein elektrisches Leitungsmaterial nach Bestrahlung mit einem Strahl aus elektromagnetischer Strahlung, in einer Ausführungsform einen Laserstrahl, freigibt. Das Material der dielektrischen Schicht 20 kann durch den Laserstrahl entfernt oder abgetragen werden und an den Oberflächen der abgetragenen Bereiche wird die dielektrische Schicht 20 aktiviert, was bedeutet, dass an diesen Oberflächen das elektrische Leitungsmaterial freigelegt wird, sodass Leitungspfade oder Leitungsbereiche gebildet werden. Im Falle eines katalytischen Starters werden Metallschichten an den bestrahlten Bereichen durch Verwendung chemischen Plattierens abgelagert.
  • Nach 8A ist eine Vielzahl von Halbleiterchips 3 auf einer Oberfläche der dielektrischen Schicht 20 angeordnet und eine Vergussmaterialschicht 5 ist darauf abgelagert, wobei sie die Halbleiterchips 3 und die dielektrische Schicht 20 bedeckt. Die Chips 3 haben jeweils wenigstens eine Kontaktfläche 3A. Die Anwendung einer Ablösungsschicht 1 und einer Trägerschicht 4 kann, wie zuvor beschrieben, vollzogen werden.
  • Im Folgenden wird die Herstellung einer Verdrahtungsschicht beschrieben, welche als eine Umverdrahtungsschicht fungiert. Nach 8B werden Durchkontaktierungen 20A in der dielektrischen Schicht 20 hergestellt, die Durchkontaktierungen 20A erstrecken sich jeweils von der Oberfläche der dielektrischen Schicht 20 zu den Kontaktfeldern 3A der Halbleiterchips 3. Die Durchkontaktierungen 20A werden durch Fokussierung des Laserstrahls von der Seite der dielektrischen Schicht 20 auf Stellen der dielektrischen Schicht 20, an welchen die Durchkontaktierungen 20A generiert werden sollen, hergestellt. An diesen Stellen wird das Material der dielektrischen Schicht 20 entfernt oder abgetragen, sodass die Durchkontaktierungen 20A produziert werden und zur gleichen Zeit der Produktion der Durchkontaktierungen 20A aktiviert jeweils die Bestrah lung des Laserstrahls das Material der dielektrischen Schicht 20 an den Wänden der Durchkontaktierungen 20A. Deswegen muss die Wellenlänge und die Intensität des Laserstrahls derart ausgewählt werden, dass er das Material der dielektrischen Schicht 20 entfernt oder abträgt und dass er auch das Material an den verbleibenden Oberflächen der dielektrischen Schicht an Stellen aktiviert, wo Material entfernt werden soll.
  • 8B illustriert auch, dass Bereiche 20B an der Oberfläche der dielektrischen Schicht 20, benachbart zu den Durchkontaktierungen 20A und die Durchkontaktierungen 20A umgebend, auch mit dem Laserstrahl behandelt werden. Die Bereiche 20B sind gedacht, die Kontaktbereiche der Verdrahtungsschicht zu werden. In den Bereichen 20B wird eine dünne Schicht des Materials der dielektrischen Schicht 20 durch den Laserstrahl abgetragen oder entfernt, sodass jeweils flache Gräben an den Bereichen 20B hergestellt werden. An dem Boden und den Seitenoberflächen der Gräben wird das Material der dielektrischen Schicht 20 wie oben beschrieben aktiviert. Die Tiefe der Gräben kann auch nahezu Null betragen.
  • 8C illustriert das Halbleiterchipmodul nach der Metallisierung der Durchkontaktierungen 20A und der Gräben in den Bereichen 20B. Die aktivierten Schichten an den Wänden der Durchkontaktierungen 20A und in den Gräben der Bereiche 20B fungieren als katalytische Startschichten für nachfolgende Metallisierungsprozesse. In einem ersten Prozess können die Durchkontaktierungen 20A mit elektrisch leitfähiger Tinte gefüllt werden, welche auch unnötig für den nachfolgenden Metallisierungsprozess sein kann, wenigstens während eine Aktivierung oder Vorbereitung der Feldoberfläche 3A betroffen ist. Die Eindringung der leitfähigen Tinte in die Durchkontaktierungen 20A kann durch Ultraschallwellen unterstützt werden. Nach der Trocknung/Sinterung sind elektrische Leiter 20C geformt, wobei die Durchkontaktierungen 20A vollständig mit leitfähiger Tinte gefüllt sind, oder wenigstens eine Schicht mit guten elektrisch leitfähigen Eigenschaften verbleibt auf den Oberflächen der Durchkontaktierungen 20A. Dann wird in einem zweiten Prozess ein Plattierungsprozess, in einer Ausführungsform eine chemische Metallisierung, ausgeführt, um eine metallische Schicht in den Bereichen 20B und auch in den Durchkontaktierungen 20A wachsen zu lassen, wenn die Durchkontaktierungen 20A nicht vollständig mit leitfähiger Tinte gefüllt wurden. Im Prinzip ist es auch möglich, den Prozess des Füllens leitfähiger Tinte in die Durchkontaktierungen 20A wegzulassen und anstelle dessen die chemische Metallisierung von Anfang an auszuführen. Der Metallisierungsprozess kann im Prinzip auch durch eine galvanische Metallisierung ausgeführt werden, wenn alle Stränge mit der betreffenden Stromversorgung verbunden werden können. Mit dem Metallisierungsprozess werden Kontaktbereiche 20D produziert, welche zusammen die Verdrahtungsschicht bilden, die als eine Umverdrahtungsschicht fungiert.
  • Die metallische Schicht, die in den Gräben der Bereiche 20B gewachsen ist, sollte eine genügende Dicke haben, sodass die individuellen Schichten als Kontaktbereiche 20D der Umverdrahtungsschicht fungieren können. Es kann vorkommen, dass die metallische Schicht hierfür höher als die Tiefe der Gräben gewachsen ist, sodass das metallische Schichtmaterial sich über die Randabschnitte der Gräben in einer lateralen Richtung erstreckt. Um dieses Szenario zu verhindern, kann eine isolierende Schicht auf der dielektrischen Schicht 20 vor der Metallisierung abgelagert werden, wobei die isolierende Schicht in Gebieten außerhalb der Bereiche 20B abgelagert wird. Dies wird verhindern, dass die plattierte metallische Schicht sich in einer lateralen Richtung über die dielektrische Schicht 20 erstrecken wird.
  • Das Halbleiterchipmodul, wie in 8C dargestellt, ist nun in einem Zustand als jenes, das in 3C des Waferlevel-Verpackungsprozesses dargestellt ist. Als nächstes kann, analog zu 3D, die Lötstoppschicht abgelagert werden und da nach können die Lötkugeln angebracht werden. Am Ende kann das Modul vereinzelt werden, um eine Vielzahl von Halbleiterchipverpackungen zu erhalten.
  • Das Material der dielektrischen Schicht 20 der Ausführungsform der 7 und 8 wird in einer Art und Weise ausgewählt und bearbeitet, sodass die Aktivierung des Materials und die Generierung von leitfähigen Oberflächenschichten auf die beste mögliche Art funktionieren sollte. Da dies die Haupteigenschaft der dielektrischen Schicht ist, die beachtet werden sollte, kann es der Fall sein, dass die adhäsiven Eigenschaften der dielektrischen Schicht 2 nicht so optimal sind, wie sie sein sollten, um die Halbleiterchips 3 an der Oberfläche zu fixieren. In diesem Fall könnte eine zusätzliche dünne klebende Schicht auf der Oberfläche der dielektrischen Schicht 20 angebracht werden, sodass die Halbleiterchips 3 auf der klebenden Schicht angebracht werden können. Die klebende Schicht könnte aus einem Klebeförderer bestehen oder einen Klebeförderer beinhalten. Das Material kann derart gewählt werden, dass es mit dem Laserstrahl abgetragen werden kann, sobald die Durchkontaktierungen 20A gebildet werden. Wenn die Dicke des klebenden Schichtmaterials zwischen dem Halbleiterchip 3 und der dielektrischen Schicht 20 über die Durchkontaktierung 20C durch den Plattierungsprozess z. B. überbrückt werden könnte, könnte die aufgebrachte leitfähige Tinte, wie vorher beschrieben, die elektrische Überbrückung zur guten Leitfähigkeit sicherstellen.
  • 9 illustriert ein Flussdiagramm einer Ausführungsform eines weiteren Verfahrens zur Herstellung eines Halbleiterchipmoduls. Das Verfahren beinhaltet die Anbringung einer dielektrischen Schicht über einer elektrisch leitfähigen Schicht (s1), die Anbringung einer Vielzahl von Halbleiterchips über der dielektrischen Schicht (s2), wobei die Halbleiterchips jeweils Kontaktfelder haben, die die elektrisch leitfähige Schicht so strukturieren, dass sie Kontaktbereiche (s3) beinhaltet, und das Verbinden eines jeden der Kontaktbereiche mit jeweils einem der Kontaktfelder (s4).
  • Bezugnehmend auf 10A–D sind Querschnittsdarstellungen von Zwischenprodukten und einem Halbleiterchipmodul zur Darstellung einer Ausführungsform des Verfahrens, das in 9 dargestellt ist, illustriert. In 10A ist ein Zwischenprodukt illustriert, welches nach der Anbringung einer dielektrischen Schicht 2 auf eine elektrisch leitfähige Schicht 14 und der Anbringung einer Vielzahl von Halbleiterchips 3 auf die dielektrische Schicht 2 erhalten wird. Die Chips 3 haben jeweils wenigstens ein Kontaktfeld 3A.
  • Die elektrisch leitfähige Schicht 14 kann irgendein elektrisch leitfähiges Material wie z. B. ein Metall, eine Metalllegierung, ein organisches elektrisch leitfähiges Material oder einen elektrisch leitfähigen Halbleiter beinhalten. Die elektrisch leitfähige Schicht 14 kann eine homogene Zusammensetzung eines bestimmten elektrisch leitfähigen Materials, z. B. eines metallischen Materials, beinhalten. Alternativ kann die elektrisch leitfähige Schicht 14 eine gestapelte Konfiguration besitzen, wobei zwei oder mehrere Lagen von verschiedenen elektrisch leitfähigen Materialien eine auf der anderen gestapelt sind. Zum Beispiel kann die elektrisch leitfähige Schicht 14 einen Metallschichtstapel, wie z. B. eine alternative Sequenz von Schichten von CuNiCu, CuTiCu, ... oder irgendeiner anderen Sequenz von elektrisch leitfähigen Schichten von unterschiedlichem Material beinhalten. Die Dicke der elektrisch leitfähigen Schicht 14 kann z. B. im Bereich von 10 μm bis 1 mm liegen. Die leitfähige Schicht 14 kann z. B. eine metallische Schicht sein, welche selbsthantierbar ist und als ein Träger verwendet werden kann, in welchem Fall kein zusätzlicher Träger benötigt wird und kein Loslösungsprozess notwendig sein wird. Die leitfähige Schicht 14 kann auch eine dünne Schicht sein, sodass ein Träger benötigt wird, wie in der Ausführungsform, die in den 2A, B dargestellt ist, beschrieben wurde.
  • In 10B sind die Halbleiterchips 3 und die dielektrische Schicht 2 mit einer Materialschicht 5 bedeckt. Das Material der Materialschicht 5 kann ein Vergussmaterial beinhalten und die Bedeckung kann einen Verguss beinhalten.
  • In 10C ist die leitfähige Schicht 14 in Kontaktbereiche 14A strukturiert und Durchkontaktierungen 14B sind in der leitfähigen Schicht 14 und der dielektrischen Schicht 2 gebildet. Die Strukturierung kann durch einen konventionellen Fotolithographie- und Ätzprozess gemacht werden. Die Strukturen, die entfernt werden sollen, werden durch die Durchkontaktierungen 14B und durch vorbestimmte Bereiche 14C, die die Kontaktbereiche 14A, die geformt werden sollen, umgeben, definiert. In einem ersten Ätzprozess wird das Material der leitfähigen Schicht 14 geätzt, wobei die dielektrische Schicht 2 als eine Ätzstoppschicht verwendet werden kann. Im ersten Ätzprozess wird eine erste Maske verwendet, welche Öffnung entsprechend den vorbestimmten Bereichen 14C und den Durchkontaktierungen 14B hat. Dann kann in einem zweiten Ätzprozess eine zweite Maske, die Öffnungen entsprechend der Durchkontaktierungen 14B hat, verwendet werden. Im zweiten Ätzprozess wird das Material der dielektrischen Schicht 2 geätzt, um die Durchkontaktierung 14B bis zum Kontaktfeld 3A des Halbleiterchips 3 auszudehnen. Alternativ kann, anstelle der Anwendung eines zweiten Ätzprozesses zur Ätzung durch die dielektrische Schicht, auch eine Laserstrukturierung oder ein Laserabtragen durch die zweite Maske, die Öffnungen an den Stellen der Durchkontaktierungen 14B besitzt, eingesetzt werden.
  • In 10D sind die Durchkontaktierungen 14B mit einem elektrisch leitfähigen Material wie z. B. leitfähiger Tinte oder Lot gefüllt, um elektrische Leiter 14D zu werden. Wenn nötig können die leeren Abstände 14C zwischen den Kontaktbereichen 14A mit einem isolierenden Material gefüllt werden.
  • Das Halbleiterchipmodul, wie illustriert in 10D, ist nun in einem Zustand als jenes, das in 3C des Wafer-Level-Verpackungsprozesses dargestellt ist. Als nächstes kann analog zur 3D die Lötstoppschicht abgelagert werden und danach können die Lötkugeln angebracht werden. Am Ende kann das Modul vereinzelt werden, um eine Vielzahl von Halbleiterchipverpackungen zu erhalten.
  • Bezugnehmend auf 11 ist eine schematische Querschnittsdarstellung einer Ausführungsform einer Halbleiterchipverpackung illustriert. Die Halbleiterchipverpackung 100 beinhaltet einen Halbleiterchip 3, der Kontaktfelder 3A auf einer ersten Oberfläche des Chips 3 hat, eine Materialschicht 5, die den Halbleiterchip 3 mit Ausnahme einer ersten Oberfläche des Chips 3 bedeckt, eine dielektrische Schicht 2, die auf der ersten Oberfläche des Chips 3 platziert ist, wobei die dielektrische Schicht 2 eine Durchkontaktierung 2A besitzt, die mit dem Kontaktfeld 3A ausgerichtet ist, wobei die Durchkontaktierung 2A mit leitfähiger Tinte gefüllt ist.
  • Die Durchkontaktierung 2A, die mit leitfähiger Tinte gefüllt ist, bildet einen elektrischen Leiter 2B. Der elektrische Leiter 2B kann verwendet werden, um elektrischen Kontakt mit dem Kontaktbereich 8A herzustellen, welcher auf einer Oberfläche der dielektrischen Schicht 2 angebracht ist und gegenüber dem Kontakt 3A des Chips 3 liegt. Der Leiter 2B verbindet deswegen das Kontaktfeld 3A mit dem Kontaktbereich 8A. Der Kontaktbereich 8A kann eine elektrisch leitfähige Schicht sein, in einer Ausführungsform eine metallische Schicht, die durch einen Plattierungsprozess wie galvanisches Plattieren oder chemisches Plattieren hergestellt wird. Wie oben angegeben können sich mehr als ein Kontaktfeld 3A auf der Oberfläche des Halbleiterchips 3 befinden, wobei alle Kontaktfelder durch elektrische Leiter wie dem elektrischen Leiter 2B verbunden sind, um jeweils Kontaktbereiche wie den Kontaktbereich 8A zu kontaktieren. Weiterhin kann, wie in der Ausführungsform von 11 illustriert, eine Lötstoppschicht 9 auf der dielektrischen Schicht 2 und dem Kontaktbereich 8 angebracht sein, wobei ein Hauptanteil des Kontaktbereiches 8A durch die Lötstoppschicht 9 nicht bedeckt ist.
  • Die dielektrische Schicht 2 kann eines oder mehrere Materialien eines Acrylat-Materials, eines Epoxy-B-Stufenmaterials oder eines Materials, das ein Additiv beinhaltet, welches einen katalytischen Starter oder ein elektrisch leitfähiges Material nach Bestrahlung freigibt, beinhalten.
  • Bezugnehmend auf 12 ist eine schematische Querschnittsdarstellung einer weiteren Ausführungsform einer Halbleiterchipverpackung illustriert. Die Halbleiterchipverpackung 200 beinhaltet einen Halbleiterchip 3, der ein Kontaktfeld 3A auf einer ersten Oberfläche des Chips, eine Materialschicht 5, die den Halbleiterchip 3 außer auf einer ersten Oberfläche des Chips bedeckt, und eine dielektrische Schicht 30, die oberhalb der ersten Oberfläche des Chips 3 platziert ist, hat, wobei die dielektrische Schicht 30 eines oder mehrere Materialien eines Acrylat-Materials, eines Epoxy-B-Stufenmaterials oder eines Materials, das ein Additiv oder Additive beinhaltet, welches einen katalytischen Starter oder ein elektrisch leitfähiges Material nach Bestrahlung freigibt, beinhaltet.
  • Wie in 12 weiter dargestellt, kann die dielektrische Schicht 30 eine Durchkontaktierung 30A beinhalten, die mit dem Kontaktfeld 3A ausgerichtet ist, wobei die Durchkontaktierung 30A mit leitfähigem Material gefüllt sein kann, z. B. leitfähiger Tinte. Die mit leitfähiger Tinte gefüllte Durchkontaktierung 30A bildet einen elektrischen Leiter 30B. Der elektrische Leiter 30B kann verwendet werden, um elektrischen Kontakt mit einem Kontaktbereich 8A herzustellen, welcher auf einer Oberfläche der dielektrischen Schicht 30 angebracht ist, die gegenüber dem Kontakt 3A des Chips 3 liegt. Der Leiter 30B verbindet deswegen das Kontaktfeld 3A mit dem Kontaktbereich 8A. Der Kontaktbereich 8A kann eine elektrisch leitfähige Schicht sein, in einer Ausführungsform eine metallische Schicht, die durch einen Plattierungsprozess wie galvanisches Plattieren oder chemisches Plattieren hergestellt ist. Wie oben angedeutet, kann es mehr als ein Kontaktfeld 3A auf der Oberfläche des Halbleiterchips 3 geben, wobei alle Kontaktfelder durch elektrische Leiter wie den elektrischen Leiter 30B verbunden sind, um Bereiche wie den Kontaktbereich 8A jeweils zu verbinden. Weiterhin kann, wie in der Ausführungsform von 12 dargestellt, eine Lötstoppschicht 9 auf der dielektrischen Schicht 30 und dem Kontaktbereich 8 angebracht sein, wobei ein Hauptteil des Kontaktbereichs 8A nicht durch die Lötstoppschicht 9 bedeckt ist.
  • Die Halbleiterchipverpackung 100 (11) oder 200 (12) kann mehr als eine Umverdrahtungsschicht besitzen. Die Halbleiterchipverpackung 100 oder 200 kann mehr als einen Chip beinhalten und kann auch passive Komponenten beinhalten. Die Halbleiterchipverpackung kann Durchkontaktierungen durch die Materialschicht (Bedeckungsschicht) 5 haben und die Materialschicht 5 könnte Metall- und/oder dielektrische Strukturen an der gegenüberliegenden Seite der ersten Seite des Chips 3 haben. Die Halbleiterchipverpackung könnte nicht vollständig durch die Materialschicht 5 bedeckt sein und könnte die Rückseite des Chips 3 unbedeckt lassen, sodass die Rückseite des Chips 3 frei liegt. Die Materialschicht 5 könnte nicht parallel zur ersten Seite des Chips angeordnet sein; sie könnte dreidimensional strukturiert sein.
  • Obwohl hierin spezifische Ausführungsformen dargestellt und beschrieben wurden, wird für einen Fachmann deutlich, dass vielfältige Kombinationen, Änderungen und Modifikationen durchgeführt werden können, ohne vom Geist und Umfang der vorliegenden Erfindung abzuweichen. Entsprechend ist beabsichtigt, dass die vorliegende Erfindung die Modifikationen und Variationen dieser Erfindung abdeckt, vorausgesetzt sie liegen innerhalb des Umfangs der beigefügten Ansprüche und ihrer Äquivalente.

Claims (57)

  1. Ein Verfahren zur Herstellung eines Halbleiterchipmoduls, umfassend: Bereitstellen einer ersten Schicht, einer zweiten Schicht und einer Basisschicht, wobei die erste Schicht auf der Basisschicht angeordnet ist und die zweite Schicht auf der ersten Schicht angeordnet ist; Anbringen einer Vielzahl von Halbleiterchips oberhalb der zweiten Schicht; und Separieren der zweiten Schicht mit den angebrachten Halbleiterchips von der ersten Schicht.
  2. Verfahren nach Anspruch 1, weiter umfassend: Bedecken der Halbleiterchips und der zweiten Schicht wenigstens zum Teil mit einer Materialschicht.
  3. Verfahren nach Anspruch 2, wobei das Bedecken Vergießen umfasst.
  4. Verfahren nach Anspruch 1, wobei die zweite Schicht eine dielektrische Schicht ist.
  5. Verfahren nach Anspruch 4, wobei die zweite Schicht ein dielektrisches Material, das ein Additiv umfasst, welches elektrisch leitendes Material nach Bestrahlung freigibt, umfasst.
  6. Verfahren nach Anspruch 4, wobei die zweite Schicht ein dielektrisches Material, das ein Additiv umfasst, welches einen katalytischen Starter nach Bestrahlung freigibt, umfasst.
  7. Verfahren nach Anspruch 5, wobei das Basismaterial der zweiten Schicht aus der Gruppe oder einer Kombination eines Acrylat-, eines Epoxy-B-Stufen-, eines PBO-, eines Polyimid- oder eines thermoplastischen Materials ist.
  8. Verfahren nach Anspruch 1, weiter umfassend: Bilden einer Vielzahl von elektrischen Leitern, die sich durch die zweite Schicht erstrecken, um sich mit Kontaktfeldern auf Oberflächen der Halbleiterchips jeweils zu verbinden.
  9. Verfahren nach Anspruch 8, weiter umfassend: Herstellen einer Verdrahtungsschicht auf der zweiten Schicht, wobei die Verdrahtungsschicht elektrisch leitfähige Kontaktbereiche umfasst, die mit den elektrischen Leitern verbunden sind.
  10. Verfahren zur Herstellung eines Halbleiterchipmoduls, umfassend: Bereitstellen einer ersten Schicht und eines Schichtstapels, der auf der ersten Schicht angeordnet ist, wobei der Schichtstapel eine Keimschicht und eine zweite Schicht umfasst; Anbringen einer Vielzahl von Halbleiterchips oberhalb der zweiten Schicht; und Separieren des Schichtstapels mit den angebrachten Halbleiterchips von der ersten Schicht.
  11. Verfahren nach Anspruch 10, weiter umfassend: Anbringen der ersten Schicht und des Schichtstapels auf der Basisschicht; Anbringen der Vielzahl von Halbleiterchips oberhalb der zweiten Schicht; und Separieren des Schichtstapels mit den angebrachten Halbleiterchips von der ersten Schicht.
  12. Verfahren nach Anspruch 10, weiter umfassend: Bedecken der Halbleiterchips und der zweiten Schicht mit einer Materialschicht.
  13. Verfahren nach Anspruch 12, weiter umfassend: das Bedecken umfasst Vergießen.
  14. Verfahren nach Anspruch 10, wobei die zweite Schicht eine dielektrische Schicht ist.
  15. Verfahren nach Anspruch 14, wobei die zweite Schicht ein Material, das wenigstens ein Additiv umfasst, welches einen katalytischen Starter oder ein elektrisch leitendes Material nach Bestrahlung freigibt, umfasst.
  16. Verfahren nach Anspruch 10, weiter umfassend: Bilden einer Vielzahl von elektrischen Leitern, die sich durch den Schichtstapel erstrecken, um sich mit Kontaktfeldern auf Oberflächen der Halbleiterchips jeweils zu verbinden.
  17. Verfahren nach Anspruch 16, weiter umfassend: Herstellen einer Verdrahtungsschicht auf der zweiten Schicht, wobei die Verdrahtungsschicht elektrisch leitfähige Kontaktbereiche umfasst, die mit elektrischen Leitern verbunden sind.
  18. Verfahren nach Anspruch 17, weiter umfassend: Herstellen der Kontaktbereiche durch einen Plattierungsprozess, insbesondere durch einen chemischen Plattierungsprozess.
  19. Verfahren nach Anspruch 10, wobei der Schichtstapel weiterhin eine Fotolackschicht umfasst.
  20. Ein Verfahren zur Herstellung eines Halbleiterchipmoduls, umfassend: Bereitstellen einer ersten Schicht und eines Schichtstapels, der auf der ersten Schicht angeordnet ist, wobei der Schichtstapel eine Fotolackschicht und eine zweite Schicht umfasst; Anbringen einer Vielzahl von Halbleiterchips oberhalb der zweiten Schicht; und Separieren des Schichtstapels mit den angebrachten Halbleiterchips von der ersten Schicht.
  21. Verfahren nach Anspruch 20, weiter umfassend: Anbringen der ersten Schicht und des Schichtstapels auf einer Basisschicht; Anbringen einer Vielzahl von Halbleiterchips oberhalb der zweiten Schicht; und Separieren des Schichtstapels mit den angebrachten Halbleiterchips von der ersten Schicht.
  22. Verfahren nach Anspruch 20, weiter umfassend: Bedecken der Halbleiterchips und der dielektrischen Schicht wenigstens teilweise mit einer Materialschicht.
  23. Verfahren nach Anspruch 21, weiter umfassend: das Bedecken umfasst Vergießen.
  24. Verfahren nach Anspruch 20, weiter umfassend: Bilden einer Vielzahl von elektrischen Leitern, die sich durch den Schichtstapel erstrecken, um sich mit Kontaktfeldern auf Oberflächen der Halbleiterchips jeweils zu verbinden.
  25. Verfahren nach Anspruch 24, weiter umfassend: Bilden einer Vielzahl von Durchkontaktierungen durch den Schichtstapel, sodass wenigstens einige der Durchkontaktierungen mit Kontaktfeldern auf Oberflächen der Halbleiterchips jeweils ausgerichtet sind; und Füllen ausgewählter Durchkontaktierungen aus der Vielzahl der Durchkontaktierungen mit einem elektrisch leitfähigen Material.
  26. Verfahren nach Anspruch 25, weiter umfassend: Herstellen einer Verdrahtungsschicht auf der zweiten Schicht, wobei die Verdrahtungsschicht elektrisch leitfähige Kontaktbereiche umfasst, die mit den elektrischen Leitern verbunden sind.
  27. Verfahren nach Anspruch 20, wobei die zweite Schicht eine dielektrische Schicht ist.
  28. Verfahren nach Anspruch 26, wobei die zweite Schicht ein Material mit wenigstens einem Additiv umfasst, welches einen katalytischen Starter oder ein elektrisch leitendes Material nach Bestrahlung freigibt.
  29. Ein Verfahren zur Herstellung eines Halbleiterchipmoduls, umfassend: Bereitstellen einer dielektrischen Schicht, wobei die dielektrische Schicht ein Additiv umfasst, welches einen katalytischen Starter oder ein elektrisches Leitungsmaterial nach Bestrahlung freigibt; Anbringen einer Vielzahl von Halbleiterchips oberhalb der dielektrischen Schicht; und Formen einer Vielzahl von elektrischen Leitern, die sich durch die dielektrische Schicht erstrecken, um sich mit Kontaktfeldern auf Oberflächen der Halbleiterchips jeweils zu verbinden.
  30. Verfahren nach Anspruch 29, weiter umfassend: Bilden einer Vielzahl von Durchkontaktierungen, die sich durch die dielektrische Schicht erstrecken, um sich mit Kontaktfeldern auf Oberflächen der Halbleiterchips jeweils zu verbinden; und Bestrahlen der Durchkontaktierungen und der Bereiche an der Oberfläche der dielektrischen Schicht benachbart zu den Durchkontaktierungen, um Leitungspfade und/oder Leitungsbereiche an den Wänden der Durchkontaktierungen und auf den Bereichen an der Oberfläche der dielektrischen Schicht zu bilden.
  31. Verfahren nach Anspruch 29, weiter umfassend: Bilden einer Vielzahl von Durchkontaktierungen, die sich durch die dielektrische Schicht erstrecken, um sich mit den Kontaktfeldern auf Oberflächen der Halbleiterchips jeweils zu verbinden; und Bestrahlen der Durchkontaktierungen und der Bereiche an der Oberfläche der dielektrischen Schicht benachbart zu den Durchkontaktierungen, um einen katalytischen Starter zu bilden, gefolgt durch eine Metallablagerung, insbesondere ein chemisches Plattieren, um eine Umverdrahtungsschicht und Leitungsbereiche auf den Wänden der Durchkontaktierungen und auf den Bereichen an der Oberfläche der dielektrischen Schicht zu erzeugen.
  32. Verfahren nach Anspruch 30, weiter umfassend: Durchführen einer Metallablagerung, insbesondere ein chemisches Plattieren, auf den Oberflächen auf den Kontaktfeldern.
  33. Verfahren nach Anspruch 30, weiter umfassend: Bilden der Durchkontaktierungen durch Entfernen des Materials der dielektrischen Schicht mit einem Strahl von Photonen, Ionen und/oder Elektronen.
  34. Verfahren nach Anspruch 33, weiter umfassend: Auswählen der Parameter des Strahls derart, dass das Material der dielektrischen Schicht entfernt werden kann und die Leitungspfade durch Bestrahlung der Durchkontaktierungen mit dem Strahl gebildet werden können.
  35. Verfahren nach Anspruch 34, wobei der Strahl ein Laserstrahl ist.
  36. Verfahren nach Anspruch 30, weiter umfassend: Füllen der Durchkontaktierungen mit einem elektrisch leitfähigen Material, insbesondere leitfähiger Tinte.
  37. Verfahren nach Anspruch 30, weiter umfassend: Ablagern einer weiteren metallischen Schicht auf die Leitungspfade oder die Leitungsbereiche.
  38. Verfahren nach Anspruch 37, wobei das Ablagern einer weiteren metallischen Schicht durch einen Plattierungsprozess, insbesondere durch einen chemischen Metallisierungsprozess, umfasst.
  39. Verfahren nach Anspruch 29, weiter umfassend: Anbringen einer weiteren Schicht auf die dielektrische Schicht; und Anbringen der Vielfalt von Halbleiterchips auf die weitere Schicht.
  40. Verfahren nach Anspruch 39, wobei die weitere Schicht eine Klebschicht ist.
  41. Verfahren zur Herstellung eines Halbleiterchipmoduls, umfassend: Anbringen einer dielektrischen Schicht oberhalb einer elektrisch leitfähigen Schicht; Anbringen einer Vielzahl von Halbleiterchips oberhalb der dielektrischen Schicht, wobei die Halbleiterchips Kontaktfelder umfassen; Strukturieren der elektrisch leitfähigen Schicht, sodass sie Kontaktbereiche umfasst; und jeweils Verbinden jedes der Kontaktbereiche mit einem der Kontaktfelder.
  42. Verfahren nach Anspruch 41, weiter umfassend: Bedecken der Halbleiterchips und der dielektrischen Schicht mit einer Materialschicht.
  43. Verfahren nach Anspruch 42, wobei das Bedecken Vergießen umfasst.
  44. Verfahren nach Anspruch 41, weiter umfassend: Formen von Durchkontaktierungen in die dielektrische Schicht und die elektrisch leitfähige Schicht, wobei die Durchkontaktierungen sich zu Kontaktfeldern des Halbleiterchips erstrecken.
  45. Verfahren nach Anspruch 44, weiter umfassend: Füllen der Durchkontaktierungen mit elektrisch leitfähigem Material, insbesondere leitfähiger Tinte.
  46. Verfahren nach Anspruch 41, wobei die dielektrische Schicht ein Material mit wenigstens einem Additiv umfasst, welches einen katalytischen Starter oder ein elektrisch leitendes Material nach Bestrahlung freigibt.
  47. Ein Verfahren zur Herstellung einer Halbleiterchipverpackung, umfassend: Herstellung eines Halbleiterchipmoduls entsprechend einem oder mehreren der vorangehenden Ansprüche; und Teilen des Halbleiterchipmoduls in Halbleiterchipverpackungen.
  48. Eine Halbleiterchipverpackung, umfassend: wenigstens einen Halbleiterchip, der Kontaktfelder auf einer ersten Oberfläche des Chips umfasst; eine Materialschicht, die wenigstens teilweise den Halbleiterchip mit Ausnahme der ersten Oberfläche des Chips bedeckt; und eine dielektrische Schicht, die auf der ersten Oberfläche des Chips platziert ist, wobei die dielektrische Schicht Durchkontaktierungen, die mit den Kontaktfeldern ausgerichtet sind, umfasst, wobei die Durchkontaktierungen mit leitfähigem Material gefüllt sind, insbesondere leitfähiger Tinte.
  49. Halbleiterchipverpackung nach Anspruch 48, wobei die dielektrische Schicht ein Material mit wenigstens einem Additiv umfasst, welches a) einen katalytischen Starter aufgrund Bestrahlung freigibt, welcher Metallablagerung ermöglicht, insbesondere durch chemisches Plattieren, oder welches b) elektrisches Leitungsmaterial aufgrund Bestrahlung freigibt.
  50. Halbleiterchipverpackung nach Anspruch 48, weiter umfassend: eine Verdrahtungsschicht, die einen Kontaktbereich umfasst, der mit den Durchkontaktierungen verbunden ist.
  51. Halbleiterchipverpackung nach Anspruch 50, weiter umfassend: eine Lötstoppschicht, die oberhalb der Verdrahtungsschicht angebracht ist, wobei die Lötstoppschicht eine Öffnung umfasst, in welcher der Kontaktbereich frei liegt.
  52. Halbleiterchipverpackung nach Anspruch 51, weiter umfassend: eine Lötkugel, die oberhalb der Öffnung der Lötstoppschicht angebracht ist, wobei die Lötkugel elektrisch mit dem Kontaktbereich verbunden ist.
  53. Eine Halbleiterchipverpackung, umfassend: wenigstens einen Halbleiterchip, der ein Kontaktfeld auf einer ersten Oberfläche des Chips umfasst; eine Materialschicht, die wenigstens partiell den Halbleiterchip mit Ausnahme einer ersten Oberfläche des Chips bedeckt; und eine dielektrische Schicht, die oberhalb der ersten Oberfläche des Chips platziert ist, wobei die dielektrische Schicht ein Material mit wenigstens einem Additiv umfasst, welches einen katalytischen Starter oder ein elektrisch leitendes Material nach Bestrahlung freigibt.
  54. Halbleiterchipverpackung nach Anspruch 53, wobei die dielektrische Schicht Durchkontaktierungen umfasst, die mit den Kontaktfeldern ausgerichtet sind, wobei die Durchkontaktierungen mit leitfähigem Material gefüllt sind, insbesondere leitfähiger Tinte.
  55. Halbleiterchipverpackung gemäß Anspruch 53, weiter umfassend: eine Verdrahtungsschicht, die einen Kontaktbereich umfasst, der mit den Durchkontaktierungen verbunden ist.
  56. Halbleiterchipverpackung nach Anspruch 55, weiter umfassend: eine Lötstoppschicht, die oberhalb der Verdrahtungsschicht angebracht ist, wobei die Lötstoppschicht eine Öffnung umfasst, in welcher der Kontaktbereich freigelegt ist.
  57. Halbleiterchipverpackung nach Anspruch 55, weiter umfassend: eine Lötkugel, die oberhalb der Öffnung der Lötstoppschicht angebracht ist, wobei die Lötkugel elektrisch mit dem Kontaktbereich verbunden ist.
DE102007040149.5A 2007-08-10 2007-08-24 Verfahren zur Herstellung eines Halbleiterchipmoduls und einer Halbleiterchipverpackung Active DE102007040149B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/837,211 US8258624B2 (en) 2007-08-10 2007-08-10 Method for fabricating a semiconductor and semiconductor package
US11/837,211 2007-08-10

Publications (2)

Publication Number Publication Date
DE102007040149A1 true DE102007040149A1 (de) 2009-02-19
DE102007040149B4 DE102007040149B4 (de) 2018-09-27

Family

ID=40279566

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102007040149.5A Active DE102007040149B4 (de) 2007-08-10 2007-08-24 Verfahren zur Herstellung eines Halbleiterchipmoduls und einer Halbleiterchipverpackung

Country Status (2)

Country Link
US (8) US8258624B2 (de)
DE (1) DE102007040149B4 (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8815651B2 (en) 2011-12-30 2014-08-26 Infineon Technologies Ag Method for manufacturing an electronic device by reducing thickness of electronic members attached to a carrier
DE102010029550B4 (de) 2010-06-01 2019-08-22 Robert Bosch Gmbh Verfahren zur Herstellung von Halbleiter-Bauelementen
DE102010038445B4 (de) * 2010-07-27 2020-08-27 Robert Bosch Gmbh Verfahren zur Herstellung eines mikrofluidischen Systems

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7335536B2 (en) * 2005-09-01 2008-02-26 Texas Instruments Incorporated Method for fabricating low resistance, low inductance interconnections in high current semiconductor devices
DE102006025671B4 (de) * 2006-06-01 2011-12-15 Infineon Technologies Ag Verfahren zur Herstellung von dünnen integrierten Halbleitereinrichtungen
US8258624B2 (en) * 2007-08-10 2012-09-04 Intel Mobile Communications GmbH Method for fabricating a semiconductor and semiconductor package
US8647924B2 (en) * 2009-04-13 2014-02-11 United Test And Assembly Center Ltd. Semiconductor package and method of packaging semiconductor devices
US8955215B2 (en) 2009-05-28 2015-02-17 Hsio Technologies, Llc High performance surface mount electrical interconnect
US9536815B2 (en) 2009-05-28 2017-01-03 Hsio Technologies, Llc Semiconductor socket with direct selective metalization
US8610265B2 (en) 2009-06-02 2013-12-17 Hsio Technologies, Llc Compliant core peripheral lead semiconductor test socket
WO2014011226A1 (en) 2012-07-10 2014-01-16 Hsio Technologies, Llc Hybrid printed circuit assembly with low density main core and embedded high density circuit regions
WO2013036565A1 (en) 2011-09-08 2013-03-14 Hsio Technologies, Llc Direct metalization of electrical circuit structures
US9930775B2 (en) 2009-06-02 2018-03-27 Hsio Technologies, Llc Copper pillar full metal via electrical circuit structure
WO2012074963A1 (en) 2010-12-01 2012-06-07 Hsio Technologies, Llc High performance surface mount electrical interconnect
WO2012078493A1 (en) 2010-12-06 2012-06-14 Hsio Technologies, Llc Electrical interconnect ic device socket
US9318862B2 (en) 2009-06-02 2016-04-19 Hsio Technologies, Llc Method of making an electronic interconnect
WO2012061008A1 (en) 2010-10-25 2012-05-10 Hsio Technologies, Llc High performance electrical circuit structure
US9184145B2 (en) 2009-06-02 2015-11-10 Hsio Technologies, Llc Semiconductor device package adapter
WO2010141296A1 (en) * 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit semiconductor package
US8525346B2 (en) 2009-06-02 2013-09-03 Hsio Technologies, Llc Compliant conductive nano-particle electrical interconnect
US9414500B2 (en) 2009-06-02 2016-08-09 Hsio Technologies, Llc Compliant printed flexible circuit
US9276339B2 (en) 2009-06-02 2016-03-01 Hsio Technologies, Llc Electrical interconnect IC device socket
TWI399140B (zh) * 2009-06-12 2013-06-11 Unimicron Technology Corp 內埋式封裝結構的製作方法
WO2010147782A1 (en) 2009-06-16 2010-12-23 Hsio Technologies, Llc Simulated wirebond semiconductor package
US8871609B2 (en) * 2009-06-30 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Thin wafer handling structure and method
US9305769B2 (en) 2009-06-30 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Thin wafer handling method
US8883559B2 (en) 2009-09-25 2014-11-11 Stats Chippac, Ltd. Semiconductor device and method of forming adhesive material to secure semiconductor die to carrier in WLCSP
US9350093B2 (en) 2010-06-03 2016-05-24 Hsio Technologies, Llc Selective metalization of electrical connector or socket housing
US10159154B2 (en) 2010-06-03 2018-12-18 Hsio Technologies, Llc Fusion bonded liquid crystal polymer circuit structure
US9689897B2 (en) 2010-06-03 2017-06-27 Hsio Technologies, Llc Performance enhanced semiconductor socket
KR101718011B1 (ko) * 2010-11-01 2017-03-21 삼성전자주식회사 반도체 패키지 및 그 제조방법
US8829676B2 (en) * 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
JP2013074184A (ja) * 2011-09-28 2013-04-22 Nitto Denko Corp 半導体装置の製造方法
JP5837381B2 (ja) * 2011-09-28 2015-12-24 日東電工株式会社 半導体装置の製造方法
JP5810958B2 (ja) 2012-02-17 2015-11-11 富士通株式会社 半導体装置の製造方法及び電子装置の製造方法
JP5810957B2 (ja) * 2012-02-17 2015-11-11 富士通株式会社 半導体装置の製造方法及び電子装置の製造方法
US9761520B2 (en) 2012-07-10 2017-09-12 Hsio Technologies, Llc Method of making an electrical connector having electrodeposited terminals
US9305854B2 (en) * 2012-08-21 2016-04-05 Stats Chippac, Ltd. Semiconductor device and method of forming RDL using UV-cured conductive ink over wafer level package
DE102012109144A1 (de) * 2012-09-27 2014-04-17 Osram Opto Semiconductors Gmbh Bauteilanordnung und Verfahren zum Herstellen von optischen Bauteilen
TWI500090B (zh) * 2012-11-13 2015-09-11 矽品精密工業股份有限公司 半導體封裝件之製法
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US10667410B2 (en) 2013-07-11 2020-05-26 Hsio Technologies, Llc Method of making a fusion bonded circuit structure
US10506722B2 (en) 2013-07-11 2019-12-10 Hsio Technologies, Llc Fusion bonded liquid crystal polymer electrical circuit structure
US9330994B2 (en) * 2014-03-28 2016-05-03 Stats Chippac, Ltd. Semiconductor device and method of forming RDL and vertical interconnect by laser direct structuring
US9171739B1 (en) * 2014-06-24 2015-10-27 Stats Chippac Ltd. Integrated circuit packaging system with coreless substrate and method of manufacture thereof
US9595485B2 (en) * 2014-06-26 2017-03-14 Nxp Usa, Inc. Microelectronic packages having embedded sidewall substrates and methods for the producing thereof
KR102245825B1 (ko) * 2014-09-04 2021-04-30 삼성전자주식회사 반도체 패키지
TWI570856B (zh) * 2014-11-10 2017-02-11 恆勁科技股份有限公司 封裝結構及其製法
US9812337B2 (en) 2014-12-03 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package pad and methods of forming
US9559447B2 (en) 2015-03-18 2017-01-31 Hsio Technologies, Llc Mechanical contact retention within an electrical connector
CN105161465A (zh) * 2015-08-10 2015-12-16 中芯长电半导体（江阴）有限公司 晶圆级芯片封装方法
CN105185717A (zh) * 2015-08-12 2015-12-23 中芯长电半导体（江阴）有限公司 晶圆级芯片封装方法
CN105140191B (zh) * 2015-09-17 2019-03-01 中芯长电半导体（江阴）有限公司 一种封装结构及再分布引线层的制作方法
CN105161433A (zh) * 2015-09-28 2015-12-16 中芯长电半导体（江阴）有限公司 扇出型晶圆级封装方法
KR102019350B1 (ko) * 2015-11-06 2019-09-09 삼성전자주식회사 전자부품 패키지 및 그 제조방법
US20180040587A1 (en) * 2016-08-08 2018-02-08 Invensas Corporation Vertical Memory Module Enabled by Fan-Out Redistribution Layer
EP3553816A4 (de) * 2016-12-08 2020-05-06 Hitachi Chemical Co., Ltd. Verfahren zur herstellung eines halbleiterbauelements
CN106920784A (zh) * 2017-03-31 2017-07-04 华进半导体封装先导技术研发中心有限公司 一种电力电子器件的扇出型封装结构及封装方法
JP7095978B2 (ja) * 2017-11-16 2022-07-05 日東電工株式会社 半導体プロセスシートおよび半導体パッケージ製造方法
EP3557608A1 (de) * 2018-04-19 2019-10-23 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Verpackte integrierte schaltung mit zwischenschaltfunktionalität und verfahren zur herstellung solch einer verpackten integrierten schaltung
EP3633431A1 (de) * 2018-10-05 2020-04-08 Indigo Diabetes N.V. Schweissschutz für hermetische abdichtung auf wafer-ebene
EP3723459A1 (de) 2019-04-10 2020-10-14 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Komponententräger mit hoher passiver intermodulationsleistung (pim)
CN111048425A (zh) * 2019-12-27 2020-04-21 广东工业大学 一种芯片扇出封装方法
CN113436979B (zh) * 2021-06-15 2024-02-27 矽磐微电子(重庆)有限公司 半导体封装方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004061953A2 (en) 2002-12-31 2004-07-22 Massachusetts Institute Of Technology Method of forming a multi-layer semiconductor structure incorporating a processing handle member
EP1491695A1 (de) 2003-06-25 2004-12-29 Air Systems, Inc. Elektrischer leitfähiger Ventilationskanal für einen begrenzten Raum, zugehörige Erdungsanlage und entsprechende Verfahren
WO2007019487A2 (en) 2005-08-05 2007-02-15 Reveo, Inc. Method and system for fabricating thin devices

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5366906A (en) * 1992-10-16 1994-11-22 Martin Marietta Corporation Wafer level integration and testing
US5353498A (en) 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
JPH08167630A (ja) * 1994-12-15 1996-06-25 Hitachi Ltd チップ接続構造
TW410534B (en) * 1997-07-16 2000-11-01 Matsushita Electric Ind Co Ltd Wiring board and production process for the same
EP1041624A1 (de) * 1999-04-02 2000-10-04 Interuniversitair Microelektronica Centrum Vzw Transfermethode ultra-dünner Substrate und Anwendung zur Herstellung von Mehrlagen-Dünnschichtstrukturen
JP3501281B2 (ja) * 1999-11-15 2004-03-02 沖電気工業株式会社 半導体装置
TW507352B (en) * 2000-07-12 2002-10-21 Hitachi Maxell Semiconductor module and producing method therefor
DE10132092A1 (de) 2001-07-05 2003-01-23 Lpkf Laser & Electronics Ag Leiterbahnstrukturen und Verfahren zu ihrer Herstellung
DE10137184B4 (de) * 2001-07-31 2007-09-06 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauteils mit einem Kuststoffgehäuse und elektronisches Bauteil
DE10156386B4 (de) * 2001-11-16 2007-08-09 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterchips
TW503496B (en) * 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
SG104293A1 (en) * 2002-01-09 2004-06-21 Micron Technology Inc Elimination of rdl using tape base flip chip on flex for die stacking
DE10213296B9 (de) * 2002-03-25 2007-04-19 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip, Verfahren zu seiner Herstellung und Verfahren zur Herstellung eines Nutzens
US6972964B2 (en) * 2002-06-27 2005-12-06 Via Technologies Inc. Module board having embedded chips and components and method of forming the same
US6919508B2 (en) * 2002-11-08 2005-07-19 Flipchip International, Llc Build-up structures with multi-angle vias for chip to chip interconnects and optical bussing
TWI253155B (en) * 2003-05-28 2006-04-11 Siliconware Precision Industries Co Ltd Thermally enhanced semiconductor package and fabrication method thereof
DE10333841B4 (de) * 2003-07-24 2007-05-10 Infineon Technologies Ag Verfahren zur Herstellung eines Nutzens mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen und Verfahren zur Herstellung eines Halbleiterbauteils
DE10334576B4 (de) * 2003-07-28 2007-04-05 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit einem Kunststoffgehäuse
US7297209B2 (en) * 2003-12-18 2007-11-20 Nitto Denko Corporation Method and device for transferring anisotropic crystal film from donor to receptor, and the donor
US20060134831A1 (en) * 2003-12-31 2006-06-22 Microfabrica Inc. Integrated circuit packaging using electrochemically fabricated structures
TWI237883B (en) * 2004-05-11 2005-08-11 Via Tech Inc Chip embedded package structure and process thereof
JP4108643B2 (ja) * 2004-05-12 2008-06-25 日本電気株式会社 配線基板及びそれを用いた半導体パッケージ
US20050260790A1 (en) * 2004-05-24 2005-11-24 Goodner Michael D Substrate imprinting techniques
US7744802B2 (en) * 2004-06-25 2010-06-29 Intel Corporation Dielectric film with low coefficient of thermal expansion (CTE) using liquid crystalline resin
US7279407B2 (en) * 2004-09-02 2007-10-09 Micron Technology, Inc. Selective nickel plating of aluminum, copper, and tungsten structures
DE102004049663B3 (de) * 2004-10-11 2006-04-13 Infineon Technologies Ag Kunststoffgehäuse und Halbleiterbauteil mit derartigem Kunststoffgehäuse sowie Verfahren zur Herstellung derselben
TWI301660B (en) * 2004-11-26 2008-10-01 Phoenix Prec Technology Corp Structure of embedding chip in substrate and method for fabricating the same
DE102005006995B4 (de) 2005-02-15 2008-01-24 Infineon Technologies Ag Halbleiterbauteil mit Kunstoffgehäuse und Außenanschlüssen sowie Verfahren zur Herstellung desselben
JP4401322B2 (ja) * 2005-04-18 2010-01-20 日東電工株式会社 支持板分離装置およびこれを用いた支持板分離方法
DE102005025543B4 (de) * 2005-06-01 2007-07-12 Infineon Technologies Ag Halbleiterbaumodul und Verfahren zur Herstellung desselben
DE102005026098B3 (de) * 2005-06-01 2007-01-04 Infineon Technologies Ag Nutzen und Halbleiterbauteil aus einer Verbundplatte mit Halbleiterchips und Kunststoffgehäusemasse sowie Verfahren zur Herstellung derselben
US7554197B2 (en) * 2006-04-10 2009-06-30 Chipmos Technologies (Bermuda) Ltd High frequency IC package and method for fabricating the same
US20080153125A1 (en) * 2006-11-10 2008-06-26 Advanced Analytical Technologies, Inc. Rapid detection of microorganisms in fluids
US7438636B2 (en) * 2006-12-21 2008-10-21 Rohm And Haas Electronic Materials Cmp Holdings, Inc. Chemical mechanical polishing pad
US8759964B2 (en) * 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US8258624B2 (en) * 2007-08-10 2012-09-04 Intel Mobile Communications GmbH Method for fabricating a semiconductor and semiconductor package
US7772691B2 (en) * 2007-10-12 2010-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally enhanced wafer level package
US7906860B2 (en) * 2007-10-26 2011-03-15 Infineon Technologies Ag Semiconductor device
TWI345276B (en) * 2007-12-20 2011-07-11 Chipmos Technologies Inc Dice rearrangement package structure using layout process to form a compliant configuration
TWI364801B (en) * 2007-12-20 2012-05-21 Chipmos Technologies Inc Dice rearrangement package structure using layout process to form a compliant configuration
US20120015176A1 (en) * 2008-03-24 2012-01-19 Riebel Michael J Biolaminate composite assembly and related method
TWI393223B (zh) * 2009-03-03 2013-04-11 Advanced Semiconductor Eng 半導體封裝結構及其製造方法
US7943423B2 (en) * 2009-03-10 2011-05-17 Infineon Technologies Ag Reconfigured wafer alignment
TWI456715B (zh) * 2009-06-19 2014-10-11 Advanced Semiconductor Eng 晶片封裝結構及其製造方法
TWI466259B (zh) * 2009-07-21 2014-12-21 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體的製造方法
TWI405306B (zh) * 2009-07-23 2013-08-11 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體
US8378466B2 (en) * 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding
US8372689B2 (en) * 2010-01-21 2013-02-12 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with three-dimensional fan-out and manufacturing methods thereof
US8320134B2 (en) * 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
US20120291377A1 (en) * 2011-04-26 2012-11-22 Michael Riebel Fire retardant biolaminate composite and related assembly

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004061953A2 (en) 2002-12-31 2004-07-22 Massachusetts Institute Of Technology Method of forming a multi-layer semiconductor structure incorporating a processing handle member
EP1491695A1 (de) 2003-06-25 2004-12-29 Air Systems, Inc. Elektrischer leitfähiger Ventilationskanal für einen begrenzten Raum, zugehörige Erdungsanlage und entsprechende Verfahren
WO2007019487A2 (en) 2005-08-05 2007-02-15 Reveo, Inc. Method and system for fabricating thin devices

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010029550B4 (de) 2010-06-01 2019-08-22 Robert Bosch Gmbh Verfahren zur Herstellung von Halbleiter-Bauelementen
DE102010038445B4 (de) * 2010-07-27 2020-08-27 Robert Bosch Gmbh Verfahren zur Herstellung eines mikrofluidischen Systems
US8815651B2 (en) 2011-12-30 2014-08-26 Infineon Technologies Ag Method for manufacturing an electronic device by reducing thickness of electronic members attached to a carrier

Also Published As

Publication number Publication date
US20200303340A1 (en) 2020-09-24
US8492200B2 (en) 2013-07-23
US8258624B2 (en) 2012-09-04
US8658468B2 (en) 2014-02-25
US8728869B2 (en) 2014-05-20
US10438926B2 (en) 2019-10-08
US8216881B2 (en) 2012-07-10
US20120258571A1 (en) 2012-10-11
US20130267063A1 (en) 2013-10-10
US20140127859A1 (en) 2014-05-08
DE102007040149B4 (de) 2018-09-27
US20200013751A1 (en) 2020-01-09
US20110057304A1 (en) 2011-03-10
US10957671B2 (en) 2021-03-23
US20090039496A1 (en) 2009-02-12
US20120319298A1 (en) 2012-12-20
US10643971B2 (en) 2020-05-05

Similar Documents

Publication Publication Date Title
DE102007040149B4 (de) Verfahren zur Herstellung eines Halbleiterchipmoduls und einer Halbleiterchipverpackung
DE102008028072B4 (de) Verfahren zum Herstellen von Halbleitervorrichtungen
DE102008039388B4 (de) Gestapelte Halbleiterchips und Herstellungsverfahren
DE102018132701B4 (de) Halbleiter-Package und Herstellungsverfahren dafür
DE102006058010B4 (de) Halbleiterbauelement mit Hohlraumstruktur und Herstellungsverfahren
DE10349692B4 (de) Halbleitervorrichtung mit Durchgangselektrode und Verfahren zur Herstellung derselben
DE102008032395B4 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102011001556B4 (de) Herstellungsverfahren für einen gekapselten Halbleiterchip mit externen Kontaktpads
DE102008063633A1 (de) Verfahren zum Herstellen eines Halbleiterbauelements
DE102010060272B4 (de) Verfahren zur Herstellung eines Bauelements mittels eines Elektroplattierungsprozesses
DE102009044639A1 (de) Bauelement mit einem Halbleiterchip
DE102010015957A1 (de) Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung
DE10229182A1 (de) Gestapelte Chip-Packung und Herstellungsverfahren hierfür
DE102010037292A1 (de) Anordnung und Herstellungsverfahren
DE102012103784A1 (de) Chipgehäusemodul für einen Chip und Verfahren zum Bilden eines Chipgehäusemoduls
EP1620893B1 (de) Verfahren zur herstellung eines nutzens und verfahren zur herstellung elektronischer bauteile mit gestapelten halbleiterchips aus dem nutzen
DE102007022959B4 (de) Verfahren zur Herstellung von Halbleitervorrichtungen
EP1508166A2 (de) Elektronisches bauteil mit usseren fl chenkontakten un d verfahren zu seiner herstellung
DE102014103050A1 (de) Halbleiter-Bauelement und Verfahren zu dessen Herstellung
DE102015120745A1 (de) Chip-Schutzumhüllung und -verfahren
DE112019005240T5 (de) Durchkontaktierungsverdrahtungssubstrat, Verfahren zu seiner Herstellung und Halbleitervorrichtungs-Montagekomponente
DE102004049663B3 (de) Kunststoffgehäuse und Halbleiterbauteil mit derartigem Kunststoffgehäuse sowie Verfahren zur Herstellung derselben
DE102009029870A1 (de) Verfahren zum Herstellen einer Halbleiteranordnung und Halbleiteranordnung
DE102012106280B4 (de) Verfahren zum Herstellen eines Halbleitergehäuses
DE102012112327A1 (de) Ein-Integrierter-Schaltkreis-Gehäuse und ein Verfahren zum Herstellen eines Integrierter-Schaltkreis-Gehäuses

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R081 Change of applicant/patentee

Owner name: INTEL MOBILE COMMUNICATIONS GMBH, DE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

Effective date: 20120301

Owner name: INTEL DEUTSCHLAND GMBH, DE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

Effective date: 20120301

R082 Change of representative

Representative=s name: PATENTANWAELTE LAMBSDORFF & LANGE, DE

Effective date: 20120301

Representative=s name: LAMBSDORFF & LANGE PATENTANWAELTE PARTNERSCHAF, DE

Effective date: 20120301

R082 Change of representative

Representative=s name: PATENTANWAELTE LAMBSDORFF & LANGE, DE

R081 Change of applicant/patentee

Owner name: INTEL DEUTSCHLAND GMBH, DE

Free format text: FORMER OWNER: INTEL MOBILE COMMUNICATIONS TECHNOLOGY GMBH, 85579 NEUBIBERG, DE

Effective date: 20120622

Owner name: INTEL MOBILE COMMUNICATIONS GMBH, DE

Free format text: FORMER OWNER: INTEL MOBILE COMMUNICATIONS TECHNOLOGY GMBH, 85579 NEUBIBERG, DE

Effective date: 20120622

R082 Change of representative

Representative=s name: LAMBSDORFF & LANGE PATENTANWAELTE PARTNERSCHAF, DE

Effective date: 20120622

Representative=s name: PATENTANWAELTE LAMBSDORFF & LANGE, DE

Effective date: 20120622

R081 Change of applicant/patentee

Owner name: INTEL DEUTSCHLAND GMBH, DE

Free format text: FORMER OWNER: INTEL MOBILE COMMUNICATIONS GMBH, 85579 NEUBIBERG, DE

R082 Change of representative

Representative=s name: PATENTANWAELTE LAMBSDORFF & LANGE, DE

Representative=s name: LAMBSDORFF & LANGE PATENTANWAELTE PARTNERSCHAF, DE

R018 Grant decision by examination section/examining division
R130 Divisional application to

Ref document number: 102007063949

Country of ref document: DE

R020 Patent grant now final
R082 Change of representative

Representative=s name: VIERING, JENTSCHURA & PARTNER MBB PATENT- UND , DE